JPH02246090A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 半導体記憶装置特にそのセル／センスアンプ上の配線に
関し、 効率的な配線を行なって所要チップ面積の一層の低減を
図ることを目的とし、 複数のワード線とビット線、各ビット線に設けられるセ
ンスアンプ、およびこれらのセンスアンプの列と平行に
延び、センスアンプにより増幅されたビット線電位を外
部へ取出すデータバスを備える半導体記憶装置において
、該データバスと直交し、メモリセル上またはメモリセ
ルとセンスアンプ上を通過する配線層を設け、該配線層
をコラム選択線とするだけでなく、第２のデータバス線
、センスアンプ駆動信号線、他の信号線、電源電圧配線
の１つ以上にしてなるよう構成する。

〔産業上の利用分野〕

本発明は、半導体記憶装置特にそのセル／センスアンプ
上の配線に関する。

近年の半導体記憶装置においては、ビット容量の増大に
伴ない、各部の所要面積の縮減が望まれている。所要面
積の縮減には微細化が有効であるが、効率的な配線も重
要である。

（従来の技術〕 半導体記憶装置ではワード線、ビット線、データバス、
センスアンプ駆動線、コラム選択線、電源線など多数の
配線を使用する。大容量メモリになる程これらの配線の
数は膨大になり、配線面積減少のため多層化されている
。

第５図に従来例を示す、縦方向に走っているＷＬはワー
ド線、横方向に走っているＢＬ、ＢＬはビット線で、こ
れらは多数あり、そして各ワード線とビット線の交点に
メモリセルＭＣが配設される。一対のビット線ＢＬ、Ｂ
ＬとそのメモリセルＭＣ，センスアンプＳＡなどをブロ
ックＭ、。ｓ　Ｍ６１＊・・・・・・で示すと、これら
は多数縦方向に並び（Ｍ、。。

Ｍｏｌ、・・・・・・）、かつ同じものが横方向にも並
ぶ（Ｍ、。とＭＩｏなど）、これらは同じ構成なので、
図ではＭｏ、とＭｌ。のみ詳細に示し、他は省略しであ
る。縦方向に並ぶセンスアンプＳＡの列と平行にデータ
バスＤＢｔ、ＤＢ’、が走り、コラムゲートＧ　ｚ　、
Ｇ　ｓによりビット線ＢＬ、ＢＬはデータバスＤＢ、、
ＤＢ、の対応する対へ接続される。このメモリは４ビッ
ト同時読出し型で、例えばＭｏ。〜Ｍ、３の４ブロツク
のＢＬ、ＢＬが８本のデータバスＤＢ２の対応する線へ
、コラムゲートを通して接続する。データバスＤＢ、に
読出されたデータはデータラッチＤＬにラッチされ、ゲ
ートＧ、を経て、横方向に走る８本のデータバスＤＢ、
を通して外部へ取出される。

縦方向に走る線１＋、ｌｚはセンスアンプ駆動信号線で
、ｉｔはゲー）Ｇｏｏを介して電源ｖｃ、線へ接続され
、２ｇはゲートＧ、を介して電源Ｖ　ＩＩ線へ接続され
、センスアンプの動作／不動作を制御する。ゲー）Ｇ４
とＧｓ、ＧａとＧ、はカットゲート、Ｑ、とＱ２および
Ｑ、とＱ４はビット線ＢＬ、ＢＬ′の短絡用（リセット
用）トランジスタ、２、と！、は該トランジスタのオン
／オフ用信号線、ｌｈ、１ｍは、ビットラインショート
用の電源配線である。他のブロックについても同様であ
る。

Ｘデコーダ１０はワード線選択を行ない、Ｙデコーダ２
０はビット線選択、本例ではビット線４対ずつの選択を
行なう、ＤＲはゲートのドライバである。

メモリセルはセンスアンプの左、右にあるが、左側のメ
モリセルを選択するときは右側のカットゲ−）Ｇ、、Ｇ
、で右側のメモリセル群を切離し、右側のメモリセルを
選択するときは左側のカットゲートで左側のメモリセル
群を切離す。

一般にビット線は、基板に形成した多結晶ポリシリコン
及び拡散層で構成する。ワード線は、メモリセルのトラ
ンジスタのゲートと共に多結晶シリコンでまた金属（ア
ルミ）配線で（本例では後者）構成する。また、メモリ
セルは、スタックセルを考慮すればポリシリコン２層で
形成する。従って本例のメモリはポリシリコン４層、ア
ルミ２層、拡散層を入れて７層の配線である。縦方向に
走るデータバスＤＢ、、ＤＢ、等と、横方向に走るコラ
ム選択線ＩＩｓ、Ｉｔｓ等はアルミ２層配線の１層目と
２層目を使用し、コラム選択線１ｓ、Ｉｌａなどは左、
右のブロックＭ、ｏとＭ、。等で共用して、所要面積の
縮減を図っている。

〔発明が解決しようとする課題〕

しかしながら第５図の半導体記憶装置では、センスアン
プ列と平行なデータバスＤＢ！、ＤＢ、毎にデータラッ
チＤＬを設けており、また共通データバスＤＢ、はセル
アレイ・センスアンプ領域ではなくその周辺の配線領域
に設けており、所要面積の低減が十分でない。

１６　ＭＤＲＡ？１などの大容量メモリでは１６ビツト
テストモードをとるものがあり、この場合データバスは
１６ベアとなる。これは、配線ピッチを３μｍとすると
、データバス幅は１６Ｘ２Ｘ’３ζ１００μｍになり、
か＼るデータバスＤＢ、がセルアレイに沿って延びると
チップ面積の消費もかなりなものになる。

また電源ＶＣＣ線及びｖ、ｓ線を横方向に延ばし、これ
らよりトランジスタＧ１゜、Ｇ、を介して縦方向に延び
るセンスアンプ駆動信号線ＩＩ、ｉｔに給電するので、
例えば電源線の配線抵抗によるセンスアンプ動作の遅延
を失くすことを考慮すれば、１１３？ｔＤＲＡＭではＶ
ＣＣ線、Ｖ　ｓｓ線とも１００〜１５０　ｕ　ｍの幅を
要し、これもセンスアンプ列方向の長さの増大によるチ
ップ面積の増加を招く。

本発明はか＼る点を改善しようとするもので、効率的な
配線を行なって所要チップ面積の一層の低減を図ること
を目的とするものである。

〔課題を解決するための手段〕

第１図に示すように本発明では、複数のワード線ＷＬと
ビット線ＢＬ、ＢＬと、各ビット線ＢＬ。

ＢＬに設けられるセンスアンプＳＡと、これらのセンス
アンプＳＡの列に平行に延びるデータバスＤＢｔ、ＤＢ
、を備える半導体記憶装置に、該データバスＤＢ□ＤＢ
、と直交し、メモリセル上またはメモリセルとセンスア
ンプ上を通過する配線層１１１＋　　ｌ　＋！＋　　４
！　＋３を設け、これらの配線層をコラム選択線ｌＩＩ
とするだけでなく、第２のデータバス線ｚ、、、　　ｊ
！１３、センスアンプ駆動信号線、他の信号線、電源電
圧配線のいずれかにする。

〔作用〕

この構成では、所要面積の一層の低減が可能である。即
ち横方向配線層Ｌ２＋　ｊ！１３を第２のデータバスと
すると、これは第５図の共通データバスＤＢ、に相当す
るが、Ｌ！ｌ　　１ＡＩ３はセルアレイ及びセンスアン
プ上を走るので、チップ面積の増加は招かない。またデ
ータラッチＤＬはセンスアンプと共有しないセル左、右
のブロックで共用として１つ設けるだけでよく、これに
よる所要面積の低減もある。

横方向配線層を電源■。、■１．線に使用すると、これ
は広い幅を持つが、配線領域を通らずセルアレイ上を通
ることになるので、チップ面積の低減に有効である。

〔実施例〕

第２図、第３図に本発明の実施例を示す。全図を通して
そうであるが、他の図と同じ部分には同じ符号が付しで
ある。

第２図は横方向配線層を第２のデータバスとする例を示
す、データバスｌＩ！は左側のセンスアンプ列に平行に
走るデータバスＤＢ、に接続し、本例ではＤＢ、は８本
であるからｉ、Ｉ！も８本ある。

データバス２１．は右側のセンスアンプ列に平行に走る
データバスＤＢ、に接続し、同様に８本ある。

これらは共通のデータラッチＤＬに、セレクタ３５で開
閉される選択ゲー）３１．３２を介して接続される。左
、右のメモリセルブロックが同時に選択されることはな
いから、データラッチＤＬの共用が可能である。このデ
ータラッチに取込まれた読出しデータは図示しない経路
を経て外部へ出力される。

横方向配線２３．は他の信号線に使用する。横方向信号
配線２■はＹデコーダに接続されてコラム選択に使用さ
れ、これは第５図の信号線１ｘ、Ｉｌｍに相当する。こ
のメモリも４ビット同時選択型である。

第３図は横方向配線層をセンスアンプ駆動信号線（詳し
くはその電源Ｖ　ＣＣｒ　　Ｌｍ側）に使用した例を示
す、広幅の配線層ｊ！１４ｓ　ｊ！Ｉ’ｌがそれで、配
線層２１ｔｈはゲートＧｌｌを介して電源■。線へ接続
し、センスアンプＳＡの縦方向に走る駆動信号線！２と
スルーホールＨを介して接続する。また配線層Ｌｖはゲ
ー）Ｇｏｏを介して電源■。線へ接続し、またスルーホ
ールＨを介してセンスアンプＳＡの縦方向に走る駆動信
号線２１と接続する０本例ではこれらｊ’ｌ＆＋　　ｚ
、、は右側のセンスアンプの縦方向に走る駆動信号線と
もスルーホールで接続するが、これは’１＆＋　　Ｌ？
を複数本にして別々に接続するようにしてもよい。

このようにすると、第５図の上、下のＶＣＣ線及びＶ　
ｓｓ線を省略することができ、これらは広幅であるから
所要面積のｌｆｆ減に有効である。

第２図、第３図ではセンスアンプ列を２列のみ示したが
、大容量メモリではこれはもっと多数になる。第４図は
１６Ｍビットのメモリを示すが、この場合は図示のよう
に１Ｍセルブロックが１６個並び、各セルブロックは２
にセンスアンプ列を挟んで５１２にセルブロックが２個
ある構成をとる。

この場合には、センスアンプ列を分割動作させるため、
同時に動かないセンスアンプ列において、第２図のセレ
クタ３５で開閉される選択ゲート３１．３２の手段を用
いることによりデータラッチを共有することができる。

横方向即ちセンスアンプ列と直交方向に走る配線層ｊ！
ｌｌ＋　　’１！＋　・・・・・・はこれらのセルブロ
ックを横断して所要部分まで走る。

〔発明の効果〕

以上説明したように本発明では、セルアレイ・センスア
ンプ上をセンスアンプ列とは直交方向に走る配線層によ
り、第２のデータバス線、センスアンプ駆動信号線、他
の信号線、電源電圧配線の１つ以上にするので、これら
を配線領域に設けるものに比べてチップ面積の低減が可
能である。また該配線層を第２のデータバスに利用し、
データラッチの共用化を図ると、これも面積節減に有効
である。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図、第３図は本発明の第１．第２の実施例を示す説
明図、 第４図は大容量メモリのセル／センスアンプのレイアウ
トの説明図、 第５図は従来例の説明図である。 第１図でＷＬはワード線、ＢＬ、百ではビットＬＭＣは
メモリセル、ＳＡはセンスアンプ、ＤＢ！、ＤＢ、はデ
ータバス、ｊ！ｌｌ”！１３は配線層、ＤＬはデータラ
ッチである。

Claims (1)

1. 【特許請求の範囲】 １、複数のワード線とビット線、各ビット線に設けられ
   るセンスアンプ、およびこれらのセンスアンプの列と平
   行に延び、センスアンプにより増幅されたビット線電位
   を外部へ取出すデータバスを備える半導体記憶装置にお
   いて、 該データバスと直交し、メモリセル上またはメモリセル
   とセンスアンプ上を通過する配線層を設け、該配線層を
   コラム選択線とするだけでなく、第２のデータバス線、
   センスアンプ駆動信号線、他の信号線、電源電圧配線の
   １つ以上にしてなることを特徴とする半導体記憶装置。