JPS60246092A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60246092A JPS60246092A JP59100482A JP10048284A JPS60246092A JP S60246092 A JPS60246092 A JP S60246092A JP 59100482 A JP59100482 A JP 59100482A JP 10048284 A JP10048284 A JP 10048284A JP S60246092 A JPS60246092 A JP S60246092A
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- Japan
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- line
- lines
- memory array
- sense amplifier
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体集積回路技術さらには半導体記憶装
置に適用して特に有効な技術に関し、例えばダイナミッ
ク型ＲＡＭ （ランダム・アクセス・メモ１月における
配線方式に利用して有効な技術に関する。
置に適用して特に有効な技術に関し、例えばダイナミッ
ク型ＲＡＭ （ランダム・アクセス・メモ１月における
配線方式に利用して有効な技術に関する。
［背景技術］
従来、ダイナミック型ＲＡＭにおけるメモリアレイの構
成方法としては、センスアンプに接続される一組のピッ
１−線をセンスアンプの両側に対称的に延設させた１交
点方式（もしくはオープン・ビット線方式）と、−組の
ビット線をセンスアンプの一側方に互いに平行に延設さ
せた２゛交点方式（もしくは折返しビット線方式）とが
ある。
成方法としては、センスアンプに接続される一組のピッ
１−線をセンスアンプの両側に対称的に延設させた１交
点方式（もしくはオープン・ビット線方式）と、−組の
ビット線をセンスアンプの一側方に互いに平行に延設さ
せた２゛交点方式（もしくは折返しビット線方式）とが
ある。
ところで、半導体メモリでは、マトリックス状に配設さ
れたメモリセルを選択するため、必然的にワード線とビ
ット線（もしくはデータ線）が互いに直交するように配
設される。従って、ワード線もしくはビット線のいずれ
か一方にアルミ配線を用いると、他方の信号線はこれと
同一のアルミ配線層で形成することが困難になる。そこ
で、従来、」１記１交点方式のＲＡＭでは、メモリアレ
イの長手方向に配設されるワード線をアルミニウム層で
形成し、これと直交するピッ１へ線は、ポリシリコン層
によって形成するようにされていた。
れたメモリセルを選択するため、必然的にワード線とビ
ット線（もしくはデータ線）が互いに直交するように配
設される。従って、ワード線もしくはビット線のいずれ
か一方にアルミ配線を用いると、他方の信号線はこれと
同一のアルミ配線層で形成することが困難になる。そこ
で、従来、」１記１交点方式のＲＡＭでは、メモリアレ
イの長手方向に配設されるワード線をアルミニウム層で
形成し、これと直交するピッ１へ線は、ポリシリコン層
によって形成するようにされていた。
これに対し、２交点方式のＲＡＭでは、一般にビット線
がアルミニウム層で形成され、ワード線がメモリセルを
構成する選択用スイッチＭＯ８ＦＥＴのゲート電極と一
体のポリシリコン層によって形成されていた。しかも、
この場合、ポリシリコンからなるワード線の抵抗を小さ
くするため、ワード線はメモリアレイの短手方向に沿っ
て配設されるようにされていた（日経エレクトロニクス
。
がアルミニウム層で形成され、ワード線がメモリセルを
構成する選択用スイッチＭＯ８ＦＥＴのゲート電極と一
体のポリシリコン層によって形成されていた。しかも、
この場合、ポリシリコンからなるワード線の抵抗を小さ
くするため、ワード線はメモリアレイの短手方向に沿っ
て配設されるようにされていた（日経エレクトロニクス
。
１９８２年８月３０日号、Ｎｏ、２９８．第１６２頁〜
第１６５頁参照）。
第１６５頁参照）。
一方、ダイナミック型ＲＡＭでは、例えば第１図に示す
ように、カラムスイッチＱ ｙ ＋ ０３’を介しＣビ
ット線ＢＬ、Ｂ王に接続されたＭＯ８ＦＥ’Ｉ”Ｑｌ、
Ｑ２と引抜き用のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ＤＴとか
らなるラッチ型のセンスアンプＳＡが使用されており、
このセンスアンプＳＡがワード線Ｗと同一方向にビット
線の組の数だけ配列される。そして、これらのセンスア
ンプＳＡは、データ読出し時に同時に動作されるため、
引抜き用のＭ ＯＳＦＥ Ｔ Ｑ Ｄ Ｔは互いに共用
されるようになっている。
ように、カラムスイッチＱ ｙ ＋ ０３’を介しＣビ
ット線ＢＬ、Ｂ王に接続されたＭＯ８ＦＥ’Ｉ”Ｑｌ、
Ｑ２と引抜き用のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ＤＴとか
らなるラッチ型のセンスアンプＳＡが使用されており、
このセンスアンプＳＡがワード線Ｗと同一方向にビット
線の組の数だけ配列される。そして、これらのセンスア
ンプＳＡは、データ読出し時に同時に動作されるため、
引抜き用のＭ ＯＳＦＥ Ｔ Ｑ Ｄ Ｔは互いに共用
されるようになっている。
従って、引抜き用のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ＤＴに
は非常に大きな電流が流されるようになるので、その素
子寸法を他のＭＯＳＦＥＴに比べて非常に大きくしてや
らなければならない。そのため、引抜き用のＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ Ｄ Ｔは、メモリアレイの外側。
は非常に大きな電流が流されるようになるので、その素
子寸法を他のＭＯＳＦＥＴに比べて非常に大きくしてや
らなければならない。そのため、引抜き用のＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ Ｄ Ｔは、メモリアレイの外側。
しかも電源電圧Ｖｓｓを供給する電源パッドＰｓ（第２
図参照）の近い側に配設するのが望ましい。
図参照）の近い側に配設するのが望ましい。
しかしながら、各センスアンプに共通の引抜き用のＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ Ｄ Ｔをメモリアレイの外側に
配設すると、メモリアレイ内の各センスアンプＳＡと引
抜き用のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ＤＴとを接続する
配線を形成してやらなければならない。しかも、この場
合、各センスアンプＳＡから引抜き用のＭＯ３ＦＥＴＱ
Ｄ Ｔまでの配線は、メモリアレイ内に縦横に配設され
ているワード線Ｗおよびビット線ＢＬ、ＢＩ−と短絡さ
れないように配慮する必要がある。
ＯＳ Ｆ Ｅ Ｔ Ｑ Ｄ Ｔをメモリアレイの外側に
配設すると、メモリアレイ内の各センスアンプＳＡと引
抜き用のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ＤＴとを接続する
配線を形成してやらなければならない。しかも、この場
合、各センスアンプＳＡから引抜き用のＭＯ３ＦＥＴＱ
Ｄ Ｔまでの配線は、メモリアレイ内に縦横に配設され
ているワード線Ｗおよびビット線ＢＬ、ＢＩ−と短絡さ
れないように配慮する必要がある。
そこで、本発明者は、２交点方式のダイナミックＲＡＭ
における各センスアンプから引抜き用のＭＯＳＦＥＴへ
接続する配線の配設方式として例えば第２図に示すよう
な方式を開発した。
における各センスアンプから引抜き用のＭＯＳＦＥＴへ
接続する配線の配設方式として例えば第２図に示すよう
な方式を開発した。
すなわち、例えば図のように８つのメモリマツｈ Ｍ
Ｍ ＋〜ＭＭ８に分割されたメモリアレイＭ−Ａ ＲＹ
の中央に、■デコーダＹ−ＤＥＣから出力され、ビット
線ＢＬ、ＢＬをセンスアンプＳＡに接続させるカラムス
イッチＱｙをオン、オフさせる選択信号φｙを伝える信
号線ＹＳと同じアルミニウム層からなる集合線ＰＮを、
長手方向に沿って形成する。そして、この集合線ＰＮか
ら各メモリマットＭＭ、〜ＭＭ８ごとに、コモンソース
線ＣＳ Ｌ 、〜ｃ ｓ ｒ−８を、」１記信号線ｙｓ
とは異なるアルミニウム層で形成、延設させ、中央側で
」１記集合線ＰＮに接続させるとともに、集合線ＰＮの
一端をメモリアレイ外部に配設された引抜き用（７）
Ｍ ＯＳ’ Ｆ Ｅ Ｔ Ｑ Ｄ Ｔ （７） ”／
−ス（拡散層）に接触させるというものである。
Ｍ ＋〜ＭＭ８に分割されたメモリアレイＭ−Ａ ＲＹ
の中央に、■デコーダＹ−ＤＥＣから出力され、ビット
線ＢＬ、ＢＬをセンスアンプＳＡに接続させるカラムス
イッチＱｙをオン、オフさせる選択信号φｙを伝える信
号線ＹＳと同じアルミニウム層からなる集合線ＰＮを、
長手方向に沿って形成する。そして、この集合線ＰＮか
ら各メモリマットＭＭ、〜ＭＭ８ごとに、コモンソース
線ＣＳ Ｌ 、〜ｃ ｓ ｒ−８を、」１記信号線ｙｓ
とは異なるアルミニウム層で形成、延設させ、中央側で
」１記集合線ＰＮに接続させるとともに、集合線ＰＮの
一端をメモリアレイ外部に配設された引抜き用（７）
Ｍ ＯＳ’ Ｆ Ｅ Ｔ Ｑ Ｄ Ｔ （７） ”／
−ス（拡散層）に接触させるというものである。
ところが、このような配線方式にあっては、比較的記憶
容量の小さなＲＡＭでは特に支障はないが、２５６にビ
ットや１Ｍビット以」二のＲＡＭになると、アルミ配線
の持つ抵抗が無視できなくなる。そのため、メモリアレ
イ内の各センスアンプＳＡを共通の引抜き用のＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ ＤＴへ接続するコモンソース線ＣＳ
Ｌ １〜Ｃ３Ｌ８および集合線ＰＮの抵抗によってデ
ータの読出しが遅くなることが分かった。しかも、大き
な電流が流される集合線ＰＮは、抵抗値を下げるためあ
る程度断面積（特に幅）を大きくする必要があり、これ
によって、メモリアレイの幅が広がり、チップサイズが
大きくなってしまうという不都合がある。
容量の小さなＲＡＭでは特に支障はないが、２５６にビ
ットや１Ｍビット以」二のＲＡＭになると、アルミ配線
の持つ抵抗が無視できなくなる。そのため、メモリアレ
イ内の各センスアンプＳＡを共通の引抜き用のＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ ＤＴへ接続するコモンソース線ＣＳ
Ｌ １〜Ｃ３Ｌ８および集合線ＰＮの抵抗によってデ
ータの読出しが遅くなることが分かった。しかも、大き
な電流が流される集合線ＰＮは、抵抗値を下げるためあ
る程度断面積（特に幅）を大きくする必要があり、これ
によって、メモリアレイの幅が広がり、チップサイズが
大きくなってしまうという不都合がある。
なお、第１図において、Ｑ ｐ ｒ Ｑ下はセンスアン
プＳＡのプリチャージ用ＭＯ８ＦＥＴ、ＭＣはメモリセ
ルである。
プＳＡのプリチャージ用ＭＯ８ＦＥＴ、ＭＣはメモリセ
ルである。
［発明の目的コ
この発明の目的は、例えば２交点方式のダイナミック型
ＲＡＭに適用した場合、読出し速度を向上させ、チップ
サイズを縮小させることができるようなセンスアンプの
コモンソース線の配設方式を提供することにある。
ＲＡＭに適用した場合、読出し速度を向上させ、チップ
サイズを縮小させることができるようなセンスアンプの
コモンソース線の配設方式を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明ｍ書の記述および添附図面から明かにな
るであろう。
ついては、本明ｍ書の記述および添附図面から明かにな
るであろう。
［発明の概要コ
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、２交点方式のダイナミック型ＲＡＭでは、カ
ラムスイッチを動作させる信号を伝える信号線間が比較
的開いていることに着目し、この信号線間にこれと同じ
導電層からなるセンスアンプの集合線を配設し、かつワ
ード線の方向に沿って配設されているセンスアンプ列と
交叉する位置でセンスアンプと上記集合線との接触を図
り、かつ集合線の一端をメモリアレイの外側に配設され
た引抜き用スイッチ素子に接続させるようにすることに
よって、特にメモリアレイの中央部に太い集合線を配設
する必要をなくして、チップサイズを縮小させるととも
に、コモンソース線を複数に分割して配設することによ
りトータルの断面積を大きくして配線抵抗を下げ、これ
によってデータの読出し速度を向−１ニさせるという上
記目的を達成するものである。
ラムスイッチを動作させる信号を伝える信号線間が比較
的開いていることに着目し、この信号線間にこれと同じ
導電層からなるセンスアンプの集合線を配設し、かつワ
ード線の方向に沿って配設されているセンスアンプ列と
交叉する位置でセンスアンプと上記集合線との接触を図
り、かつ集合線の一端をメモリアレイの外側に配設され
た引抜き用スイッチ素子に接続させるようにすることに
よって、特にメモリアレイの中央部に太い集合線を配設
する必要をなくして、チップサイズを縮小させるととも
に、コモンソース線を複数に分割して配設することによ
りトータルの断面積を大きくして配線抵抗を下げ、これ
によってデータの読出し速度を向−１ニさせるという上
記目的を達成するものである。
以下この発明を実施例とともに詳細に説明する。
［実施例］
第３図には、本発明を２交点方式のダイナミック型Ｒ，
Ａ Ｍに適用した場合の一実施例の概略構成図が示され
ている。
Ａ Ｍに適用した場合の一実施例の概略構成図が示され
ている。
この実施例では、特に制限されないが、メモリアレイＭ
−ＡＲＹは横に２分割、縦に４分割されて、８つのメモ
リマットＭＭ、〜ＭＭ８によって構成されている。
−ＡＲＹは横に２分割、縦に４分割されて、８つのメモ
リマットＭＭ、〜ＭＭ８によって構成されている。
メモリマットＭＭ、とＭＭ、間、Ｍ Ｍ’３とＭＭ４間
、ＭＭ６とＭＭ６問およびＭＭ７とＭＭ、間には、Ｘ系
のアドレス信号をデコードする共通のＸデコーダと、こ
のＸデコーダの選択信号によってイメモリマットＭＭｉ
〜ＭＭ８内に横方向に延設されたワード線Ｗを駆動する
ワード・ドライバとからなるワード線選択駆動回路Ｘ−
ＤＥＣが、それぞれ配設されている。ワード線Ｗは、第
１図に示すような情報電荷蓄積用キャパシタＣｓと選択
用スイッチＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓとからなるメ
モリセルＭＣ内のＭＯ’５ＦＥＴＱｓのゲート電極と一
体のポリシリコン層によって形成されている。
、ＭＭ６とＭＭ６問およびＭＭ７とＭＭ、間には、Ｘ系
のアドレス信号をデコードする共通のＸデコーダと、こ
のＸデコーダの選択信号によってイメモリマットＭＭｉ
〜ＭＭ８内に横方向に延設されたワード線Ｗを駆動する
ワード・ドライバとからなるワード線選択駆動回路Ｘ−
ＤＥＣが、それぞれ配設されている。ワード線Ｗは、第
１図に示すような情報電荷蓄積用キャパシタＣｓと選択
用スイッチＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓとからなるメ
モリセルＭＣ内のＭＯ’５ＦＥＴＱｓのゲート電極と一
体のポリシリコン層によって形成されている。
また、各メモリマットＭＭ１〜ＭＭａ内の中央には、上
記ワード線Ｗの延設方向（横方向）に沿って、第１図に
示されているような回路形式の２つのセンスアンプＳＡ
が背中合わせの状態でビット・線ＢＬ、ＢＬの組の数だ
け一列に配設されてなるセンスアンプ列ＳＡＩ〜ＳＡ８
が、そ九ぞれ設けられている。このセンスアンプ列５Ａ
Ｉ−８Ａ８から、上記ワード線Ｗと直交する方向（図面
の」１下方向）に沿ってビット線ＢＬ、ＢＬが延設さ九
でいる。このビット線ＢＬ、ＢＬは、特に制限されない
が、一層目のアルミニウム層によって形成されている。
記ワード線Ｗの延設方向（横方向）に沿って、第１図に
示されているような回路形式の２つのセンスアンプＳＡ
が背中合わせの状態でビット・線ＢＬ、ＢＬの組の数だ
け一列に配設されてなるセンスアンプ列ＳＡＩ〜ＳＡ８
が、そ九ぞれ設けられている。このセンスアンプ列５Ａ
Ｉ−８Ａ８から、上記ワード線Ｗと直交する方向（図面
の」１下方向）に沿ってビット線ＢＬ、ＢＬが延設さ九
でいる。このビット線ＢＬ、ＢＬは、特に制限されない
が、一層目のアルミニウム層によって形成されている。
上記メモリアレイＭ−ＡＲＹの一側（図面では下側）に
は、Ｙ系のアドレス信号Ａｙｉをデコードして、第１図
に示されているような各ビット線ＢＬ、ＢＬＪ二のカラ
ムスイッチＭ ＯＳ Ｆ Ｆ″＞ Ｔ” Ｑ ｙ’ ｒ
Ｑ′５；をオンさせるための選択信号φｙを形成するＹ
デコーダＹ−ＤＥＣが設けられている。そして、このＹ
デコーダＹ−ＤＥＣからメモリアレイＭ−ＡＲＹ内に向
って上方へ、上記選択信号φｙをカラムスイッチＭＯ８
ＦＥＴＱ”／、Ｑｙに伝えるための複数の信号線ＹＳが
適当な間隔をおいて、互いに並行して延設さ九ている。
は、Ｙ系のアドレス信号Ａｙｉをデコードして、第１図
に示されているような各ビット線ＢＬ、ＢＬＪ二のカラ
ムスイッチＭ ＯＳ Ｆ Ｆ″＞ Ｔ” Ｑ ｙ’ ｒ
Ｑ′５；をオンさせるための選択信号φｙを形成するＹ
デコーダＹ−ＤＥＣが設けられている。そして、このＹ
デコーダＹ−ＤＥＣからメモリアレイＭ−ＡＲＹ内に向
って上方へ、上記選択信号φｙをカラムスイッチＭＯ８
ＦＥＴＱ”／、Ｑｙに伝えるための複数の信号線ＹＳが
適当な間隔をおいて、互いに並行して延設さ九ている。
この信号ＹＳは、メモリアレイ内のビット線ＢＬ、Ｂ主
と交叉するため、短絡されないように、ビット線ＢＬ、
ＢＬとは異なる二層目のアルミニウム層によって形成さ
れている。
と交叉するため、短絡されないように、ビット線ＢＬ、
ＢＬとは異なる二層目のアルミニウム層によって形成さ
れている。
一方この実施例では、メモリアレイＭ−ＡＲＹの上記Ｙ
デコーダＹ−ＤＥＣと反対側の一側（図面で上側）に、
センスアンプＳＡの引抜き用ＭＯ８Ｆ Ｅ Ｔ Ｑ Ｄ
Ｔが配設されている。そして、この引抜き用Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ｏ ＴからメモリアレイＭ−ＡＲＹ
内に向かって下方へ、第１図に示すようなセンスアンプ
ＳＡの共通ソースＣ８を引抜き用Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｑ ＤＴのドレインに接続させるための集合線ＰＮが
複数本延設されている。この集合線ＰＮは、各センスア
ンプ列ＳΔ１．．ＳＡ３．ＳＡ５．ＳＡ７もしくはＳＡ
２．ＳＡ、４．ＳＡＧ。
デコーダＹ−ＤＥＣと反対側の一側（図面で上側）に、
センスアンプＳＡの引抜き用ＭＯ８Ｆ Ｅ Ｔ Ｑ Ｄ
Ｔが配設されている。そして、この引抜き用Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ｏ ＴからメモリアレイＭ−ＡＲＹ
内に向かって下方へ、第１図に示すようなセンスアンプ
ＳＡの共通ソースＣ８を引抜き用Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｑ ＤＴのドレインに接続させるための集合線ＰＮが
複数本延設されている。この集合線ＰＮは、各センスア
ンプ列ＳΔ１．．ＳＡ３．ＳＡ５．ＳＡ７もしくはＳＡ
２．ＳＡ、４．ＳＡＧ。
ＳＡ８と交叉する位置で、それぞれセンスアンプＳＡ内
の共通ソースＯ８に接続されている。
の共通ソースＯ８に接続されている。
しかも、この集合線ＰＮは、前記ＹデコーダＹ−ＤＥＣ
：から上方へ延設さ九ている信号線ＹＳの間隔が比較的
広いため、各信号線７８間にこれと平行に配設されてい
る。そのため、集合線ＰＮは、信号線ＹＳと短絡される
おそれがないので、信号線ＹＳと同じ二層目のアルミニ
ウム層によって形成されている。
：から上方へ延設さ九ている信号線ＹＳの間隔が比較的
広いため、各信号線７８間にこれと平行に配設されてい
る。そのため、集合線ＰＮは、信号線ＹＳと短絡される
おそれがないので、信号線ＹＳと同じ二層目のアルミニ
ウム層によって形成されている。
このようにして、この実施例では、イ８号線ＹＳ間にこ
れと同数のアルミニウム層からなる集合線ＰＮを配設し
て、各センスアンプ列ＳＡＩ〜ＳＡＢ内のセンスアンプ
の共通ソースＯ８を、４個ずつまとめて各々引抜き用Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ｏ Ｔのドレインに接続させ
ている。そのため、第２図に示す方式のようにコモンソ
ースａｃｓＬで各センスアンプ列ごとにセンスアンプの
共通ソースを互いにまとめてから、これを集合線ＰＮに
接続して、集合線ＰＮを介して引抜き用ＭＯ’５ＦＥＴ
ＱＤ Ｔに接続させる方式に比べて、最遠端のセンスア
ンプまでの配線長が短くなる。しかも、集合線ＰＮを一
本にまとめるよりも」１記実施例のごとくビット線に対
応して分割されている方が、一本一本の集合線は細くて
もトータルの断面積は大きくなる。
れと同数のアルミニウム層からなる集合線ＰＮを配設し
て、各センスアンプ列ＳＡＩ〜ＳＡＢ内のセンスアンプ
の共通ソースＯ８を、４個ずつまとめて各々引抜き用Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ｏ Ｔのドレインに接続させ
ている。そのため、第２図に示す方式のようにコモンソ
ースａｃｓＬで各センスアンプ列ごとにセンスアンプの
共通ソースを互いにまとめてから、これを集合線ＰＮに
接続して、集合線ＰＮを介して引抜き用ＭＯ’５ＦＥＴ
ＱＤ Ｔに接続させる方式に比べて、最遠端のセンスア
ンプまでの配線長が短くなる。しかも、集合線ＰＮを一
本にまとめるよりも」１記実施例のごとくビット線に対
応して分割されている方が、一本一本の集合線は細くて
もトータルの断面積は大きくなる。
その結果、各センスアンプの共通ソースＯ８を引抜き用
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ Ｄ Ｔに接続させる集合線
の抵抗が小さくなって、読出し速度が向」ニされるよう
になる。
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ Ｄ Ｔに接続させる集合線
の抵抗が小さくなって、読出し速度が向」ニされるよう
になる。
また、メモリアレイの中央に太い集合線を配設する必要
がないとともに、本来空いていた信号線７８間の領域を
利用して分割された集合線ＰＮを配設しているので、メ
モリアレイＭ−ＡＲＹの幅（図面では横方向）を狭くす
ることができ、これによってチップサイズが低減される
。
がないとともに、本来空いていた信号線７８間の領域を
利用して分割された集合線ＰＮを配設しているので、メ
モリアレイＭ−ＡＲＹの幅（図面では横方向）を狭くす
ることができ、これによってチップサイズが低減される
。
なお、現在のアルミの二層配線技術では、二層目のアル
ミニウム層を直接拡散層に接触させることは行なわず、
必ず二層目のアルミニウム層を介して行なうようになっ
ている。そのため、上記実施例では、二層目のアルミニ
ウム層からなる集合線ＰＮの端部は二層目のアルミニウ
ム層を介して、引抜き用Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｏ
、 Ｔのドレインに接続されるようにされている。
ミニウム層を直接拡散層に接触させることは行なわず、
必ず二層目のアルミニウム層を介して行なうようになっ
ている。そのため、上記実施例では、二層目のアルミニ
ウム層からなる集合線ＰＮの端部は二層目のアルミニウ
ム層を介して、引抜き用Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｏ
、 Ｔのドレインに接続されるようにされている。
さらに、この実施例では、特に制限されないが、各セン
スアンプ列ＳＡＩ〜ＳＡＢ内に、センスアンプの配列方
向（横方向）に沿って、一層目のアルミニウム層からな
るコモンソースＢ ｃ ｓ ｒ、、 １〜ＣＳ Ｌ （
３がそれぞれ配設されている。そして、このコモンソー
スＣ３Ｌに、各センスアンプ列内のセンスアンプの共通
ソースＣ８が接続されるようになっている。
スアンプ列ＳＡＩ〜ＳＡＢ内に、センスアンプの配列方
向（横方向）に沿って、一層目のアルミニウム層からな
るコモンソースＢ ｃ ｓ ｒ、、 １〜ＣＳ Ｌ （
３がそれぞれ配設されている。そして、このコモンソー
スＣ３Ｌに、各センスアンプ列内のセンスアンプの共通
ソースＣ８が接続されるようになっている。
これによって、各センスアンプが横方向にも接続される
ようになり、例えば、あるセンスアンプにおいて共通ソ
ースと前記集合線ＰＮとの接続が不確実であったとして
も、コモンソース線Ｃ８Ｌを介して、隣接するセンスア
ンプの接続されている集合線ＰＮに接続され、共通ソー
スのチャージの引抜きが行なわれる。その結果、回路の
信頼性が向上され、歩留まりが向上する。
ようになり、例えば、あるセンスアンプにおいて共通ソ
ースと前記集合線ＰＮとの接続が不確実であったとして
も、コモンソース線Ｃ８Ｌを介して、隣接するセンスア
ンプの接続されている集合線ＰＮに接続され、共通ソー
スのチャージの引抜きが行なわれる。その結果、回路の
信頼性が向上され、歩留まりが向上する。
ただし、このコモンソース線ｃ ｓ ｒ−、〜Ｃ３Ｌ８
は必ずしも設ける必要はなく、省略することも可能であ
る。コモンソース線ｃｓＬ１〜Ｃ３Ｌ８を設けた場合、
各集合線ＰＮの対応するセンスアンプのコモンソース線
Ｃ８への接触は、コモンソース線Ｃ８Ｌ、〜Ｃ３Ｌ８を
介して行なうことができるので、二層目のアルミニウム
層からなる集合線ＰＮをセンスアンプのコモンソース線
ｃｓへ接続させる緩衝用のアルミニウム層（一層目）を
特に設ける必要がない。
は必ずしも設ける必要はなく、省略することも可能であ
る。コモンソース線ｃｓＬ１〜Ｃ３Ｌ８を設けた場合、
各集合線ＰＮの対応するセンスアンプのコモンソース線
Ｃ８への接触は、コモンソース線Ｃ８Ｌ、〜Ｃ３Ｌ８を
介して行なうことができるので、二層目のアルミニウム
層からなる集合線ＰＮをセンスアンプのコモンソース線
ｃｓへ接続させる緩衝用のアルミニウム層（一層目）を
特に設ける必要がない。
なお、上記実施例では、メモリアレイが８つのマットに
分割されているが、８分割あるいは１２分割されている
ようなものにも適用することができる。
分割されているが、８分割あるいは１２分割されている
ようなものにも適用することができる。
［効果］
（１）２交点方式のダイナミック型ＲＡＭにおいて、カ
ラムスイッチを動作させる選択信号を伝える信号線間に
、これと同じ導電層からなるセンスアンプの集合線を配
設し、かつワード線の方向に沿って配設されているセン
スアンプ列と交叉する位置でセンスアンプと上記集合線
との接触を図り、かつ集合線の一端をメモリアレイの外
側に配設さ゛れた引抜き用スイッチ素子に接続させるよ
うにしたので、メモリアレイの中央部に太い集合線を配
設する必要がなく、しがも、空いている信号線間の領域
を利用して配設できるという作用により、メモリアレイ
の幅が狭くなり、チップサイズが低減されるという効果
がある。
ラムスイッチを動作させる選択信号を伝える信号線間に
、これと同じ導電層からなるセンスアンプの集合線を配
設し、かつワード線の方向に沿って配設されているセン
スアンプ列と交叉する位置でセンスアンプと上記集合線
との接触を図り、かつ集合線の一端をメモリアレイの外
側に配設さ゛れた引抜き用スイッチ素子に接続させるよ
うにしたので、メモリアレイの中央部に太い集合線を配
設する必要がなく、しがも、空いている信号線間の領域
を利用して配設できるという作用により、メモリアレイ
の幅が狭くなり、チップサイズが低減されるという効果
がある。
（２）２交点方式のダイナミック型Ｒ，Ａ Ｍにおいて
、カラムスイッチを動作させる選択信号を伝える信号線
間に、これと同じ導電層からなるセンスアンプの集合線
を配設し、かつワード線の方向に沿って配設されている
センスアンプ列と交叉する位置でセンスアンプと上記集
合線との接触を図り。
、カラムスイッチを動作させる選択信号を伝える信号線
間に、これと同じ導電層からなるセンスアンプの集合線
を配設し、かつワード線の方向に沿って配設されている
センスアンプ列と交叉する位置でセンスアンプと上記集
合線との接触を図り。
かつ集合線の一端をメモリアレイの外側に配設された引
抜き用スイッチ素子に接続させるようにしたので、コモ
ンソース線を複数に分割して配設することによりコモン
ソース線のトータルの断面積が大きくなり、配線抵抗が
小さくなるという作用により、読出し速度が向」ニされ
、メモリのスピードが可能になるという効果がある。
抜き用スイッチ素子に接続させるようにしたので、コモ
ンソース線を複数に分割して配設することによりコモン
ソース線のトータルの断面積が大きくなり、配線抵抗が
小さくなるという作用により、読出し速度が向」ニされ
、メモリのスピードが可能になるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明はＬ記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、前記実施例では
、ビット線およびコモンソース線を一層目のアルミニウ
ム層で形成し、かつ集合線を二層目のアルミニウム層で
形成しているが、逆の関係にすることも可能である。ま
た、前記実施例では、コモンソース線をアルミニウム層
で形成しているが、すべてのセンスアンプのコモンソー
スは一応集合線で引抜き用ＭＯ８ＦＥＴに接続されるよ
うになっている。そのため、コモンソース線の抵抗値は
多少高くても読出し速度にあまり影響はないので、ポリ
シリコン層によってコモンソース線を形成することも可
能である。
体的に説明したが、本発明はＬ記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、前記実施例では
、ビット線およびコモンソース線を一層目のアルミニウ
ム層で形成し、かつ集合線を二層目のアルミニウム層で
形成しているが、逆の関係にすることも可能である。ま
た、前記実施例では、コモンソース線をアルミニウム層
で形成しているが、すべてのセンスアンプのコモンソー
スは一応集合線で引抜き用ＭＯ８ＦＥＴに接続されるよ
うになっている。そのため、コモンソース線の抵抗値は
多少高くても読出し速度にあまり影響はないので、ポリ
シリコン層によってコモンソース線を形成することも可
能である。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるセンスアンプがＮチ
ャンネル型のＭＯＳＦＥＴで構成されている２交点方式
のダイナミック型ＲＡＭに適用したものについて説明し
たが、それに限定されるものでなく、ＣＭＯ３型のセン
スアンプを有するダイナミックＲＡＭにも利用できるも
のである。
をその背景となった利用分野であるセンスアンプがＮチ
ャンネル型のＭＯＳＦＥＴで構成されている２交点方式
のダイナミック型ＲＡＭに適用したものについて説明し
たが、それに限定されるものでなく、ＣＭＯ３型のセン
スアンプを有するダイナミックＲＡＭにも利用できるも
のである。
第１図は、２交点方式のダイナミック型ＲＡＭにおける
センスアンプの構成の一例を示す回路図、第２図は、２
交点方式のダイナミック型ＲＡＭにおけるメモリアレイ
の構成例を示す説明図、第３図は、本発明を適用したダ
イナミック型ＲＡＭの構成の一実施例を示す説明図であ
る。 ＳＡ・・・・センスアンプ、ＭＣ・・・・メモリセル、
Ｍ−ＡＲＹ・・・・メモリアレイ、ＭＭ、〜ＭＭ８パ°
メモリマット、Ｙ−ＤＥＣ・・・・Ｘデコーダ、Ｘ −
Ｄ Ｅ Ｃ・−・・Ｘデコーダ、ＳＡＩ 〜５Ａ８−パ
°センスアンプ列、ＢＬ、ＢＬ・・・・ビット線、Ｗ・
・・・ワード線、ＹＳ・・・・信号線、ＰＮ・・・・集
合線、ＣＳ Ｌ 、〜ＣＳ Ｌ ａ・・・・コモンソー
ス線、Ｑｌ）Ｔ・・・・引抜き用ＭＯ３ＦＥＴ、Ｑｙ、
Ｑｙ・・・・カラムスイッチ、Ｏ８・・・・共通ソース
。 第 １ 図 第 ２ 図
センスアンプの構成の一例を示す回路図、第２図は、２
交点方式のダイナミック型ＲＡＭにおけるメモリアレイ
の構成例を示す説明図、第３図は、本発明を適用したダ
イナミック型ＲＡＭの構成の一実施例を示す説明図であ
る。 ＳＡ・・・・センスアンプ、ＭＣ・・・・メモリセル、
Ｍ−ＡＲＹ・・・・メモリアレイ、ＭＭ、〜ＭＭ８パ°
メモリマット、Ｙ−ＤＥＣ・・・・Ｘデコーダ、Ｘ −
Ｄ Ｅ Ｃ・−・・Ｘデコーダ、ＳＡＩ 〜５Ａ８−パ
°センスアンプ列、ＢＬ、ＢＬ・・・・ビット線、Ｗ・
・・・ワード線、ＹＳ・・・・信号線、ＰＮ・・・・集
合線、ＣＳ Ｌ 、〜ＣＳ Ｌ ａ・・・・コモンソー
ス線、Ｑｌ）Ｔ・・・・引抜き用ＭＯ３ＦＥＴ、Ｑｙ、
Ｑｙ・・・・カラムスイッチ、Ｏ８・・・・共通ソース
。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、メモリアレイ内に互いに直交するように配設された
複数本の信号線によって、その交点に位置するメモリセ
ルがアクセスされ、かつその読出し信号を増幅する複数
個のセンス回路がメモリアレイ内の一方の信号線と並行
して配列されているとともに、他方の信号線の選択回路
が上記メモリアレイの一側に設けられている半導体記憶
装置において、上記他方の信号線間にこれと平行に複数
本の配線が形成され、この配線によって上記メモリアレ
イ内のセンス回路がそれらの共通の駆動用の素子もしく
は回路に接続されてなることを特徴とする半導体記憶装
置。 ２．２交点方式のメモリアレイを有するダイナミック型
の随時読出し書込み可能な半導体記憶装置において、ワ
ード線と並行して配設されたセンス回路列内の各センス
回路に対応して、ワード線と直交するビット線間に、上
記センス回路内のコモンソースを、メモリアレイ外部の
共通の駆動用素子としての引抜き用スイッチ素子に接続
する配線が形成されてなることを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。 ３、」１記センス回路内のコモンソースを引抜き用スイ
ッチ素子に接続する配線は、ビット線と同一の導電層に
より形成されてなることを特徴とする特許請求の範囲第
２項記載の半導体記憶装置。 ４、上記センス回路内のコモンソースは、ビット線と直
交するように配設されかつビット線と異なる導電層で形
成された配線によって相互に接続されるようにされてな
ることを特徴とする特許請求の範囲第３項記載の半導体
記憶装置。 ５、上記ピッ１−線は二層目のアルミニウム層で形成さ
れ、コモンソースを引抜き用のスイッチ素子に 接続す
る配線は二層目のアルミニウム層で形成されてなること
を特徴とする特許請求の範囲第４項記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100482A JPS60246092A (ja) | 1984-05-21 | 1984-05-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100482A JPS60246092A (ja) | 1984-05-21 | 1984-05-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60246092A true JPS60246092A (ja) | 1985-12-05 |
Family
ID=14275139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59100482A Pending JPS60246092A (ja) | 1984-05-21 | 1984-05-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246092A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246090A (ja) * | 1989-03-17 | 1990-10-01 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02246091A (ja) * | 1989-03-17 | 1990-10-01 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0391189A (ja) * | 1989-08-31 | 1991-04-16 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0397193A (ja) * | 1989-09-08 | 1991-04-23 | Fujitsu Ltd | 半導体記憶装置 |
| JPH03283087A (ja) * | 1990-03-29 | 1991-12-13 | Toshiba Corp | 半導体記憶装置 |
| JPH07130164A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体装置 |
-
1984
- 1984-05-21 JP JP59100482A patent/JPS60246092A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246090A (ja) * | 1989-03-17 | 1990-10-01 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02246091A (ja) * | 1989-03-17 | 1990-10-01 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0391189A (ja) * | 1989-08-31 | 1991-04-16 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0397193A (ja) * | 1989-09-08 | 1991-04-23 | Fujitsu Ltd | 半導体記憶装置 |
| JPH03283087A (ja) * | 1990-03-29 | 1991-12-13 | Toshiba Corp | 半導体記憶装置 |
| JPH07130164A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体装置 |
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