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CN115132737A - 半导体器件阵列 - Google Patents

半导体器件阵列 Download PDF

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CN115132737A
CN115132737A CN202210901208.5A CN202210901208A CN115132737A CN 115132737 A CN115132737 A CN 115132737A CN 202210901208 A CN202210901208 A CN 202210901208A CN 115132737 A CN115132737 A CN 115132737A
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CN
China
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semiconductor device
semiconductor devices
array
semiconductor
source
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Application number
CN202210901208.5A
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English (en)
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王春明
伍峰
郭昕婕
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Beijing Witinmem Technology Co ltd
Original Assignee
Beijing Witinmem Technology Co ltd
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Abstract

本公开涉及半导体技术领域，特别是涉及一种半导体器件阵列。该半导体器件阵列，包括：多个支路，多个支路中的每个支路沿半导体器件阵列的行方向延伸，每个支路包括多个并联的半导体器件；多个源线，多个源线沿第一方向延伸与半导体器件的源极相连；多个字线，多个字线沿第二方向延伸与半导体器件的栅极相连，其中第二方向不同于第一方向。

Description

半导体器件阵列
技术领域
本公开涉及半导体技术领域，特别是涉及一种半导体器件阵列。
背景技术
由多个半导体器件组成的半导体器件阵列可以实现模拟信号转换和向量-矩阵算术计算等，因此被广泛应用于人工智能、数据处理、模型计算等领域。不同的半导体器件阵列的设计对于其性能、精度和稳健性都会有直接影响。
在此部分中描述的方法不一定是之前已经设想到或采用的方法。除非另有指明，否则不应假定此部分中描述的任何方法仅因其包括在此部分中就被认为是现有技术。类似地，除非另有指明，否则此部分中提及的问题不应认为在任何现有技术中已被公认。
发明内容
根据本公开的一方面，提供一种半导体器件阵列，包括：多个支路，所述多个支路中的每个支路沿所述半导体器件阵列的行方向延伸，所述每个支路包括多个并联的半导体器件；多个源线，所述多个源线沿第一方向延伸与所述半导体器件的源极相连；多个字线，所述多个字线沿第二方向延伸与所述半导体器件的栅极相连，其中所述第二方向不同于所述第一方向。
根据本公开的一个或多个实施例，可以提高半导体器件阵列输出参数的精度和稳健性，同时实现对单个半导体器件的调节，以适应其应用需求。
根据在下文中所描述的实施例，本公开的这些和其它方面将是清楚明白的，并且将参考在下文中所描述的实施例而被阐明。
附图说明
在下面结合附图对于示例性实施例的描述中，本公开的更多细节、特征和优点被公开，在附图中：
图1是根据本公开的一些实施例的半导体器件阵列的电路示意图；
图2是根据本公开的一些实施例的半导体器件阵列的电路示意图；
图3是根据本公开的一些实施例的半导体器件阵列的俯视平面图；
图4是根据本公开的一些实施例的半导体器件阵列的俯视平面图；
图5a至5d是根据本公开的一些实施例的半导体器件的剖面示意图；
图6a至6d是根据本公开的一些实施例的半导体器件的剖面示意图；
图7是根据本公开的一些实施例的半导体器件阵列与运算电路的电路示意图；
图8是根据本公开的一些实施例的半导体器件阵列与运算电路的电路示意图。
具体实施方式
将理解的是，尽管术语第一、第二、第三等等在本文中可以用来描述各种元件、部件、区、层和/或部分，但是这些元件、部件、区、层和/或部分不应当由这些术语限制。这些术语仅用来将一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分相区分。因此，下面讨论的第一元件、部件、区、层或部分可以被称为第二元件、部件、区、层或部分而不偏离本公开的教导。
诸如“在…下面”、“在…之下”、“较下”、“在…下方”、“在…之上”、“较上”等等之类的空间相对术语在本文中可以为了便于描述而用来描述如图中所图示的一个元件或特征与另一个(些)元件或特征的关系。将理解的是，这些空间相对术语意图涵盖除了图中描绘的取向之外在使用或操作中的器件的不同取向。例如，如果翻转图中的器件，那么被描述为“在其他元件或特征之下”或“在其他元件或特征下面”或“在其他元件或特征下方”的元件将取向为“在其他元件或特征之上”。因此，示例性术语“在…之下”和“在…下方”可以涵盖在…之上和在…之下的取向两者。诸如“在…之前”或“在…前”和“在…之后”或“接着是”之类的术语可以类似地例如用来指示光穿过元件所依的次序。器件可以取向为其他方式(旋转90度或以其他取向)并且相应地解释本文中使用的空间相对描述符。另外，还将理解的是，当层被称为“在两个层之间”时，其可以是在该两个层之间的唯一的层，或者也可以存在一个或多个中间层。
本文中使用的术语仅出于描述特定实施例的目的并且不意图限制本公开。如本文中使用的，单数形式“一个”、“一”和“该”意图也包括复数形式，除非上下文清楚地另有指示。将进一步理解的是，术语“包括”和/或“包含”当在本说明书中使用时指定所述及特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组的存在或添加一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组。如本文中使用的，术语“和/或”包括相关联的列出项目中的一个或多个的任意和全部组合，并且短语“A和B中的至少一个”是指仅A、仅B、或A和B两者。
将理解的是，当元件或层被称为“在另一个元件或层上”、“连接到另一个元件或层”、“耦合到另一个元件或层”或“邻近另一个元件或层”时，其可以直接在另一个元件或层上、直接连接到另一个元件或层、直接耦合到另一个元件或层或者直接邻近另一个元件或层，或者可以存在中间元件或层。相反，当元件被称为“直接在另一个元件或层上”、“直接连接到另一个元件或层”、“直接耦合到另一个元件或层”、“直接邻近另一个元件或层”时，没有中间元件或层存在。然而，在任何情况下“在…上”或“直接在…上”都不应当被解释为要求一个层完全覆盖下面的层。
本文中参考本公开的理想化实施例的示意性图示(以及中间结构)描述本公开的实施例。正因为如此，应预期例如作为制造技术和/或公差的结果而对于图示形状的变化。因此，本公开的实施例不应当被解释为限于本文中图示的区的特定形状，而应包括例如由于制造导致的形状偏差。因此，图中图示的区本质上是示意性的，并且其形状不意图图示器件的区的实际形状并且不意图限制本公开的范围。
除非另有定义，本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员所通常理解的相同含义。将进一步理解的是，诸如那些在通常使用的字典中定义的之类的术语应当被解释为具有与其在相关领域和/或本说明书上下文中的含义相一致的含义，并且将不在理想化或过于正式的意义上进行解释，除非本文中明确地如此定义。
如本文使用的，术语“衬底”可以表示经切割的晶圆的衬底，或者可以指示未经切割的晶圆的衬底。类似地，术语芯片和裸片可以互换使用，除非这种互换会引起冲突。
在现有的半导体器件领域，由于制造工艺的限制，实际得到半导体器件之间工作参数可能存在偏差，例如，栅极尺寸等器件尺寸的偏差、晶圆衬底的表面缺陷、在晶圆衬底上植入器件时所造成的偏差等等。该参数偏差会导致半导体器件阵列中的多个半导体器件之间的工作基准相互不一致，进而影响最终输出信号的精度和稳健性。因此，如何提高半导体器件阵列的性能、精度和稳健性一直是人们关注的焦点。
根据本公开的一方面，提供了一种半导体器件阵列，包括：多个支路，多个支路中的每个支路沿半导体器件阵列的行方向延伸，每个支路包括多个并联的半导体器件；多个源线，多个源线沿第一方向延伸与半导体器件的源极相连；多个字线，多个字线沿第二方向延伸与半导体器件的栅极相连，其中第二方向不同于第一方向。
在上述半导体器件阵列中，通过在多个支路中并联布置多个半导体器件的方式，可以抑制半导体制造过程中由于制造工艺等原因所造成的偏差，提高半导体器件阵列输出参数的精度和稳健性。
此外，在多个半导体器件并联的情况下，通过将多个源线和多个字线沿不同方向布置，可以经由不同的源线和字线来实现对半导体器件阵列中的每个半导体器件的调节，以适应其应用需求(例如，用于进行模拟电压信号和模拟电流信号之间的转换等)。
具体而言，根据本实施例，第一方向是半导体器件阵列的列方向，第二方向是半导体器件阵列的行方向。换言之，将半导体器件阵列的多个字线沿与多个支路延伸方向相同的行方向布置，而将半导体器件阵列的多个源线沿与多个支路延伸方向不同的列方向布置。下面将结合图1详细描述该布置方式。
图1是根据本公开的一些实施例的半导体器件阵列100的电路示意图。
如图1所示，半导体器件阵列100包括第一支路110和第二支路120，其中第一支路110和第二支路120沿半导体器件阵列的行方向延伸。第一支路110和第二支路120各包括并联布置的3个半导体器件，示例性地，第一支路110包括第一半导体器件111、第二半导体器件112和第三半导体器件113，第二支路120包括第四半导体器件121、第五半导体器件122和第六半导体器件123。
如图1所示，半导体器件阵列100还包括第一字线WLn-1和第二字线WLn，其与第一支路110、第二支路120的延伸方向相同，沿半导体器件阵列的行方向延伸以与每行中的多个半导体器件的栅极相连。具体地，在第一支路110中，第一半导体器件111、第二半导体器件112和第三半导体器件113的栅极连接到相同的第一字线WLn-1。类似地，第二支路120中的第四半导体器件121、第五半导体器件122和第六半导体器件123的栅极连接到相同的第二字线WLn。
如图1所示，半导体器件阵列100还包括第一源线SLn-1、第二源线SLn和第三源线SLn+1，其与第一支路110、第二支路120的延伸方向不同，沿半导体器件阵列的行方向延伸以与每列中的多个半导体器件的源极相连。具体地，第一半导体器件111和第四半导体器件121的源极连接到相同的第一源线SLn-1，第二半导体器件112和第五半导体器件122的源极连接到相同的第二源线SLn，第三半导体器件113和第六半导体器件123的源极连接到相同的第三源线SLn+1。
由此，可以通过某一个源线和/或某一个字线实现对该半导体器件阵列100中的每个半导体器件的调节。例如，当希望针对第二半导体器件112进行调节时，可以通过第二源线SLn为该第二半导体器件112的源极输入信号，并通过第一字线WLn-1为该第二半导体器件112的栅极输入信号。而该半导体器件阵列100中的其他半导体器件(111、113、121、122、123)由于其源极和栅极中的至少一个没有接收到输入信号，所以不会受到影响。
根据一些实施例，多个支路中的每条支路还包括位线，位线沿半导体器件阵列的行方向延伸与该支路中半导体器件的漏极相连。
具体地，如图1所示，半导体器件阵列100还包括第一位线BLm-1和第二位线BLm，其与第一支路110、第二支路120的延伸方向相同，沿半导体器件阵列的行方向延伸以与每行中的多个半导体器件的漏极相连。具体地，在第一支路110中，第一半导体器件111、第二半导体器件112和第三半导体器件113的漏极连接到相同的第一位线BLm-1。类似地，第二支路120中的第四半导体器件121、第五半导体器件122和第六半导体器件123的漏极连接到相同的第二位线BLm。
由此，可以经由位线为半导体阵列中的每个半导体器件的漏极输入信号，以实现对每个半导体器件的调节。
在一些实施例中，在半导体器件阵列(例如，半导体器件阵列100)中的半导体器件可以是多种形式的半导体器件。例如，根据一些实施例，半导体器件是或非门NOR闪存。在一些实施例中，该半导体器件可以是应用于存算一体(Computing in Memory，CIM)的NOR闪存。在有一些实施例中，该半导体器件包括用于存储信息的存储部分，该存储部分可以是分离栅-浮栅，1.5T MONOS/SONOS，2T flash等。
具体地，根据一些实施例，半导体器件还包括存储部分，半导体器件的栅极包括选择栅极，并且其中，多个字线沿第二方向延伸与半导体器件的选择栅极相连。
在一些实施例中，该半导体器件中包括的存储部分可以是基于电荷陷阱的存储层(例如，氮化物存储层)，示例性地，该存储层的材料可以为氮化硅(SiN)、或者例如HfO2、HfSiON、Ta2O5、Al2O3、TiO2、ZrO2等的high-K材料。
在一些实施例中，该半导体器件中包括的存储部分可以是浮置栅极，示例性地，该浮置栅极可以由多晶硅材料沉积形成。
在下面的示例性实施例中，以浮置栅极为存储部分为例，示出了半导体器件和包括多个半导体器件的半导体器件阵列。可以理解地，其他存储结构，例如基于电荷陷阱的存储层，也可以被用于替换(或至少部分地替换)浮置栅极来作为存储部分。
如图1中所示，每个半导体器件(例如，第一半导体器件111)包括串联连接的选择晶体管和浮置晶体管，其中选择晶体管的漏极和位线连接，作为该半导体器件的漏极，浮置晶体管的源极和源线连接，作为该半导体器件的源极。该选择晶体管的选择栅极和该浮置晶体管的浮置栅极作为该半导体器件的栅极，其中，通过选择栅极可以选择固定地址的半导体器件进行操作，而浮置栅极可以用于存储信息。
如图1所示，半导体器件阵列100的第一字线WLn-1与第一分路110中的半导体器件111、112和113所连接的栅极、以及第二字线WLn与第二分路120中的半导体器件121、122和123所连接的栅极均为选择栅极。通过第一字线WLn-1和第二字线WLn可以分别选择第一分路110和第二分路120中的半导体器件来进行操作。
根据一些实施例，半导体器件的栅极还包括控制栅极，多个支路中的每条支路还包括控制线，并且其中，控制线沿半导体器件阵列的行方向延伸与该支路中半导体器件的控制栅极相连。
具体地，在一些实施例中，该控制栅极被布置在浮置栅极上方，以形成栅极堆叠体。该控制栅极与控制线相连来实现对浮置晶体管的调节。
如图1所示，半导体器件阵列100还包括第一控制线CGn-1和第二控制线CGn，其与第一支路110、第二支路120的延伸方向相同，沿半导体器件阵列的行方向延伸以与每行中的多个半导体器件的控制栅极相连。具体地，在第一支路110中，第一半导体器件111、第二半导体器件112和第三半导体器件113的控制栅极连接到相同的第一控制线CGn-1。类似地，第二支路120中的第四半导体器件121、第五半导体器件122和第六半导体器件123的控制栅极连接到相同的第二控制线CGn。
由此，可以经由控制线为半导体阵列中的每个半导体器件的控制栅极输入信号，以实现对每个半导体器件的调节。
除了上述的控制栅极和选择栅极之外，半导体器件还可以包括更多栅极以实现不同操作。例如，根据一些实施例，半导体器件的栅极还包括擦除栅极，多个支路中的每条支路还包括擦除线，并且其中，擦除线沿半导体器件阵列的行方向延伸与该支路中半导体器件的擦除栅极相连。
与控制线类似地，擦除线可以沿半导体器件阵列的行方向延伸以与每行中的多个半导体器件的控制栅极相连。例如，第一擦除线与第一支路110中的第一半导体器件111、第二半导体器件112和第三半导体器件113的擦除栅极连接，第二擦除线与第二支路120中的第四半导体器件121、第五半导体器件122和第六半导体器件123的控制栅极连接等等。
可以理解地，图1中所示出的半导体器件阵列100中半导体器件的行数和列数仅为示意性的，在实际的使用中还可以包括更多或更少行或列的半导体器件，并相应地布置更多的源线、字线、位线、控制线和擦除线中的一者或多者。示例性地，当半导体器件阵列包括m×n个半导体器件，其被布置为m行和n列时，可以相应地布置m条字线(例如，WL1、WL2、…WLm)和n条源线(例如，SL1、SL2、…SLn)，其中，m为大于零的正整数，n为大于零的正整数，m和n可以相同，也可以不同。当希望对该m×n半导体器件阵列中第i行第j列的半导体器件进行调节时，可以通过操作第i条字线WLi以为该半导体器件的栅极输入信号，并通过第j条源线SLj为该半导体器件的源极输入信号，来实现对该半导体器件的调节。此外，可以通过与上述相同或相似的方法布置更多或更少条位线、控制线和擦除线，以实现对单个半导体器件的调节。
如图1可以看出，根据本实施例，多个源线中的每个源线与沿半导体器件阵列的列方向的一列半导体器件的源极相连，不同列中的半导体器件的源极连接到不同的源线。从而使得在一行内左右相邻的半导体器件的源线在物理上就断开。当通过源线为某个半导体器件的源极输入信号时，在同一行内的其他单元不会受到该源线的影响(例如，因为源线漏电所导致的干扰)。
在半导体器件制造的过程中，上述源线可以是在半导体器件阵列的衬底上形成的有源区，该有源区通过多个半导体器件在衬底上的源极区域，以与多个半导体器件的源极相连。在一些制造情景中，该有源区以与支路平行的方向被形成在半导体器件阵列的衬底上。因此，需要对半导体器件阵列进行加工以将不同列半导体器件之间连通的有源区断开，并进一步将经断开的多个有源区沿半导体器件的列方向连接起来。具体方法将在下文中结合图3详细描述。
在一些实施例中，上述半导体器件是可编程半导体器件。换言之，上述半导体器件的阈值电压可以通过在其源极、漏极、栅极(例如，控制栅极、选择栅极和擦除栅极)接入偏置电压来进行调节。该偏置电压可以通过外部的编程电路接入。
根据一些实施例，多个源线和多个字线与编程电路相连，编程电路被配置用于：经由多个源线，为半导体器件的源极接入第一偏置电压；以及经由多个字线，为半导体器件的选择栅极接入第二偏置电压；其中，半导体器件中的每个半导体器件的阈值电压是基于该半导体器件的第一偏置电压和第二偏置电压中的至少一者而确定的。
由此，可以实现对半导体器件阵列中的单个半导体器件的调节。根据一些实施例，当对某个半导体器件进行编程操作时，在该半导体器件的选择栅极上施加一个比该半导体器件阈值电压高的正电压，即，第二偏置电压(例如，0.8V-1.6V)；在该半导体器件的源极施加正电压，即，第一偏置电压(例如，4.5V)，以提供横向的强电场；在该半导体器件的漏极灌入负电流(例如，-1μA)，替代性地，在一些实施例中，也可以在该半导体器件的漏极施加第三偏置电压(例如，0.5V)，此时，由于电子源测注入效应，一部分热电子注入该半导体器件的浮置栅极中，而一部分热电子迁移到该半导体器件的源极。
根据一些实施例，当未选择对半导体器件中的某个半导体器件进行写入时，该半导体器件的第一偏置电压为0。而又根据一些实施例，当未选择对半导体器件中的某个半导体器件进行写入时，该半导体器件的第二偏置电压为0。
具体而言，当选择半导体器件阵列中的某个半导体器件进行操作(例如，上述编程操作)时，其第一偏置电压和第二偏置电压被设置为非零电压。而对于未选择对其进行操作的半导体器件，该半导体器件的第一偏置电压和/或第二偏置电压为0。
根据一些实施例，多个支路与编程电路相连，编程电路还被配置用于：经由位线，为该支路中半导体器件的漏极接入第三偏置电压，其中，半导体器件中的每个半导体器件的阈值电压是基于该半导体器件的第一偏置电压、第二偏置电压和第三偏置电压中的至少一者而确定的。
根据一些实施例，编程电路还被配置用于：经由控制线，为该支路中半导体器件的控制栅极接入第四偏置电压，其中，半导体器件中的每个半导体器件的阈值电压是基于该半导体器件的第一偏置电压、第二偏置电压、第三偏置电压和第四偏置电压中的至少一者而确定的。
在一些实施例中，当对某个半导体器件进行编程操作时，通过在该半导体器件的控制栅极上施加较高的电压(例如，11V)，使得在浮置栅极上耦合电压以开启浮栅并提供垂直方向上的强电场，从而提高编程效率。
由此，半导体器件阵列中的每个半导体器件，可以通过源极、栅极(控制栅极、选择栅极)、漏极设置偏置电压，以通过编程的方式(例如，热电子注入HCI的方式)调节该半导体器件的阈值电压。
通过读取操作可以判断每个半导体器件所处的状态。具体地，根据一些实施例，当对某个半导体器件进行读取操作时，通过在该半导体器件的控制栅极上施加一个正电压(例如，1.8V)，在该半导体器件的选择栅极上施加一个正电压(例如，1.8V)，在在该半导体器件的漏极上施加较低的正电压(例如，0.6V)，而将该半导体器件的源极设置为0V，此时，通过该半导体器件的源极与漏极之间的电流值大小，来判断该半导体器件所处的状态。
示例性地，表1示出了图1中所示的半导体器件阵列100在对第五半导体器件122进行编程操作和读取操作时所使用的编程电路配置。
表1编程电路配置
Figure BDA0003770946930000091
其中，Vcc是预设的正电压，例如1.8V，而Vblr是预设的较低正电压，例如0.6V。应当理解地，表1中所给出的用于编程操作和读取操作的配置以及数值区间仅是示意性的。在实际使用中，根据半导体器件的制造工艺的不同，可以使用更多种其他类型的编程电路配置和其他数值区间，以实现该半导体器件的编程和读取操作。
除了上述编程和读取操作之外，还可以进行擦除操作。具体地，根据一些实施例，编程电路还被配置用于：经由擦除线，为该支路中半导体器件的擦除栅极接入第五偏置电压，其中，半导体器件中的每个半导体器件的阈值电压是基于该半导体器件的第一偏置电压、第二偏置电压、第三偏置电压、第四偏置电压和第五偏置电压中的至少一者而确定的。
该擦除操作根据半导体器件的结构和材料的不同，可以采用FN(Fowler-Nordheim)隧穿效应或BTBT(Band to Band Tunneling)效应来实施。
在一些实施例中，当对某个半导体器件进行擦除操作时，在该半导体器件的擦除栅极上施加一个较高的正电压(例如，11V)，而将该半导体器件的选择栅极、漏极和源极均设置为0V，此时，由于FN隧穿效应，在该半导体器件的擦除栅极和浮置栅极之间的电压差的作用下，该半导体器件的浮置栅极中的电子被拉到擦除栅极。
而在另一些实施例中，当对某个半导体器件进行擦除操作时，在该半导体器件的控制栅极上施加一个较高的负电压(例如，-5V～10V)，在该半导体器件的源极施加一个较高的正电压(例如，5V～10V)，以形成控制栅极与源极之间的电压差，而将该半导体器件的漏极设置为0V，此时，由于BTBT效应，空穴被注入到该半导体器件的浮置栅极。
上面描述了将半导体器件阵列的多个字线沿与多个支路延伸方向相同的行方向布置的，而将半导体器件阵列的多个源线沿与多个支路延伸方向不同的列方向布置的方式。在实际使用中为了简化制造工艺、避免改动配套设备的目的还可以使用更多可能的布置方式。以下将结合图2详细描述将半导体器件阵列的多个源线沿与多个支路延伸方向相同的行方向布置的，而将半导体器件阵列的多个字线沿与多个支路延伸方向不同的列方向布置的方式。
图2是根据本公开的一些实施例的半导体器件阵列200的电路示意图。根据本实施例，第一方向是半导体器件阵列的行方向，第二方向是半导体器件阵列的列方向。
如图2所示，半导体器件阵列200包括第一支路210和第二支路220，其中第一支路210和第二支路220沿半导体器件阵列的行方向延伸。第一支路210和第二支路220各包括并联布置的3个半导体器件，示例性地，第一支路210包括第一半导体器件211、第二半导体器件212和第三半导体器件213，第二支路220包括第四半导体器件221、第五半导体器件222和第六半导体器件223。
如图2所示，半导体器件阵列200还包括第一字线WLn-1、第二字线WLn和第三字线WLn+1，其与第一支路210、第二支路220的延伸方向不同，沿半导体器件阵列的行方向延伸以与每列中的多个半导体器件的栅极相连。具体地，第一半导体器件211和第四半导体器件221的栅极连接到相同的第一字线WLn-1，第二半导体器件212和第五半导体器件222的栅极连接到相同的第二字线WLn，第三半导体器件213和第六半导体器件223的栅极连接到相同的第三字线WLn+1。
根据本实施例，半导体器件的源极与该半导体器件在相同列中的上方相邻半导体器件的源极或下方相邻半导体器件的源极连接到相同的源线。换言之，每两行半导体器件的源极可以连接到一个源线，以共用一个源线。
具体地，如图2所示，半导体器件阵列200还包括第一源线SLn，其与第一支路210、第二支路220的延伸方向相同，沿半导体器件阵列的行方向延伸以与相邻两行中的多个半导体器件的源极相连。具体地，在第一支路210中，第一半导体器件211、第二半导体器件212和第三半导体器件213的源极连接到相同的第一源线SLn，而第二支路220中的第四半导体器件221、第五半导体器件222和第六半导体器件223的源极也连接到相同的第一源线SLn。
由此，在对半导体器件阵列中的某一半导体器件进行操作时，通过将字线布置为沿半导体器件阵列的列方向延伸，可以使得同一行中的其他半导体器件不受该字线输入信号的影响。
与图1中类似地，多个支路中的每条支路还包括位线，位线沿半导体器件阵列的行方向延伸与该支路中半导体器件的漏极相连。
具体地，如图2所示，半导体器件阵列200还包括第一位线BLm-1和第二位线BLm，其与第一支路210、第二支路220的延伸方向相同，沿半导体器件阵列的行方向延伸以与每行中的多个半导体器件的漏极相连。具体地，在第一支路210中，第一半导体器件211、第二半导体器件212和第三半导体器件213的漏极连接到相同的第一位线BLm-1。类似地，第二支路220中的第四半导体器件221、第五半导体器件222和第六半导体器件223的漏极连接到相同的第二位线BLm。
在一些实施例中，半导体器件阵列200中的半导体器件包括用于存储信息的存储部分，该存储部分可以是浮栅或基于电荷陷阱的存储层(例如，应用SONOS技术的存储器)。示例性地，该存储层的材料可以为氮化硅(SiN)、或者例如HfO2、HfSiON、Ta2O5、Al2O3、TiO2、ZrO2等的high-K材料。
在下面的示例性实施例中，以浮置栅极为存储部分为例，示出了半导体器件和包括多个半导体器件的半导体器件阵列。可以理解地，其他存储结构，例如基于电荷陷阱的存储层，也可以被用于替换(或至少部分地替换)浮置栅极来作为存储部分。
示例性地，如图2所示，半导体器件阵列200中的半导体器件包括串联连接的选择晶体管和浮置晶体管，其中选择晶体管的漏极和位线连接，作为该半导体器件的漏极，浮置晶体管的源极和源线连接，作为该半导体器件的源极。选择晶体管的选择栅极和浮置晶体管的浮置栅极作为该半导体器件的栅极。其中，半导体器件阵列200的第一字线WLn-1与第一列半导体器件211、221的选择栅极相连，第二字线WLn与第二列半导体器件212、222的选择栅极相连，第三字线WLn+1与第三列半导体器件213、223的选择栅极相连。
此外，图2中所示的半导体器件阵列200中的半导体器件还包括位于浮置栅极上方的控制栅极。半导体器件阵列200包括第一控制线CGn-1和第二控制线CGn，其与第一支路210、第二支路220的延伸方向相同，沿半导体器件阵列的行方向延伸以与每行中的多个半导体器件的控制栅极相连。具体地，在第一支路210中，第一半导体器件211、第二半导体器件212和第三半导体器件213的控制栅极连接到相同的第一控制线CGn-1。类似地，第二支路220中的第四半导体器件221、第五半导体器件222和第六半导体器件223的控制栅极连接到相同的第二控制线CGn。
与半导体器件阵列100类似地，在一些实施例中，图2中所示的半导体器件阵列200中的半导体器件的栅极还包括擦除栅极，多个支路中的每条支路还包括擦除线，并且其中，擦除线沿半导体器件阵列的行方向延伸与该支路中半导体器件的擦除栅极相连。擦除线可以沿半导体器件阵列的行方向延伸以与每行中的多个半导体器件的控制栅极相连。例如，第一擦除线与第一支路210中的第一半导体器件211、第二半导体器件212和第三半导体器件213的擦除栅极连接，第二擦除线与第二支路220中的第四半导体器件221、第五半导体器件222和第六半导体器件223的控制栅极连接等等。
可以理解地，图2中所示出的半导体器件阵列200中半导体器件的行数和列数仅为示意性的，在实际的使用中还可以包括更多或更少行或列的半导体器件，并相应地布置更多的源线、字线、位线、控制线和擦除线中的一者或多者，在此不再赘述。
从图2中可以看出，根据本实施例，多个字线中的每个字线与沿半导体器件阵列的列方向的一列半导体器件的栅极相连，不同列中的半导体器件的栅极连接到不同的字线。从而使得在一行内左右相邻的半导体器件的字线在物理上就断开。当通过字线为某个半导体器件的栅极(例如，图2中的选择栅极)输入信号时，在同一行内的其他单元不会受到该字线的影响。
在半导体器件制造的过程中，上述字线可以是多晶硅栅极或金属栅极。在一些制造情景中，该多晶硅栅极或金属栅极以与支路平行的方向被植入在半导体器件的衬底上。因此，需要对半导体器件阵列进行加工以将不同列栅极断开，并进一步将经断开的多个栅极沿半导体器件的列方向连接起来。具体方法将在下文中结合图4详细描述。
此外，图2中所示出的半导体器件可以是上面结合图1所描述的可编程半导体器件。并且还可以通过与上面结合图1所描述的方法为半导体器件的源极、栅极(控制栅极、选择栅极)、漏极设置偏置电压，以通过编程的方式(例如，热电子注入HCI的方式)调节该半导体器件的阈值电压。也可以通过上面结合图1所描述的方法进行读取操作、擦除操作(例如，通过FN隧穿效应或BTBT效应)等，在此不再赘述。
示例性地，表2示出了图2中所示的半导体器件阵列200在对第五半导体器件222进行编程操作和读取操作时所使用的编程电路配置。
表2编程电路配置
Figure BDA0003770946930000131
其中，Vcc是预设的正电压，例如1.8V，而Vblr是预设的较低正电压，例如0.6V。应当理解地，表2中所给出的用于编程操作和读取操作的配置以及数值区间仅是示意性的。在实际使用中，根据半导体器件的制造工艺的不同，可以使用更多种其他类型的编程电路配置和其他数值区间，以实现该半导体器件的编程和读取操作。
下面将结合图3和图4详细描述如何使得源线或字线沿半导体器件阵列的列方向延伸。
图3是根据本公开的一些实施例的半导体器件阵列300的俯视平面图。
如图3所示，半导体器件阵列300包括多个位线BLm-1、BLm、多个字线WLn-1和WLn、多个源线SLn-1和SL。可以理解地，浮置栅极被布置在控制栅极CGn-1和CGn的下方。
其中，每一行的半导体器件对应于同一字线，例如，如图3所示，上面一行的四个半导体器件均对应于字线WLn-1。根据一些实施例，如图3所示，每个字线延伸穿过同一行中的多个半导体器件。
而沿半导体器件阵列的行方向延伸的源线被断开来以形成处于不同列的多个源线。具体地，根据一些实施例，半导体器件阵列被布置在衬底上，其中，衬底包括：有源区，不同列半导体器件之间的有源区被隔断，并且其中，多个源线中的每个源线被布置为包括：沿半导体器件阵列的列方向的多个有源区；和连接多个有源区的金属线。
在本实施例中，半导体器件阵列300中的源线被布置为在衬底上的有源区(即，白色区域)。图3中示出的从左侧开始第二列半导体器件和第三列半导体器件之间的有源区已经被断开，使得第二列半导体器件的源极与源线SLn-1相连，而第三列半导体器件的源极与源线SLn相连，源线SLn-1和源线SLn之间不连通。为了进一步使得左侧开始第一列半导体器件和第二列半导体器件、第三列半导体器件和第四列半导体器件的源极区域也连接到不同的源线，其中间的有源区也可以被隔断，使得半导体器件阵列300不同列中的半导体器件的源极连接到不同的源线。从而使得在一行内左右相邻的半导体器件的源线在物理上就断开。当通过源线为某个半导体器件的源极输入信号时，在同一行内的其他半导体器件不会受到该源线的影响(例如，因为源线漏电所导致的干扰)。
进一步地，在相同列中、被断开成多段的有源区可以经由金属线连接，以形成沿半导体器件阵列的列方向延伸的源线。具体地，可以在同一列中的多段有源区上设置对应的钨栓塞，并且通过金属线连接各个钨栓塞，以连通在同一列中的多段有源区以形成沿半导体器件阵列的列方向延伸的源线。
图4是根据本公开的一些实施例的半导体器件阵列400的俯视平面图。
如图4所示，半导体器件阵列400包括多个位线BLm-1、BLm、多个字线WLn-1和WLn、源线SLn。可以理解地，浮置栅极被布置在控制栅极CGn-1和CGn的下方。
其中，上下两行半导体器件对应于同一源线SLn。而沿半导体器件阵列的行方向延伸的字线被断开来以形成处于不同列的多个字线。具体地，根据一些实施例，半导体器件的栅极是多晶硅栅极或金属栅极，不同列半导体器件之间的栅极被隔断，并且其中，多个字线中的每个字线包括：沿半导体器件阵列的列方向的多个栅极，和连接多个栅极的金属线。
在本实施例中，半导体器件阵列400中的字线被布置为多晶硅栅极或金属栅极(即，斜线区域)。图4中示出的两列半导体器件之间的栅极被隔断，使得半导体器件阵列400不同列中的半导体器件的栅极(例如，选择栅极)连接到不同的字线。从而使得在一行内左右相邻的半导体器件的字线在物理上就断开。当通过字线为某个半导体器件的栅极输入信号时，在同一行内的其他半导体器件不会受到该字线的影响。
根据一些实施例，栅极经由光刻和蚀刻工艺中的至少一者被隔断。
进一步地，在相同列中、被隔断成多段的栅极可以经由金属线连接，以形成沿半导体器件阵列的列方向延伸的字线。具体地，可以在同一列中的多段栅极上设置对应的钨栓塞，并且通过金属线连接各个钨栓塞，以连通在同一列中的多段栅极来形成沿半导体器件阵列的列方向延伸的字线。
下面将结合图5a至5d、图6a至6d详细描述根据本公开的一些实施例的半导体器件的结构。
图5a至5d是根据本公开的一些实施例的半导体器件500的剖面示意图。
如5a所示，半导体器件500包括衬底510以及形成在衬底上方的栅极结构。其中，衬底510包括漏极区域511、源极区域512，栅极结构包括浮置栅极521、控制栅极522和选择栅极524。
具体地，浮置栅极521位于漏极区域511和源极区域512之间的第一部分上方，选择栅极524位于漏极区域511和源极区域512之间的第二部分上方，并且在浮置栅极521的与源极区域512相对的一侧。
半导体器件500包括第一编程通道531a、第二编程通道531b，其中，第一编程通道531a从漏极区域511延伸到浮置栅极521的面对选择栅极524的边缘部位，第二编程通道531从漏极区域111延伸到源极区域112。
如图5b所示，根据一些实施例，当对半导体器件500进行编程操作时，在选择栅极524上施加一个比阈值电压高的正电压(例如，0.8-1.6V)，而在源极区域512施加正电压(例如，4.5V)提供横向的强电场，在漏极区域511灌入负电流(例如，-1μA)，替代性地，在一些实施例中，也可以在该半导体器件的漏极施加电压(例如，0.5V)，此时，由于电子源测注入效应，一部分热电子通过第一编程通道531a注入浮置栅极521中，而一部分热电子通过第二编程通道531b迁移到源极区域512。
根据另一些实施例，当对半导体器件500进行编程操作时，通过在控制栅极522上施加较高的电压(例如，8-12V)，使得在浮置栅极521上耦合电压以开启浮栅并提供垂直方向上的强电场，从而提高编程效率。
在一些实施例中，半导体器件500可以被应用于多个字线沿与多个支路延伸方向相同的行方向布置，而多个源线沿与多个支路延伸方向不同的列方向布置的半导体器件阵列(例如，图1中的半导体器件阵列100)。
示例性地，当对该半导体器件阵列中的某一半导体器件500进行编程操作时，对其所处的行对应的字线施加一个比阈值电压高的正电压(例如，0.8-1.6V)，而对其所处的列对应的源线施加正电压(例如，4-6V)，并对其所处的行的位线施加例如0.5V电压，以使得热电子通过第一编程通道531a和第二编程通道531b，此外，还可以为其所处的行对应的控制线施加较高的电压(例如，8-12V)。
而对于与该半导体器件处于同一行的其他半导体器件来说，由于其他半导体器件与该半导体器件处于不同的列中，如图5c所示，其他半导体器件的源极区域被连接到不同的源线而保持为0V(未被施加上述正电压)或浮置，此时没有热电子在第一编程通道和第二编程通道中通过。
在一些实施例中，半导体器件500可以被应用于多个源线沿与多个支路延伸方向相同的行方向布置，而多个字线沿与多个支路延伸方向不同的列方向布置的半导体器件阵列(例如，图2中的半导体器件阵列200)。
类似地，在该布置中也可以采用如图5b所示的方式进行编程操作。
而对于与该半导体器件处于同一行的其他半导体器件来说，由于其他半导体器件与该半导体器件处于不同的列中，如图5d所示，其他半导体器件的选择栅极被连接到不同的字线而保持为0V(未被施加上述比阈值电压高的正电压)，此时第一编程通道和第二编程通道关闭，没有热电子在其中通过。
由此，可以实现对于半导体器件阵列中的每个半导体器件的操作。
图6a至6d是根据本公开的一些实施例的半导体器件600的剖面示意图。
如6a所示，半导体器件600包括衬底610以及形成在衬底上方的栅极结构。其中，衬底610包括漏极区域611、源极区域612，栅极结构包括浮置栅极621、控制栅极622、擦除栅极623和选择栅极624。
具体地，浮置栅极621位于漏极区域611和源极区域612之间的第一部分上方，选择栅极624位于漏极区域611和源极区域612之间的第二部分上方，并且在浮置栅极621的与源极区域612相对的一侧，而擦除栅极623位于源极区域612上方。
如图6a所示，半导体器件600包括第一编程通道631a、第二编程通道631b和擦除通道632，其中，第一编程通道631a从漏极区域611延伸到浮置栅极621的面对选择栅极624的边缘部位，第二编程通道631b从漏极区域611延伸到源极区域612，擦除通道632从浮置栅极621的面对擦除栅极623的边缘部分延伸到擦除栅极623。
与图5b类似地，可以为半导体器件600接入如图6b所示的偏置电压或电流，以实现对半导体器件600的编程操作。
在一些实施例中，半导体器件600可以被应用于多个字线沿与多个支路延伸方向相同的行方向布置，而多个源线沿与多个支路延伸方向不同的列方向布置的半导体器件阵列(例如，图1中的半导体器件阵列100)。当对该半导体器件阵列中的某一半导体器件600进行编程操作时，其处于同一行的其他半导体器件由于被连接到不同的源线，而在源极区域未被施加正电压(如图6c所示)，此时没有热电子在第一编程通道和第二编程通道中通过。
在一些实施例中，半导体器件600可以被应用于多个源线沿与多个支路延伸方向相同的行方向布置，而多个字线沿与多个支路延伸方向不同的列方向布置的半导体器件阵列(例如，图2中的半导体器件阵列200)。当对该半导体器件阵列中的某一半导体器件600进行编程操作时，其处于同一行的其他半导体器件由于被连接到不同的字线，而在选择栅极未被施加比阈值电压高的正电压(如图6d所示)，此时第一编程通道和第二编程通道关闭，没有热电子在其中通过。
此外，在一些实施例，当对半导体器件600进行擦除操作时，在擦除栅极623上施加一个较高的正电压(例如，11V)，而将选择栅极624、漏极区域611和源极区域612均设置为0V，此时，由于FN隧穿效应，在擦除栅极623和浮置栅极621之间的电压差的作用下，浮置栅极621中的电子被拉到擦除栅极623。
如前所述的，本公开所提供的半导体器件阵列可以被用于实施模拟电压信号和模拟电流信号之间的转换、以及进行向量-矩阵算术计算等等。示例性地，下面将结合图7和图8详细描述半导体器件阵列作为转换电路，并与其他运算电路连接的示例。
具体地，根据一些实施例，多个支路中的每个支路还包括：模拟电流输入端，模拟电流输入端与该支路中的每个半导体器件的栅极和漏极相连以用于输入模拟电流信号；以及模拟电压输出端，模拟电压输出端与该支路中的每个半导体器件的栅极和漏极相连以用于输出模拟电压信号，模拟电压信号是至少基于模拟电流信号和该支路中的每个半导体器件的阈值电压而确定的。
其中，可以通过上述编程电路对半导体器件阵列进行编程操作，以调整半导体器件阵列中每个半导体的阈值电压。带有特定阈值电压的半导体器件可以看作带有等效模拟权重W。
图7是根据本公开的一些实施例的半导体器件阵列与运算电路的电路示意图。
在一些实施例中，图7中左侧半导体器件阵列710可以相当于图1中所示的半导体器件阵列100中的一个支路中的多个并联的半导体器件的等效表示，其中，多个并联的半导体器件的栅极和漏极连接至模拟电流的输入端Iin，以产生对应的模拟电压信号，并将该模拟电压信号输出至右侧的运算电路720。
在本实施例中，右侧运算电路720的多个半导体器件可以经由上述类似的方法进行编程。例如，通过在半导体器件源极、栅极和漏极接入偏置电压，以调整运算电路中的多个半导体器件的阈值电压和对应的等效权重W。
如图7所示，被输出的模拟电压信号被施加到运算电路720的多个半导体器件的栅极。基于等效模拟权重W和被施加到栅极的栅极电压，可以得到该运算电路的多个半导体器件的漏极输出的输出电流Iout1和Iout2，该输出电流可以经由如下公式得到：
输出电流＝栅极电压×等效模拟权重W
例如，输出电流Iout1等于栅极电压乘以运算电路720左侧半导体器件的等效权重W1，而输出电流Iout2等于栅极电压乘以运算电路720右侧半导体器件的等效权重W2。
图8是根据本公开的一些实施例的半导体器件阵列与运算电路的电路示意图。
在一些实施例中，图8中左侧半导体器件阵列810可以相当于图2中所示的半导体器件阵列200中的一个支路的多个并联的半导体器件的等效表示，其中，多个并联的半导体器件的栅极和漏极连接至模拟电流的输入端Iin，以产生对应的模拟电压信号，并将该模拟电压信号输出至右侧的运算电路820。
被输出的模拟电压信号被施加到运算电路820的多个半导体器件的栅极，并可以进行与上述结合图7描述的相似的计算，在此不再赘述。
此外，上述结合图7和图8所描述的运算电路可以是矩阵乘法运算电路。具体地，根据一些实施例，半导体器件阵列与矩阵乘法运算电路相连，矩阵乘法运算电路被配置为：基于模拟电压输出端输出的模拟电压信号，进行矩阵乘法运算。
具体地，当例如图7或图8所示的电路示意图中，左侧的半导体器件阵列包括多个支路(例如，图1和图2中所示出的2个支路)时，该半导体器件阵列可以相应地将多个模拟电流输入信号转换为多个模拟电压输出信号。而运算电路也相应地可以包括多行半导体器件以接收该多个模拟电压输出信号，并基于多个模拟电压输出信号计算输出电流。示例性地，当半导体器件阵列包括n个支路时，该半导体器件阵列可以接收n个模拟电流输入信号(例如，Iin1，Iin2，…Iin n)，并将其转换为n个模拟电压输出信号(例如，V1，V2，…Vn)。而根据需要的输出电流维度m(例如，需要输出电流Iout1，Iout2，…Iout m)，可以将运算电路布置具有n×m个半导体器件，其中，n和m为大于零的正整数，第i行第j列的半导体器件的等效模拟权重可以由Wij来表示。由此，每列输出电流即为该列中所有n个半导体器件的等效权重分别乘以n个模拟电压输出信号所产生的电流的求和，从而实现矩阵乘法运算。
以下描述本公开的一些示例性方面。
方面1.一种半导体器件阵列，包括：
多个支路，所述多个支路中的每个支路沿所述半导体器件阵列的行方向延伸，所述每个支路包括多个并联的半导体器件；
多个源线，所述多个源线沿第一方向延伸与所述半导体器件的源极相连；
多个字线，所述多个字线沿第二方向延伸与所述半导体器件的栅极相连，其中所述第二方向不同于所述第一方向。
方面2.根据方面1所述的半导体器件阵列，其中，所述第一方向是所述半导体器件阵列的列方向，所述第二方向是所述半导体器件阵列的行方向。
方面3.根据方面2所述的半导体器件阵列，其中，所述多个源线中的每个源线与沿所述半导体器件阵列的列方向的一列半导体器件的源极相连，不同列中的半导体器件的源极连接到不同的源线。
方面4.根据方面3所述的半导体器件阵列，所述半导体器件阵列被布置在衬底上，其中，所述衬底包括：有源区，不同列半导体器件之间的所述有源区被隔断，
并且其中，所述多个源线中的每个源线被布置为包括：
沿所述半导体器件阵列的列方向的多个有源区；和
连接所述多个有源区的金属线。
方面5.根据方面1所述的半导体器件阵列，其中，所述第一方向是所述半导体器件阵列的行方向，所述第二方向是所述半导体器件阵列的列方向。
方面6.根据方面5所述的半导体器件阵列，其中，所述多个字线中的每个字线与沿所述半导体器件阵列的列方向的一列半导体器件的栅极相连，不同列中的半导体器件的栅极连接到不同的字线。
方面7.根据方面6所述的半导体器件阵列，其中，所述半导体器件的源极与该半导体器件在相同列中的上方相邻半导体器件的源极或下方相邻半导体器件的源极连接到相同的源线。
方面8.根据方面6或7所述的半导体器件阵列，其中，所述半导体器件的栅极是多晶硅栅极或金属栅极，不同列半导体器件之间的所述栅极被隔断，
并且其中，所述多个字线中的每个字线包括：
沿所述半导体器件阵列的列方向的多个栅极，和
连接所述多个栅极的金属线。
方面9.根据方面8所述的半导体器件阵列，其中，不同列半导体器件之间的所述栅极经由光刻和蚀刻工艺中的至少一者被隔断。
方面10.根据方面1至9中任一项所述的半导体器件阵列，其中，所述多个支路中的每个支路还包括位线，所述位线沿所述半导体器件阵列的行方向延伸与该支路中所述半导体器件的漏极相连。
方面11.根据方面10所述的半导体器件阵列，其中，所述半导体器件还包括存储部分，所述半导体器件的所述栅极包括选择栅极，并且其中，所述多个字线沿第二方向延伸与所述半导体器件的选择栅极相连。
方面12.根据方面11所述的半导体器件阵列，其中，所述半导体器件的所述栅极还包括控制栅极，所述多个支路中的每条支路还包括控制线，并且其中，
所述控制线沿所述半导体器件阵列的行方向延伸与该支路中所述半导体器件的控制栅极相连。
方面13.根据方面11或12所述的半导体器件阵列，其中，所述半导体器件的所述栅极还包括擦除栅极，所述多个支路中的每条支路还包括擦除线，并且其中，
所述擦除线沿所述半导体器件阵列的行方向延伸与该支路中所述半导体器件的擦除栅极相连。
方面14.根据方面13所述的半导体器件阵列，其中，所述多个源线和所述多个字线与编程电路相连，所述编程电路被配置用于：
经由所述多个源线，为所述半导体器件的源极接入第一偏置电压；以及
经由所述多个字线，为所述半导体器件的选择栅极接入第二偏置电压；
其中，所述半导体器件中的每个半导体器件的阈值电压是基于该半导体器件的所述第一偏置电压和所述第二偏置电压中的至少一者而确定的。
方面15.根据方面14所述的半导体器件阵列，其中，当未选择对所述半导体器件中的某个半导体器件进行写入时，该半导体器件的所述第一偏置电压为0。
方面16.根据方面14所述的半导体器件阵列，其中，当未选择对所述半导体器件中的某个半导体器件进行写入时，该半导体器件的所述第二偏置电压为0。
方面17.根据方面14至16中任一项所述的半导体器件阵列，其中，所述多个支路与所述编程电路相连，所述编程电路还被配置用于：
经由所述位线，为该支路中所述半导体器件的漏极接入第三偏置电压，
其中，所述半导体器件中的每个半导体器件的阈值电压是基于该半导体器件的所述第一偏置电压、所述第二偏置电压和所述第三偏置电压中的至少一者而确定的。
方面18.根据方面14至17中任一项所述的半导体器件阵列，其中，所述编程电路还被配置用于：
经由所述控制线，为该支路中所述半导体器件的控制栅极接入第四偏置电压，
其中，所述半导体器件中的每个半导体器件的阈值电压是基于该半导体器件的所述第一偏置电压、所述第二偏置电压、所述第三偏置电压和所述第四偏置电压中的至少一者而确定的。
方面19.根据方面14至18中任一项所述的半导体器件阵列，其中，所述编程电路还被配置用于：
经由所述擦除线，为该支路中所述半导体器件的擦除栅极接入第五偏置电压，
其中，所述半导体器件中的每个半导体器件的阈值电压是基于该半导体器件的所述第一偏置电压、所述第二偏置电压、所述第三偏置电压、所述第四偏置电压和所述第五偏置电压中的至少一者而确定的。
方面20.根据方面1至19中任一项所述的半导体器件阵列，其中，所述多个支路中的每个支路还包括：
模拟电流输入端，所述模拟电流输入端与该支路中的每个半导体器件的栅极和漏极相连以用于输入模拟电流信号；以及
模拟电压输出端，所述模拟电压输出端与该支路中的每个半导体器件的栅极和漏极相连以用于输出模拟电压信号，所述模拟电压信号是至少基于所述模拟电流信号和该支路中的每个半导体器件的阈值电压而确定的。
方面21.根据方面20所述的半导体器件阵列，其中，所述半导体器件阵列与矩阵乘法运算电路相连，所述矩阵乘法运算电路被配置为：
基于所述模拟电压输出端输出的所述模拟电压信号，进行矩阵乘法运算。
方面22.根据方面1至21中任一项所述的半导体器件阵列，其中，所述半导体器件是或非门NOR闪存。
虽然在附图和和前面的描述中已经详细地说明和描述了本公开，但是这样的说明和描述应当被认为是说明性的和示意性的，而非限制性的；本公开不限于所公开的实施例。通过研究附图、公开内容和所附的权利要求书，本领域技术人员在实践所要求保护的主题时，能够理解和实现对于所公开的实施例的变型。在权利要求书中，词语“包括”不排除未列出的其他元件或步骤，不定冠词“一”或“一个”不排除多个，并且术语“多个”是指两个或两个以上。在相互不同的从属权利要求中记载了某些措施的仅有事实并不表明这些措施的组合不能用来获益。

Claims (10)

1.一种半导体器件阵列，包括：
多个支路，所述多个支路中的每个支路沿所述半导体器件阵列的行方向延伸，所述每个支路包括多个并联的半导体器件；
多个源线，所述多个源线沿第一方向延伸与所述半导体器件的源极相连；
多个字线，所述多个字线沿第二方向延伸与所述半导体器件的栅极相连，其中所述第二方向不同于所述第一方向。
2.根据权利要求1所述的半导体器件阵列，其中，所述第一方向是所述半导体器件阵列的列方向，所述第二方向是所述半导体器件阵列的行方向。
3.根据权利要求2所述的半导体器件阵列，其中，所述多个源线中的每个源线与沿所述半导体器件阵列的列方向的一列半导体器件的源极相连，不同列中的半导体器件的源极连接到不同的源线。
4.根据权利要求1所述的半导体器件阵列，其中，所述第一方向是所述半导体器件阵列的行方向，所述第二方向是所述半导体器件阵列的列方向。
5.根据权利要求4所述的半导体器件阵列，其中，所述多个字线中的每个字线与沿所述半导体器件阵列的列方向的一列半导体器件的栅极相连，不同列中的半导体器件的栅极连接到不同的字线。
6.根据权利要求1至5中任一项所述的半导体器件阵列，其中，所述多个支路中的每个支路还包括位线，所述位线沿所述半导体器件阵列的行方向延伸与该支路中所述半导体器件的漏极相连。
7.根据权利要求6所述的半导体器件阵列，其中，所述半导体器件还包括存储部分，所述半导体器件的所述栅极包括选择栅极，并且其中，所述多个字线沿第二方向延伸与所述半导体器件的选择栅极相连。
8.根据权利要求7所述的半导体器件阵列，其中，所述半导体器件的所述栅极还包括控制栅极，所述多个支路中的每条支路还包括控制线，并且其中，
所述控制线沿所述半导体器件阵列的行方向延伸与该支路中所述半导体器件的控制栅极相连。
9.根据权利要求7或8所述的半导体器件阵列，其中，所述半导体器件的所述栅极还包括擦除栅极，所述多个支路中的每条支路还包括擦除线，并且其中，
所述擦除线沿所述半导体器件阵列的行方向延伸与该支路中所述半导体器件的擦除栅极相连。
10.根据权利要求9所述的半导体器件阵列，其中，所述多个源线和所述多个字线与编程电路相连，所述编程电路被配置用于：
经由所述多个源线，为所述半导体器件的源极接入第一偏置电压；以及
经由所述多个字线，为所述半导体器件的选择栅极接入第二偏置电压；
其中，所述半导体器件中的每个半导体器件的阈值电压是基于该半导体器件的所述第一偏置电压和所述第二偏置电压中的至少一者而确定的。
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