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DE19960558B4 - Halbleiterspeicher vom wahlfreien Zugriffstyp (DRAM) - Google Patents

Halbleiterspeicher vom wahlfreien Zugriffstyp (DRAM) Download PDF

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Abstract

Halbleiterspeicher (1) vom wahlfreien Zugriffstyp, mit Speicherzellen, die in mindestens vier matrixförmigen Speicherzellenarrays (A1, ..., A4) eines Speicherfeldes (A) angeordnet sind, bei dem die Speicherzellen in adressierbaren Einheiten von Spaltenleitungen (BL) und Zeilenleitungen (WL) zusammengefaßt sind, wobei jeweils einem Speicherzellenarray (A1, ..., A4) ein Zeilen-Decoder (RD) zur Auswahl einer der Zeilenleitungen (WL) des Speicherzellenarrays und ein Spalten-Decoder (CD) zur Auswahl einer der Spaltenleitungen (BL) des Speicherzellenarrays zugeordnet ist, wobei die Zeilen-Decoder (RD) der mindestens vier Speicherzellenarrays (A1, ..., A4) zur Auswahl einer der Zeilenleitungen (WL) mit einer Zeilen-Auswahlsignal-Leitung (RL), welche zur Übertragung eines Zeilen-Auswahlsignals (RADR) vörgesehen ist, verbunden sind,
– wobei jedes der Speicherzellenarrays (A1, ..., A4) je zwei Seiten aufweist, die einer Seite eines anderen der Speicherzellenarrays (A1, ..., A4) gegenüberliegen,
– wobei die Zeilen-Auswahlsignal-Leitung (RL) sowie die Zeilen-Decoder (RD) zwischen jeweils gegenüberliegenden Seiten der Speicherzellenarrays (A1, ..., A4) angeordnet sind und
– wobei die Spalten-Decoder...

Description

  • Die Erfindung bezieht sich auf einen Halbleiterspeicher vom wahlfreien Zugriffstyp nach den Merkmalen des Oberbegriffs des Patentanspruchs 1. Die Erfindung bezieht sich außerdem auf ein Verfahren zur Ansteuerung einer Speicherzelle eines solchen Halbleiterspeichers.
  • Moderne Halbleiterspeicher vom wahlfreien Zugriffstyp (DRAM) benötigen auf den Halbleiterchips trotz der kleiner werdenden Strukturen für die schnell wachsenden Speicherkapazitäten und damit größer werden Speicherzellenfelder mehr Fläche. Der Bedarf an Fläche geht aber mit erheblichen Produktionskosten einher. Ein nicht unerheblicher Teil der Fläche eines Halbleiterspeicherchips ist neben den Speicherzellenfeldern mit zum Teil neben diesen angeordneten, mit der Speicherkapazität des Halbleiterspeichers breiter werdenden Steuer-, Adress- und Datenleitungen sowie mit zum Betrieb des Datenspeichers notwendigen Steuereinrichtungen belegt.
  • In der Literaturstelle Reese, E. et al.: "A 4 k x 8 Dynamic RAM with Self-Refresh", IEEE Journal of Solid-State Circuits, Band SC-16, Nr. 5, Oktober 1981, Seiten 479 bis 487 ist ein 64 k Halbleiterspeicher beschrieben, bei dem das Speicherzellenfeld 4 Speicherzellenarrays umfaßt. An verschiedenen Seiten der Speicherzellenarrays sind Zeilen- und Spaltendecoder angeordnet. Auf dem internen Bus werden sowohl die Spaltenadressen als auch Daten gemultiplext übertragen. Zur Bereitstellung der Spaltenadressen steht ein separater Bus zur Verfügung.
  • In der US 4,195,357 ist ein Halbleiterspeicher gezeigt, bei dem die ersten 8 Bits einer Adresse einer Speicherzelle sowie die nächsten 8 Bits der Adresse der Speicherzelle gemulti plext von außen angelegt werden. Innerhalb des integrierten Halbleiterspeichers steht für die ersten 8 Bits ein Zeilenadresslatch zur Verfügung, für die nächsten 8 Bits ein Spaltenadresslatch.
  • Aus US 5,043,947 ist ein Halbleiterspeicher mit vier matrixförmigen Speicherzellenarrays bekannt, zwischen denen eine Zeilen-Auswahlsignal-Leitung angeordnet ist, an die mehrere Zeilendekoder angeschlossen sind. Spaltendekoder sind an Außenseiten der Speicherzellenarrays angeordnet und an jeweils separate Zuleitungen für die Spaltenadressen angeschlossen. Eine im Multiplexbetrieb hinsichtlich der Zeilen- und Spaltenadressen betriebene Adressleitung ist außerhalb des Speicherzellenfeldes angeordnet und verzweigt sich außerhalb des Speicherzellenfeldes in Adressleitungen für Zeilenadressen und in Adressleitungen für Spaltenadressen.
  • Aufgabe der Erfindung ist es, einen Halbleiterspeicher vom wahlfreien Zugriffstyp (DRAM) zur Verfügung zu stellen, bei dem mehr Fläche für die Speicherzellen zur Verfügung steht. Außerdem ist es Aufgabe der Erfindung, ein geeignetes Verfahren zum Zugriff auf eine Speicherzelle eines solchen Halbleiterspeichers anzugeben.
  • Die Lösung dieser Aufgabe erfolgt vorrichtungsmäßig nach den kennzeichnenden Merkmalen des Anspruchs 1 und verfahrensmäßig nach den kennzeichnenden Merkmalen des Anspruchs 3.
  • Erfindungsgemäß ist vorgesehen, dass der Spalten-Decoder zur Auswahl einer der Spaltenleitungen mit der Zeilen-Auswahlsignal-Leitung zur Übertragung eines Spalten-Auswahlsignals verbunden ist, wobei der Spalten-Decoder am äußeren Randbereich sowohl des ihm zugeordneten Speicherzellenarrays als auch des Speicherfeldes angeordnet ist.
  • Die Erfindung schlägt vor, einen vollständigen Datenbus, nämlich die in der Regel senkrecht zur Zeilen-Auswahlsignal-Leitung (ROW) angeordnete Spalten-Auswahlsignal-Leitung (COLUMN) durch eine Doppelnutzung der Zeilen-Auswahlsignal-Leitung einzusparen. Hierdurch werden erhebliche Flächen auf dem Chip frei, wodurch die Speicherzellenfelder weiter vergrößert werden können bzw. die Strukturen kleiner werden, was zu Kosteneinsparungen führt.
  • Eine vorteilhafte und daher bevorzugte Ausgestaltung der Erfindung sieht vor, dass der Zeilen-Decoder so ausgestaltet ist, dass das an ihn über die Zeilen-Auswahlsignal-Leitung übertragene Zeilen-Auswahlsignal speicherbar ist. Hierdurch wird ermöglich, dass zuerst das Zeilen-Auswahlsignal (ROW-Adresse) auf der Zeilen-Auswahlsignal-Leitung übertragen wird, und hiernach das Spalten-Auswahlsignal (COLUMN-Adresse) auf der gleichen Zeilen-Auswahlsignal-Leitung übertragen werden kann. Zusammen mit dem zwischengespeicherten Zeilen-Auswahlsignal können somit die Speicherzellen angesteuert werden.
  • Das erfindungsgemäße Verfahren sieht vor, dass zur Ansteuerung einer Speicherzelle eines Halbleiterspeichers gemäß Patentanspruch 1 oder 2 sowohl die Zeilen-Auswahlsignale zur Auswahl einer Zeilenleitung vermittels des Zeilen-Decoders als auch die Spalten-Auswahlsignale zur Auswahl einer Spaltenleitung vermittels des Spalten-Decoders zeitlich zueinander versetzt über die Zeilen-Auswahlsignal-Leitung übertragen werden.
  • Weitere Vorteile, Besonderheiten und zweckmäßige Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
  • Nachfolgend wird die Erfindung anhand der Zeichnung weiter erläutert. Im Einzelnen zeigen die schematischen Darstellungen in:
  • 1 eine schematische Darstellung eines bevorzugten Ausführungsbeispieles eines erfindungsgemäßen Halbleiterspeicher vom wahlfreien Zugriffstyp (DRAM) mit nur einer Auswahlsignal-Leitung; und
  • 2 eine schematische Darstellung eines bekannten Halbleiterspeicher vom wahlfreien Zugriffstyp (DRAM).
  • In 1 ist ein erfindungsgemäßer. Halbleiterspeicher 1 vom wahlfreien Zugriffstyp (DRAM) dargestellt. 2 zeigt einen herkömmlichen Halbleiterspeicher (DRAM). Die Bezeichnungen gelten hierbei für gleiche oder gleich wirkende Teile analog. In beiden Darstellungen sind bei den Speichern an Kreuzungspunkten von Zeilenleitungen WL („Wordlines") und Spaltenleitungen BL („Bitlines") nicht dargestellte Speicherzellen angeordnet, die jeweils ein Speicherzellenfeld A mit vier Speicherzellenarrays A1 bis A4 bilden. Die Speicherzellen können hierbei in bekannter Art und Weise ausgestaltet sein.
  • Bisher wurden zur Ansteuerung der Speicherzellen über die Zeilenleitungen WL und Spaltenleitungen BL vermittels der Decoder (CD und RD), wie in 2 dargestellt, die Spalten- und Zeilen-Auswahlsignale CADR und RADR über voneinander getrennte Spalten- und Zeilen-Auswahlsignal-Leitungen CL und RL zu den Spalten- und Zeilen-Decodern CD und RD übertragen. Die hierzu notwendigen einzelnen Leitungen der Auswahlsignal-Leitungen wurden zwischen den einzelnen Speicherzellenarrays A1 bis A4 des Speicherfeldes A geführt. Der Bereich, in dem die Spalten-Auswahlsignal-Leitungen CL verlaufen, ist der sogenannte „Graben" 3, der Bereich, in dem die Zeilen-Auswahlsignal-Leitungen RL verlaufen, wird „Rib” 2 genannt.
  • Durch die Erfindung wird, wie in 1 gezeigt, der gesamte Raum, den die einzelnen Leitungen der Spalten-Auswahlsignal-Leitung CL belegen, eingespart. Durch die gezeigte Anordnung der Spalten-Decoder CD an äußeren Bereichen sowohl der Speicherzellenarrays A1 bis A4 sowie des Speicherfeldes A, anstelle wie bisher zwischen den Speicherzellenarrays (siehe 2) können die Speicherzellenarrays – und damit die Speicherkapazität des Halbleiterspeichers – entsprechend vergrößert werden bzw. die benötigte Fläche für die Schaltung mit positivem Effekt für die Produktionskosten verringert werden, ohne die Schaltungsdichte oder die Chipfläche zu vergrößern. Lediglich die Übertragung der Spalten- und Zeilen-Auswahlsignale CADR und RADR muss nun zeitlich versetzt zueinander auf der gleichen Leitung erfolgen. Hierzu werden vorteilhafterweise die Zeilen-Auswahlsignale RADR vor den Spalten-Auswahlsignalen CADR – oder umgekehrt – übertragen. Die Zeilen-Auswahlsignale RADR werden dann vorteilhafterweise durch den Zeilen-Decoder RD zwischengespeichert, sodass die Übertragung der Spalten-Auswahlsignalen CADR erfolgen kann. Hierzu weisen die Zeilen-Decoder RD eine Vorrichtung zur Zwischenspeicherung, beispielsweise eine Latch-Schaltung o. ä. auf.
  • Zur Vermeidung von Kollisionen wird vorteilhafterweise ein Signal generiert, dass anzeigt, ob Zeilen- oder Spalten-Auswahlsignale über die Zeilen-Auswahlsignal-Leitung an den Decodern anliegen.

Claims (3)

  1. Halbleiterspeicher (1) vom wahlfreien Zugriffstyp, mit Speicherzellen, die in mindestens vier matrixförmigen Speicherzellenarrays (A1, ..., A4) eines Speicherfeldes (A) angeordnet sind, bei dem die Speicherzellen in adressierbaren Einheiten von Spaltenleitungen (BL) und Zeilenleitungen (WL) zusammengefaßt sind, wobei jeweils einem Speicherzellenarray (A1, ..., A4) ein Zeilen-Decoder (RD) zur Auswahl einer der Zeilenleitungen (WL) des Speicherzellenarrays und ein Spalten-Decoder (CD) zur Auswahl einer der Spaltenleitungen (BL) des Speicherzellenarrays zugeordnet ist, wobei die Zeilen-Decoder (RD) der mindestens vier Speicherzellenarrays (A1, ..., A4) zur Auswahl einer der Zeilenleitungen (WL) mit einer Zeilen-Auswahlsignal-Leitung (RL), welche zur Übertragung eines Zeilen-Auswahlsignals (RADR) vörgesehen ist, verbunden sind, – wobei jedes der Speicherzellenarrays (A1, ..., A4) je zwei Seiten aufweist, die einer Seite eines anderen der Speicherzellenarrays (A1, ..., A4) gegenüberliegen, – wobei die Zeilen-Auswahlsignal-Leitung (RL) sowie die Zeilen-Decoder (RD) zwischen jeweils gegenüberliegenden Seiten der Speicherzellenarrays (A1, ..., A4) angeordnet sind und – wobei die Spalten-Decoder (CD) am äußeren Randbereich der ihnen jeweils zugeordneten Speicherzellenarrays (A1, ..., A4) am Randbereich des Speicherfeldes (A) angeordnet sind dadurch gekennzeichnet, dass die Spalten-Decoder (CD) mit der zwischen den jeweils gegenüberliegenden Seiten der Speicherzellenarrays angeordneten Zeilen-Auswahlsignal-Leitung (RL) zur Übertragung eines Spalten-Auswahlsignals (CADR) verbunden sind.
  2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass die Zeilen-Decoder (CD) so ausgestaltet sind, dass das an sie über die Zeilen-Auswahlsignal-Leitung (RL) übertragene Zeilen-Auswahlsignal (RADR) in ihnen speicherbar ist.
  3. Verfahren zur Ansteuerung einer in einem Halbleiterspeicher (1) nach einem der Ansprüche 1 oder 2 angeordneten Speicherzelle, dadurch gekennzeichnet, dass sowohl das Zeilen-Auswahlsignal (RADR) zur Auswahl einer Zeilenleitung (WL) vermittels des eines der Speicherzellenarrays (A1, ..., A4) zugeordneten Zeilen-Decoders (RD) als auch das Spalten-Auswahlsignal (CADR) zur Auswahl einer Spaltenleitung (BL) vermittels des dieses Speicherzellenarrays zugeordneten Spalten-Decoders (CD) zeitlich zueinander versetzt über die Zeilen-Auswahlsignal-Leitung (RL) übertragen werden.
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