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DE68923505T2 - Halbleiterspeicheranordnung. - Google Patents

Halbleiterspeicheranordnung.

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DE68923505T2
DE68923505T2 DE68923505T DE68923505T DE68923505T2 DE 68923505 T2 DE68923505 T2 DE 68923505T2 DE 68923505 T DE68923505 T DE 68923505T DE 68923505 T DE68923505 T DE 68923505T DE 68923505 T2 DE68923505 T2 DE 68923505T2
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Toshiba Electronic Device Solutions Corp
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Description

  • Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, die mit einem Speicherzellenfeld versehen ist, welches aus zahlreichen Speicherzellen besteht, die in Matrixform angeordnet sind, vgl. IEE International Solid-State Circuit Conference, Band 27, Seiten 100-101, San Francisco, 22. - 24. Februar 1984, Taguchi et al.: "A Capacitance-Coupled Bit-Line Cell for Mb level DRAM's".
  • Der in diesem Dokument zum Stand der Technik beschriebene Speicher weist eine Matrix aus Speicherzellen auf, die durch Zeilen- und Spaltendekodierer ausgewählt werden, wobei der Zeilendekodierer die Zeilen steuert, und die Zellen in Blöcke unterteilt sind. Ein Block wird durch ein Signal von den Spaltendekodierer ausgewählt, also durch eine Spaltenadresse ausgewählt. Die Spalten innerhalb eines Blocks in der in diesen Dokument beschriebenen Schaltung werden dädurch ausgewählt, daß Übertragungsgates aktiviert werden, die an die Enden der Spalten angeschlossen sind. Zwei Paare gefalteter Bitleitungen, also zwei Spalten, bilden einen Block und teilen sich einen gemeinsamen Leseverstärker.
  • Während des Betriebs dieser Speichervorrichtung nach dem Stand der Technik wird eine von zwei Spalten selektiv mit einem einzelnen Leseverstärker verbunden, und der Ausgang des Leseverstärkers wird an einen gemeinsamen Datenbus über ein Übertragungsgate angeschlossen. Daher werden Daten auf den Datenbus von nur einer der beiden Spalten übertragen. Da ein Leseverstärker für zwei Spalten vorgesehen ist, muß die ausgesuchte Spalte unter den zwei Spalten zuerst mit den Leseverstärker verbunden werden, bevor der Leseverstärker aktiviert werden kann.
  • Zur Erleichterung des Verständnisses des Grundprinzips der vorliegenden Erfindung wird nachstehend kurz deren technischer Hintergrund erläutert.
    • TECHNISCHER HINTERGRUND DER ERFINDUNG
  • Fig. 3 zeigt einen Teil einer Halbleiterspeichervorrichtungsschaltung als technischen Hintergrund der vorliegenden Erfindung, nämlich eine Spalte eines CMOS DRAM mit seriellem Zugriff. In Fig. 3 sind eine Bitleitungs-Ausgleichsschaltung, eine Vorladeschaltung und dergleichen weggelassen,, und nur die Schaltungsabschnitte gezeigt, welche sich auf das Lesen und Übertragen der Daten beziehen. Jede Bitleitung eines Paars von Bitleitungen BLN und ist mit derselben Anzahl an Zellen verbunden. Eine VPL-Leitung stellt eine feste Elektrode eines Zellenkondensators dar. Das Bitleitungspaar BLN, wird auf ¹/&sub2; VCC vorgeladen. Wenn eine Wortleitung WL&sub1; oder WL&sub2; aktiviert wird, wird der Inhalt (die Daten) einer Zelle, der auf einer Leitung des Bitleitungspaars auftritt, mit einer Bezugsspannung ¹/&sub2; VCC auf der anderen Leitung des Bitleitungspaars verglichen, und durch einen Leseverstärker verstärkt. Bein Lesen der Daten wird eine Leitung zuerst gesperrt, und dann eine Leitung SAP aktiviert. Nachdem eine ausreichende Potentialdifferenz zwischen dem Bitleitungspaar BLN, erhalten wird, wird eine Leitung CSL einer ausgewählten Spalte aktiviert, um die Daten auf Datenleitungen DQ und zu übertragen. Auf diese Weise werden die Daten gelesen.
  • Wenn die Daten an serielle Datenregister übertragen und dort gespeichert werden sollen, wird ein gemeinsam für sämtliche Spalten vorgesehenes Übertragungsgate TRG aktiviert, um hierdurch die Daten an das Datenregister zu übertragen. In einem anderen Zyklus als dem Übertragungszyklus nimmt das Übertragungsgate TRG einen niedrigen Pegel an und ist geschlossen. In Reaktion auf ein externes Signal, welches die serielle Betriebsart festlegt, werden serielle Gates SSL aufeinanderfolgend aktiviert, um aufeinanderfolgend die Daten in den Datenregistern, die an die jeweiligen Spalten angeschlossen sind, zu übertragen und an serielle Eingabe/Ausgabeleitungen SI/O, auszugeben.
  • Wie voranstehend erläutert, ist bei diesem technischen Hintergrund ein serielles Register für jede Spalte vorgesehen, um einen seriellen Zugriff in der Spaltenrichtung durchz führen.
  • Je größer die Speicherkapazität wird, desto kleiner wird der Unterteilungsabstand zwischen den Spalten. Es ist daher schwierig, für jede Spalte einen seriellen Schaltungsabschnitt wie beispielsweise serielle Register vorzusehen. In diesem Zusammenhang tritt die Tendenz auf, daß die Zellenkapazität kleiner wird, wogegen die Rapazität des Bitleitungspaars BLN, groß wird, hauptsächlich infolge der Zufügung des seriellen Schaltungsabschnitts. Insbesondere wird der Unterteilungsabstand zwischen den Spalten groß, da er von dem seriellen Schaltungsabschnitt abhängt, beispielsweise seriellen Registern. Es ist daher unmöglich, ein Zellenfeld mit einem äußerst effizienten Muster zu erzielen. Darüber hinaus wird die auslesbare Menge an Zellendaten klein, und wird die Lesetoleranz wesentlich verschlechtert.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende. Erfindung wurde unter Berücksichtigung der voranstehend geschilderten Schwierigkeiten entwickelt, und es ist angestrebt, eine Halbleiterspeichervorrichtung zur Verfügung zu stellen, welche ein Zellenfeld mit kleinem Unterteilungsabstand zwischen den Spalten aufweisen kann, ohne irgendwelche Begrenzungen in bezug auf das Muster am seriellen Schaltungsabschnitt, und welche ein kleines Verhältnis der Bitleitungskapazität zur Zellenkapazität aufweist, und einen verbesserte Lesetoleranz.
  • Die vorliegende Erfindung stellt eine Halbleiterspeichervorrichtung mit den im Patentanspruch 1 angegebenen Merkmalen zur Verfügung.
  • Bevorzugte Ausführungsformen der Erfindung sind in den abhängigen Patentansprüchen 2 bis 6 aufgeführt.
    • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Fig. 1 ist ein Schaltbild, welches eine Ausführungsform einer Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt;
  • Fig. 2A und 2B sind schematische Darstellungen von Beispielen für ein Zellenfeld der in Fig. 1 gezeigten Speichervorrichtung;
  • Fig. 3 ist ein Schaltbild, welches eine Spalte einer Halbleiterspeichervorrichtung gemäß dem technischen Hintergrund zeigt;
  • Fig. 4 ist eine schematische Darstellung eines Beispiels für ein Zellenfeld bei dem technischen Hintergrund;
  • Fig. 5 ist eine schematische Darstellung eines Beispiels für ein Zellenfeld mit vier unterteilten Spalten bei dem technischen Hintergrund;
  • Fig. 6 ist ein Schaltbild einer weiteren Ausführungsform einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung; und
  • Fig. 7 ist eine schematische Darstellung eines Zellenfeldes der in Fig. 6 gezeigten Speichervorrichtung.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Fig. 1 ist ein Schaltbild, welches eine Ausführungsform eines Teils (gebündelter Spalten) einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt. Die Bitleitungen BLN&sub1; und bilden ein Bitleitungspaar 10, und Bitleitungen BLN&sub2; und bilden ein Bitleitungspaar 20.
  • Jede der Bitleitungen BLN&sub1;, , BLN&sub2; und ist an dieselbe Anzahl an Speicherzellen über Transistoren angeschlossen. Eine VPL-Leitung ist eine feste Elektrode eines Zellenkondensators. Die Bitleitungen BLN&sub1;, , BLN&sub2; und werden auf ¹/&sub2; VCC vorgeladen. Wenn beispielsweise eine Wortleitung WL&sub1; aktiviert wird, um die Transistoren 11 und 21 einzuschalten, tauchen die Inhalte (Daten) der Zellen 22 auf den Bitleitungen BLN&sub1; und BLN&sub2; auf, so daß sich deren Potentiale ändern. Die Potentiale auf den Bitleitungen BLN&sub1; und BLN&sub2; werden jeweils mit einer Bezugsspannung ¹/&sub2; VCC auf den anderen Bitleitungen und verglichen, und durch Leseverstärker (LESEVERSTÄRKER) verstärkt. Beim Lesen der Daten wird zuerst eine Leitung gesperrt, und dann wird eine Leitung SAP aktiviert. Nachdem eine ausreichende Potentialdifferenz zwischen dem Bitleitungspaar BLN&sub1; und erhalten wird, sowie zwischen dem Bitleitungspaar BLN&sub2; und , wird eine Leitung (CSL&sub1; oder CSL&sub2;) einer ausgewählten Spalte aktiviert, um die Daten auf Datenleitungen DQ und zu übertragen. Auf diese Weise werden die Daten gelesen. Die voranstehenden Operationen sind im wesentlichen ebenso wie in einem Fall, in welchem eine Wortleitung WL&sub2; aktiviert wird. Die Bitleitungspaare 10 und 20 weisen ein unterschiedliches Zeilenadreßbit An auf. Auf die Leitungen CSL&sub1; und CSL&sub2; wird daher dadurch zugegriffen, daß das Spaltenadreßbit Am und das Zeilenadreßbit An dekodiert werden. Nach einer derartigen Dekodierung wird eine der Teilspalten 100 und 200 ausgewählt und mit den Datenleitungen DQ und verbunden, um die Daten auszulesen.
  • Wenn die Daten an einen seriellen Schaltungsabschnitt übertragen werden, so wird eine Übertragungsgateleitung TRG&sub1; oder TRG&sub2; eines Übertragungsgates (ÜBERTRAGUNGSGATE) aktiviert, entsprechend dem einen Spaltenadressenbit Am, um einen Transistor 15 oder 25 einzuschalten, um hierdurch die gelesenen Daten der Teilspalte 100 oder 200 an ein Datenregister (DATENREGISTER) zu übertragen und dort zu speichern. Die gespeicherten Daten werden in Reaktion auf ein externes Signal ausgegeben, welches eine serielle Betriebsart festlegt. In einzelnen werden, wie in Fig. 1 gezeigt ist, serielle Auswahlleitungen SSL&sub1; bis SSLn, die für jeden der Blöcke (gebündelte Spalten) vorgesehen sind, nacheinander aktiviert, um Transistoren 6, 6 von seriellen Gates (SERIELLES GATE) einzuschalten. Die Inhalte von Datenregistern für jeweilige, gebündelte Spalten werden aufeinanderfolgend übertragen und an serielle Eingabe/Ausgabeleitungen SI/O und ausgegeben.
  • Als nächstes wird die Zellenfeldschaltungsanordnung gemäß der vorliegenden Ausführungsform beschrieben und mit dem technischen Hintergrund verglichen. Fig. 4 zeigt schematisch ein Beispiel für ein Zellenfeld bei dem technischen Hintergrund. Wortleitungen sind in zwei Gruppen im Zentrum des Zellenfeldes unterteilt, angedeutet durch eine einfach gepunktete, gestrichelte Linie, wobei auf die Gruppen jeweils durch eine gleiche Adresse mit Ausnahme eines Zeilenadreßbits An zugegriffen wird. Es sind daher 2n Wortleitungen in eine Gruppe von Wortleitungen WL&sub1; ... Wlj ..., Wln und eine Gruppe von Wortleitungen Wln+1, ..., Wln+i ..., WL2n unterteilt, wobei auf jede Gruppe durch die gleiche Adresse mit Ausnahme eines Zeilenadreßbits An zugegriffen wird.
  • Fig. 2A zeigt ein Beispiel für ein Zellenfeld des Halbleiterspeichers gemäß der vorliegenden Erfindung. Das Verhältnis der Vertikalseite zur Horizontalseite des in Fig. 2A gezeigten Feldes ist etwa viermal so groß wie jenes des in Fig. 4 gezeigten Feldes. Das in Fig. 2B gezeigte Zellenfeld weist ein ähnliches Verhältnis auf wie bei den technischen Hintergrund. Dieses Feld wird dadurch erhalten, daß das Zellenfeld in einen oberen Teil und einen unteren Teil in bezug auf die Mitte des Feldes unterteilt wird, angedeutet durch eine einfach gepunktete, gestrichelte Linie in Fig. 2A, und diese Teile Seite an Seite angeordnet werden, wie in Fig. 2B gezeigt. Bei diesem Zellenfeld ist es nicht erforderlich, das Layout des Speicherchips nach den technischen Hintergrund in großem Ausmaß zu ändern.
  • Ein Abschnitt eines Schaltbildes einer zweiten Ausführungsform einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung ist in Fig. 6 gezeigt. Das Zellenfeld der Speichervorrichtung ist schematisch in Fig.7 dargestellt. Bei dieser Ausführungsform sind vier Teilspalten an einen seriellen Schaltungsabschnitt angeschlossen. Durch diese Anordnung wird die Kapazität jeder Bitleitung ein Viertel der Kapazität beim technischen Hintergrund, und das Muster am seriellen Schaltungsabschnitt kann mit einem Unterteilungsabstand ausgelegt werden, der viermal so groß ist wie beim technischen Hintergrund. Fig. 5 zeigt ein Beispiel für eine Zellenfeld, welches beim technischen Hintergrund in vier Gruppen unterteilt ist. In Fig. 5 sind Wortleitungen in vier Gruppen unterteilt, die jeweils durch zwei Zeilenadressenbits Am und An unterschieden werden. In Fig. 6 gezeigte Leitungen CSL&sub1; bis CSL&sub4; erhalten einen Zugriff durch Dekodieren eines Spaltenadressenbits und der Zeilenadressenbits Am und An. Übertragungsgateleitungen TRG&sub1; bis TRG&sub4; werden entsprechend den Zeilenadreßbits An und den Spaltenadreßbits Am betätigt. Fig. 7 zeigt ein Zellenfeld ähnlich wie in Fig. 2B, wobei vier Spalten Seite an Seite angeordnet sind. Auf entsprechende Weise kann allgemein ein Zellenfeld erhalten werden, welches 2n-fach unterteilt ist.
  • Wie bislang beschrieben, sind Bitzellen, die für eine Spalte beim technischen Hintergrund vorgesehen sind, in 2n Zellengruppen unterteilt, und jede Gruppe ist an ein unterschiedliches Bitleitungspaar angeschlossen, und jeweils mit einem Leseverstärker verbunden. Die Kapazität jeder Bitleitung ist daher um 1/2n verringert, verglichen mit dem technischen Hintergrund, wodurch die Lesetoleranz verbessert wird. Durch Bündein einer Anzahl von Bitleitungspaaren kann darüber hinaus. der serielle Schaltungsabschnitt, wie beispielsweise Datenregister, ein Muster mit einem Unterteilungsabstand aufweisen, der 2n-fach so groß ist wie beim technischen Hintergrund. Der Teilungsabstand zwischen Spalten wird nicht auf der Grundlage des seriellen Schaltungsabschnitts festgelegt, so daß eine optimale Zellengröße ausgewählt werden kann. Darüber hinaus ist es möglich, ein gewünschtes Zellen-Layout zu erhalten, ohne das Chip-Layout gemäß dem technischen Hintergrund zu ändern, also ohne Änderung des Verhältnisses der Vertikalseite zur Horizontalseite des Chips.

Claims (6)

1. Halbleiterspeichervorrichtung mit dynamischem Adressenmultiplex, mit:
einen Speicherzellenfeld, welches aus zahlreichen Speicherzellen (12, 22 ...., N2) besteht, die matrixförmig angeordnet sind, wobei jede einzelne Speicherzelle auf der Grundlage einer Zeilenadresse (An) und einer Spaltenadresse (Am) auswählbar ist, und ein Block (30) durch die Speicherzellen ausgebildet wird, die in jeweils n Speicherzellenspalten (100, 200) angeordnet sind, wobei n eine positive ganze Zahl größer als 2 ist, um so auf der Grundlage einer Spaltenadresse (Am) ausgewählt werden zu können;
zahlreichen Leseverstärkern (LESEVERSTÄRKER), die jeweils für jede Speicherzellenspalte (100, 200) vorgesehen sind, um Daten, die aus der ausgewählten Speicherzelle gelesen werden, zu lesen und verstärkt an eine Bitleitung (BLN, ) zu übergeben;
einem ersten Datenbus (DQ, ), der an einen Ausgang jedes der Leseverstärker jeweils über eine erste Gatevorrichtung (I/O-GATE) angeschlossen ist, um Daten zwischen den Leseverstärkern und dem ersten Datenbus zu übertragen, wobei Daten von irgendeinem der Leseverstärker an den ersten Datenbus übertragen werden, wenn eine der ersten Gatevorrichtungen eingeschaltet wird, nachdem die Leseverstärker aktiviert wurden;
zahlreichen Datenregistern (DATENREGISTER), die jeweils für jeden Block vorgesehen sind; und
einem zweiten Datenbus (SI/O, ), der an den Ausgang jedes der Datenregister jeweils über eines der seriellen Gates (SERIELLES GATE) angeschlossen ist, wobei Daten in den Datenregistern seriell an den zweiten Datenbus übertragen werden, wenn die seriellen Gates (SERIELLES GATE) aufeinanderfolgend eingeschaltet werden;
dadurch gekennzeichnet, daß
Ausgänge der Leseverstärker, die zu jedem der Blöcke gehören, an einen Eingang jedes der Datenregister über jede von zweiten Gate-Vorrichtungen (ÜBERTRAGUNGSGATE) angeschlossen sind, wobei Daten jedes der Leseverstärker, die zu jedem der Blöcke gehören, an jedes der Datenregister übertragen werden, wenn die zweite Gate-Vorrichtung eingeschaltet wird, und die erste Gate-Vorrichtung (I/O-GATE) und die zweite Gate- Vorrichtung (ÜBERTRAGUNGSGATE) unabhängig voneinander aktiviert werden.
2. Halbleiterspeichervorrichtung nach Anspruch 1, bei welcher sämtliche Blöcke (30) in der Zeilenrichtung angeordnet sind.
3. Halbleiterspeichervorrichtung nach Anspruch 1, bei welcher Einheiten aus einem n-tel der Gesamtanzahl mehrerer Blöcke in der Zeilenrichtung zur Ausbildung einer Blockgruppe angeordnet sind, und die n Einheiten von Blockgruppen aufeinanderfolgend in der Spaltenrichtung angeordnet sind.
4. Halbleiterspeichervorrichtung nach Anspruch 1, bei welcher die erste und die zweite Gate-Vorrichtung entsprechend der Zeilenadresse aktiviert werden.
5. Halbleiterspeichervorrichtung nach Anspruch 4, bei welcher sämtliche Blöcke in der Zeilenrichtung angeordnet sind.
6. Halbleiterspeichervorrichtung nach Anspruch 4, bei welcher Einheiten aus einem n-tel der Gesamtanzahl mehrerer Blöcke in der Zeilenrichtung zur Ausbildung einer Blockgruppe angeordnet sind, und die n Einheiten von Blockgruppen aufeinanderfolgend in der Spaltenrichtung angeordnet sind.
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