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DE3783666T2 - Halbleiterspeicheranordnung. - Google Patents

Halbleiterspeicheranordnung.

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DE3783666T2
DE3783666T2 DE8787305336T DE3783666T DE3783666T2 DE 3783666 T2 DE3783666 T2 DE 3783666T2 DE 8787305336 T DE8787305336 T DE 8787305336T DE 3783666 T DE3783666 T DE 3783666T DE 3783666 T2 DE3783666 T2 DE 3783666T2
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DE
Germany
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channel
column
semiconductor memory
row
cell array
Prior art date
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DE8787305336T
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Takashi Horii
Yoshihiro Takemae
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of DE3783666T2 publication Critical patent/DE3783666T2/de
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Description

  • Die vorliegende Erfindung betrifft eine Halbleiterspeicheranordnung. Die Anordnung gemäß der vorliegenden Erfindung wird in dem Fall verwendet, wo ein gleichzeitiger Zugriff durch zwei Sätze von Zeilen/Spalten-Adressen und eine Übertragung von gespeicherten Daten zwischen einem Paar Zellenmatrix-Einheiten ausgeführt werden.
  • Die heutigen Halbleiterspeicheranordnungen haben eine riesige Kapazität und werden jetzt auf vielen Gebieten verwendet.
  • Im allgemeinen besteht eine Halbleiterspeicheranordnung aus von einer Mehrzahl von Wortleitungen und Bitleitungen, von einem Zeilendecodierer und einem Spaltendecodierer, von denen beide Wortleitungen und Bitleitungen auswählen, und von einem Datenbus (Input/Output-Kanal). Das heißt, daß eine Eine-Zellenmatrix-zu-Einem-Input/Output- Kanal-Struktur angenommen wird.
  • Eine andere Modifikation ist, daß ein Schieberegister parallel mit zum Beispiel einer Zellenmatrix als DRAM (dynamischer Speicher mit wahlweisem Zugriff) angeordnet ist. In dieser Speicheranordnung werden Daten parallel zwischen der Zellenmatrix und einem Schieberegister übertragen, eine Einheit von n Bitdaten wird eingegeben oder ausgegeben an einem Input/Output-Kanal durch das Schieberegister, wo die Anzahl der Speicherzellen, welche zu einer Wortleitung gehören, N ist. Andererseits wird eine Einheit von einem Bitdatum an einem Input/Output-Kanal an der Seite einer DRAM-Zellenmatrix eingegeben oder ausgegeben.
  • Eine weitere Modifikation ist, daß zwei zentrale Prozessoreinheiten vorgesehen werden, welche einen gemeinsamen RAM besitzen. In diesem Fall sollte auf den RAM gleichzeitig und unabhängig von den zwei Input/Output- Kanälen zugegeriffen werden können. Ein derartiger Zweikanal-RAM wird unter Verwendung einer statischen Speicheranordnung mit wahlweisem Zugriff (SRAM) realisiert. Das heißt, daß dieser Zweikanal-Typ RAM mit zwei Sätzen Wortleitungen und Bitleitungen auf zweifache Weise, bezogen auf eine SRAM-Zellenmatrix, versehen wird, und ein Wortdecodierer und ein Spaltendecodierer werden bei jedem Satz vorgesehen, wodurch ein gleichzeitiger und unabhängiger Speicherzugriff ermöglicht wird. Ein derartiger Zweikanal- RAM ist zum Beispiel aus der EP-A-0 180 467 bekannt.
  • Es ist jedoch schwierig, für einen Zweikanal-Typ eines RAM eine Zellenmatrix mit zweifachen Wortleitungen, Bitleitungen, einem Wortdecodierer, einem Spaltendecodierer und Ähnlichem vorzusehen. Andererseits ist im Speicher eines Zellenmatrix-plus-Schieberegister-Typs eines DRAM ein Zugriff von der Seite des Schieberegisters zusammengesetzt aus einer Einheit von Worten und ist nicht zusammengesetzt aus einer Biteinheit eines Speichers mit wahlweisem Zugriff.
  • Gemäß der vorliegenden Erfindung wird eine Zweikanal- Halbleiterspeicheranordnung vorgesehen, umfassend: -
  • eine Speicherzellenmatrix, aufgebaut aus einer Mehrzahl von Speicherzellenmatrix-Einheiten;
  • Übertragungsgatter, welche in Bitleitungen zwischen benachbarten Speicherzellenmatrix-Einheiten eingefügt sind;
  • ein erster und ein zweiter Spaltendecodierer, die beide mit einem Ende der Bitleitungen, in welche die Übertragungsgatter eingefügt sind, verbunden sind;
  • ein Zeilendecodierer, der mit Wortleitungen der Speicherzellenmatrix verbunden ist;
  • wobei der Zeilendecodierer eingerichtet ist, daß er funktionsmäßig in zwei Teile geteilt werden kann;
  • wobei ein erster Satz von Zeilen/Spalten-Adressen dem ersten Teil des Zeilendecodierers und dem ersten Spaltendecodierer zugeleitet werden, und wobei ein zweiter Satz von Zeilen/Spaltenadressen dem zweiten Teil des Zeilendecodierers und dem zweiten Spaltendecodierer zugeleitet werden;
  • wodurch gleichzeitige, getrennte Zugriffe auf die Speicherzellenmatrix durch die zwei Sätze von Zeilen/Spalten-Adressen ausgeführt werden.
  • Eine Ausführungform der vorliegenden Erfindung kann eine Halbleiterspeicheranordnung vorsehen, worin eine Zellenmatrix dynamisch durch Übertragungsgatter geteilt werden kann und die Anordnung gleichzeitige und unabhängige Zugriffe ausführen kann.
  • Beispielhaft wird auf die begleitenden Zeichnungen Bezug genommen, in denen: -
  • Fig. 1 eine Halbleiterspeicheranordnung des Standes der Technik zeigt;
  • Fig. 2 ein Blockdiagramm ist, welches eine Halbleiterspeicheranordnung für Vielfach-Zugriff gemäß der vorliegenden Erfindung zeigt;
  • Fig. 3 ein Blockdiagramm ist, welches eine Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 4 ein Schaltdiagramm ist, zum Erklären des Lesebetriebs einer Speicherzelle gemäß der vorliegenden Erfindung;
  • Fig. 5 ein Schaltdiagramm einer Schaltung für aktive Wiederherstellung in Fig. 4 ist; und,
  • Fig. 6 ein Wellendiagramm ist, zum Beschreiben der Operation von Fig. 4;
  • Fig. 7 ein Wellendiagramm ist, welches die Beziehung zwischen der Zeilenadresse und den Spaltenadressen zeigt;
  • Fig. 8 ein Blockdiagramm ist, welches die A und B Adresse, die Zeilen- und Spaltenadressenpuffer zeigt;
  • Fig. 9 eine Endverbindung zwischen willkürlichen Eingängen vs. Ausgängen ist;
  • Fig. 10 eine logische Tafel für die Auswahl von übertragungsgattern und Decodierern ist;
  • Fig. 11 ein Funktionsdiagramm ist, welches die Pufferoperation der Zellenmatrizen an beiden Enden zeigt; und
  • Fig. 12 ein Wellendiagramm ist, welches die Beziehung zwischen dem Übertragungssteuersignal und internen Signalen zeigt.
  • Vor der Beschreibung der bevorzugten Ausführungsformen wird eine Halbleiterspeicheranordnung des Standes der Technik zum Gebrauch für gleichzeitigen Zugriff mit Bezug auf Fig. 1 beschrieben.
  • Fig. 1 ist ein Blockdiagramm einer herkömmlichen Mehrfachzugriff-Halbleiterspeicheranordnung und umfaßt eine Zellenmatrix 10, einen Zeilendecodierer 12 und Spaltendecodierer 14 zum Auswählen einer Wortleitung und einer Bitleitung aus einer Mehrzahl von Wortleitungen WL und einer Mehrzahl von Bitleitungen BL und einen Datenbus 15 (Input/Output-Kanal), welcher mit dem Spaltendecodierer 14 verbunden ist. Dies baut eine Eine-Zellenmatrix-zu-Einem- Input/Output-Kanal-Struktur auf.
  • Fig. 2 ist ein Blockdiagramm, welches die vorliegende Erfindung zeigt.
  • Die Zellenmatrix ist in drei Einheiten a&sub0;, a&sub1; und a&sub2; geteilt, was oft angewendet wird, um die Zellenmatrix in eine Mehrzahl von Zellenmatrix-Einheiten zu teilen. Bitleitungen zwischen jedem Speicher zu den benachbarten Zellenmatrix-Einheiten bzw. den Zellenmatrix-Einheiten a&sub0;, a&sub1; und a&sub2; sind durch Übertragungsgatter TR&sub1; und TR&sub2; verbunden, und Wortleitungen jeder Zellenmatrix-Einheit a&sub0;, a&sub1;, a&sub2; sind alle mit einem Zeilendecodierer 12 verbunden. Beide Enden der Bitleitungen, die durch Übertragungsgatter verbunden sind, sind mit einem Paar Spaltendecodierern 14, 16 verbunden und mit Datenbussen DA und DB, die über diese Spaltendecodierer hinausstehen. Der Input/Output-Kanal ist daher aus den Datenbussen DA und DB zusammengesetzt.
  • Erstens, wenn eine Speicherzellenmatrix durch die Übertragungsgatter TR&sub1; und TR&sub2; dynamisch geteilt wird, wird die Speicherzelle aus zwei Speichern zusammengesetzt, auf welche gleichzeitig und unabhängig von zwei Stellen aus zugegriffen werden kann. Zum Beispiel, wenn das Übertragungsgatter TR&sub1; auf AUS geschaltet ist und das Übertragungsgatter TR&sub2; auf EIN geschaltet ist, wird ein Speicher durch eine Zellenmatrix-Einheit a&sub0;, einen Zeilendecodierer 12 und einen Spaltendecodierer 14 gebildet, und ein anderer Speicher wird durch die Zellenmatrix- Einheiten a&sub1; und a&sub2;, einen Zeilendecodierer 12 und einen Spaltendecodierer 16 gebildet. Auf diese zwei Speicher kann so gleichzeitig und unabhängig von sowohl einer Zeilenadresse RA und einer Spaltenadresse CA als auch von einer Zeilenadresse RB und einer Spaltenadresse CB zugegriffen werden. Darüberhinaus kann, da der Zeilendecodierer 12 dynamisch in zwei Teile geteilt ist, auf zwei Wortleitungen gleichzeitig und unabhängig als Reaktion auf die Zeilenadressen RA und RB zugegriffen werden.
  • Zweitens, wenn ein Übertragungsgatter TR&sub1; auf EIN geschaltet ist, und wenn ein Übertragungsgatter TR&sub2; auf AUS geschaltet ist, werden die Zellenmatrix-Einheiten a&sub0; und a&sub1; ein erster Speicher und eine Zellenmatrix a&sub2; wird ein zweiter Speicher, und so werden zwei Speicher realisiert.
  • Drittens, wenn beide Übertragungsgatter TR&sub1; und TR&sub2; auf AUS geschaltet sind, werden ein erster Speicher der Zellenmatrix-Einheit a&sub0; und ein zweiter Speicher der Zellenmatrix-Einheit a&sub2; realisiert, aber auf die Zellenmatrix a&sub1; kann nicht direkt zugegriffen werden.
  • Wenn eine selektive Zelle im Bereich von beiden Zellenmatrix-Einheiten a&sub0; und a&sub1; existiert, kann die oben erwähnte erste Speicherart angenommen werden, und wenn eine selektive Zelle im Bereich von beiden Zellenmatrix-Einheiten und existiert, kann die oben erwähnte dritte Speicherart angenommen werden. Dies gilt auch in den folgenden Fällen.
  • Wenn eine der selektiven Zellen im Bereich einer Zellenmatrix-Einheit existiert, muß die oben erwähnte erste oder zweite Speicherart angenommen werden. In diesem Fall gehen die Daten zum Lesen der Zelle in die folgende Zellenmatrix-Einheit durch ein Übertragungsgatter ein und werden vom Datenbus durch einen Spaltendecodierer ausgegeben. Jede Zellenmatrix-Einheit umfaßt einen jeweiligen Leseverstärker, welcher beginnt, nachfolgend zu arbeiten.
  • Es gibt viele Arten von Schaltanordnungen für den Leseverstärker und daher, zur Kürze, werden Wortleitungen, welche selektive Zellen für eine Zellenmatrix-Einheit a&sub1; umfassen, ausgewählt, und eine Potentialdifferenz wird jeder Bitleitung angelegt, basierend auf Daten von allen Speicherzellen, welche den Wortleitungen angehören, wobei der Leseverstärker der Zellenmatrix-Einheit auf diese Weise aktiviert wird, um die Potentialdifferenz zu steigern. Dann, wenn das Übertragungsgatter TR&sub2; (im Falle des ersten Speichers) oder das Übertragungsgatter TR&sub1; (im Falle des zweiten Speichers) auf EIN geschaltet ist, wird eine Potentialdifferenz den Bitleitungen einer Zellenmatrix- Einheit a&sub2; oder a&sub0; angelegt, wobei der Leseverstärker der Zellenmatrix-Einheit a&sub2; oder a&sub0; auf diese Weise aktiviert wird, um die Potentialdifferenz zu steigern. Wegen der stufenweisen Operation wird daher geschlossen, daß eine der Potentialdifferenzen, welche durch die Spaltenadresse CB oder CA über den Spaltendecodierer 16 oder 14 bestimmt wird, über den Datenbus DB oder DA ausgegeben wird.
  • Daher vergrößert sich die Auslesezeit etwas mehr bei der ersten Art oder bei der zweiten Speicherart. Aber ein Speicher mit einer großen Kapazität kann eine Bitleitungsteilung zur Verbesserung des sogenannten C-Verhältnisses ausführen, welches das Verhältnis der Kapazität pro Zelle vs. der Kapazität einer Wortleitung ist, und daher wird dieser Punkt unwichtig.
  • Die oben erwähnte dritte Speicherart kann mit der gleichen Sensibilität behandelt werden, als jene für welche zwei Speicher in einem Chip vorhanden sind. Eine Zugriffszeit ist die gleiche wie in einem herkömmlichen Speicher vom Typ Ein-Chip-eine-Zellenmatrix. Mit Bezug auf die dritte Speicherart kann darüberhinaus die Zwischenzellenmatrix, welche anders ist als die beiden Enden (in diesem Beispiel a&sub1;) als Puffer zum Datensichern oder als Stapelspeicher verwendet werden. Das heißt, ein Zugriff von einer CPU wird für die Zellenmatrix-Einheiten a&sub0; oder a&sub2; an beiden Enden ausgeführt. Wenn ein vorübergehender Stopp im Aufrufen von Daten bei der Zellenmatrix-Einheit a&sub0; (D&sub0;) erforderlich ist und andere Daten als D&sub0;, das heißt D&sub3;, verarbeitet werden, wird eine derartige Verwendung ermöglicht durch Übertragen der Daten D&sub0; in der Zellenmatrix a&sub0; zur Zellenmatrix-Einheit a&sub1; und Laden der Daten D&sub3; in die Zellenmatrix-Einheit a&sub0;. Dann, wenn die Daten D&sub0; wieder verarbeitet werden sollen, werden die Daten D&sub3; ausgelagert, und dann werden die Daten von der Zellenmatrix-Einheit a&sub1; zur Zellenmatrix-Einheit a&sub0; übertragen.
  • Um Daten in der Zellenmatrix-Einheit a&sub0; zur Zellenmatrix-Einheit a&sub1; zu übertragen, wird der folgende Operationsablauf durchgeführt, das heißt:
  • das Potential an den Wortleitungen der Zellenmatrix- Einheit a&sub0; wird erhöht;
  • die Potentialdifferenz wird allen Bitleitungen durch die in der Speicherzelle gespeicherten Daten angelegt, welche den oben erwähnten Wortleitungen angehört;
  • der Leseverstärker wird betrieben, um die oben erwähnte Potentialdifferenz zu vergrößern;
  • das Übertragungsgatter TR&sub1; wird auf EIN geschaltet, um die Potentialdifferenz an alle Bitleitungen in der Zellenmatrix-Einheit a&sub1; zu übergeben;
  • das Potential der Wortleitungen in der Zellenmatrix- Einheit a&sub1; wird erhöht; und,
  • die Daten der oben erwähnten Speicherzelle werden an alle Speicherzelleneinheiten übertragen, welche den Wortleitungen angehören.
  • Diese aufeinanderfolgenden Operationen sind für alle Wortleitungen in den Zellenmatrix-Einheiten a&sub0; und a&sub1; vorteilhaft, da das Verarbeiten in einem Speicherchip ausgeführt werden kann und es nicht notwendig ist, ein Verarbeiten derart durchzuführen, daß die Daten einmal extern ausgelesen werden und dann in eine Zellenmatrix- Einheit a&sub1; geschrieben werden.
  • Da der in Fig. 2 gezeigte Speicher als zwei Speicher verwendet werden kann, das heißt, dynamisch geteilt in zwei Speicher, und die Zellenmatrix, welche nicht der Zugriffsgegenstand ist, als ein Stapelspeicher verwendet werden kann, kann eine äußerst vielseitige Verwendung erwartet werden.
  • Fig. 3 ist ein Blockdiagramm, welches eine Ausführungsform der vorliegenden Erfindung zeigt.
  • Fig. 3 zeigte eine Ausführungsform, in der eine Zellenmatrix in acht Zellenmatrix-Einheiten geteilt ist. Übertragungsgatter TR&sub1; bis TR&sub7; sind zwischen jede Zellenmatrix-Einheit geschaltet und - basierend auf den EIN oder AUS dieser Transfergatter - werden die mannigfaltigen zwei Teilungen erhalten, d.h.
  • Diese Kombination von Sätzen von Zellenmatrix-Einheiten könnte an die oben erwähnten dritten Speicherart angewendet werden mit dem Effekt, daß die Zellenmatrix-Einheiten a&sub0; und a&sub7; die Zugriffsobjekte und die Zellenmatrix-Einheiten a&sub1; bis a&sub6; die Nicht-Zugriffsobjekte sind. In diesem Fall können die Zellenmatrix-Einheiten a&sub1;, a&sub2;, ... als Stapelspeicher mit einer Verschachtelungstiefe 1, 2, ..., behandelt werden, und in einer derartigen Verwendung ist es möglich, daß die Reihenfolge der Sicherung für die neuesten Daten eine erste a&sub1; und eine zweite a&sub2;, ... ist.
  • In Fig. 3 sind φ&sub0; bis φ&sub7; aktivierte Taktgeber der Leseverstärker in jeder Zellenmatrix-Einheit, RA&sub0; bis RAx sind Reihenadressen der Zellenmatrix-Einheiten an der linken Seite, RB&sub0; bis RBx sind Zeilenadressen von Zellenmatrix- Einheiten an der rechten Seite, CA&sub0; bis CAy sind Spaltenadressen der Zellenmatrix-Einheiten an der linken Seite und CB&sub0; bis CBy an der rechten Seite.
  • Eine der selektiven Zellen existiert in der Zellenmatrix-Einheit a&sub1;. Fig. 4 zeigt den Durchgang, wenn die selektive Zelle an der linken Seite gelesen wird, und Fig. 6 zeigt die Wellenform jedes Teils. Die Speicherzelle MCa, welche an der Kreuzung mit den Bitleitungen BLn und den Wortleitungen Wm existiert, ist die oben erwähnte selektive Zelle. Die selektive Zelle wird vor dem Lesen vorgeladen, weil beabsichtigt ist, daß die Übertragungsgatter TR&sub1; bis TR&sub7; auf EIN geschaltet sind, und ein Rückstellsignal R liegt auf hohem (H) Potentialpegel, um die selektive Zelle vorzuladen. Wenn das Rückstellsignal R auf einem H Potentialpegel liegt, sind die Transistoren Q&sub1; und Q&sub2; auf EIN geschaltet, um die Bitleitungen BLn und auf ein Potential VCC/2 zu laden.
  • Bevor ein Rückstellsignal gelesen wird, liegt R an einem niedrigen (L) Potentialpegel, und die Übertragungsgatter TR&sub1; bis TR&sub7; sind auf AUS geschaltet, dann liegt eine Wortzeile Wm am Potentialpegel H. Dann stellt eine Speicherzelle MCa einen Potentialwechsel zur Verfügung. Das heißt, da ein Kondensator C&sub2; in der Speicherzelle MCa auf eine Potential VCC oder VSS geladen wird, wird eine Bitleitung BLn auf die Spannung VCC gehoben und bei der Spannung VSS wird das Potential der Bitleitung reduziert, wodurch eine Potentialdifferenz zwischen dem Potential der Bitleitungen BLn und vorhanden ist.
  • Dann wird ein Taktgeber φ&sub1; erhöht, um den Leseverstärker SA&sub1; zu aktivieren, und die oben beschriebene Potentialdifferenz zwischen BLn und wird vergrößert. Dann, wenn das Übertragungsgatter TR&sub1; auf EIN geschaltet ist, erscheint eine Potentialdifferenz zwischen den Bitleitungen BLm und der Zählmatrixeinheit a&sub0;. Weiters wird das Potential eines Taktgebers φ&sub0; erhöht, um den Leseverstärker SA&sub0; zu aktivieren, und die Potentialdifferenz wird vergrößert. Danach wird eine Schaltung zum aktiven Wiederherstellen betrieben, um die Bitleitungen BLm oder an der Seite H auf die Spannung VCC zu ziehen.
  • Die Bitleitungen an der Seite L werden durch die Leseverstärker SA&sub0; und SA&sub1; auf die Spannung VSS heruntergezogen. Als Ergebnis wird die Potentialdifferenz VCC (im allgemeinen VSS = 0 V) an die Bitleitungen BLm und angelegt, und bei dieser Stufe schaltet die ausgegebene CA eines Spaltendecodierers das Spaltengatter CGA auf EIN, und dadurch werden die Bitleitungen BLm und mit den Datenbussen DA und verbunden.
  • Mit Bezug auf den Speicher können die Zeilenadresse und die Spaltenadresse, welche auf die linke Zellenmatrix und auf die rechte Zellenmatrix zugreifen, durch jede getrennte terminale Steckverbindung eingegeben werden, oder eine gemeinsame terminale Steckverbindung kann nach einem Zeit-Teil-System verwendet werden. Zum Beispiel können die getrennten Eingänge RA0 bis RAx und RB0 bis RBx des Zeilendecodierers 12 und die getrennten Eingänge CA0 bis CAy und CB0 bis CBy der Spaltendecodierer 14, 16 in der Reihe der oben beschriebenen Reihenfolge eingegeben werden, und diese Eingänge können zu jeder terminalen Steckverbingung genommen werden. Die Zeilenadresse umfaßt die selektiven Bits für Blöcke (das heißt, die Zellenmatrix-Einheiten a&sub0;, a&sub1;, ...). In diesem Fall, da die Blockanzahl acht ist, wie in Fig. 3 gezeigt, werden die höher gereihten drei Bits der Zeilenadresse für eine Blockauswahl verwendet, und die restlichen Bits werden für eine Auswahl der Wortleitungen im Block verwendet.
  • Ob Daten zur linken Seite oder zur rechten Seite gelesen werden, hängt von der relativen Stelle der zwei Speicherzellen ab, auf die gleichzeitig zugegriffen wird. Wenn zum Beispiel eine Speicherzelle MC&sub1; im Bereich der Zellenmatrix-Einheit a&sub0; liegt, und eine Speicherzelle MC&sub2; ist im Bereich der Zellenmatrix-Einheit a&sub1;, kann die Speicherzelle MC&sub1; zur linken Seite und die Speicherzelle MC&sub2; zur rechten Seite gelesen werden. Weiters, wenn die Speicherzelle MC&sub1; im Bereich der Zellenmatrix-Einheit a&sub2; ist, und die Speicherzelle MC&sub2; ist im Bereich der Zellenmatrix-Einheit a&sub1;, kann die Speicherzelle MC&sub1; zur rechten Seite und die Speicherzelle MC&sub2; zur linken Seite gelesen werden. Das heißt, wo die höher gereihten drei Bits der Zeilenadresse in den zwei selektiven Zellen ROW1 und ROW2 sind und die Spaltenadressen COL1 und COL2 sind, falls ROW1 < ROW2, dann ist CA = COL1, CB = COL2; falls ROW1 > ROW2 ist, dann ist CA = COL2, CB = COL2.
  • Zur gleichen Zeit kann auf die Speicherzellen der gleichen Zellenmatrix zugegriffen werden. In diesem Fall, wenn die Priorität früher bestimmt wird, und wenn ROW1 = ROW2, dann ist CA = COL1 oder ähnliches. In diesem Speicher ist eine Steuerschaltung vorgesehen (in der Figur nicht gezeigt), welche eine EIN-AUS-Steuerung für jedes Übertragungsgatter gemäß der oben beschriebenen Leserichtung zur linken oder zur rechten Seite, die Verarbeitung gemäß der Priorität und die Eingabeadresse oder ähnliches ausführt.
  • Fig. 5 ist eine Schaltung für aktive Wiederherstellung, wie in Fig. 4 gezeigt. Wie sich das Potential &phi;R erhöht, wird nur die Bitleitungsseite an der Seite des hohen Potentialpegels zwischen den Knoten N&sub1; und N&sub2; durch eine Kapazitätskupplung auf einen Potentialpegel erhöht, welcher höher ist als die Spannung VCC. Wenn der Transistor Q&sub1; oder Q&sub2; voll auf EIN gestellt ist, wird der Potentialpegel VCC der Bitleitung an der Seite des hohen Potentialpegels von der VCC-Leitung zugeführt. Die Wellenformen der Potentiale &phi;R und werden in Fig. 6 gezeigt.
  • Bezugnehmend auf Fig. 3 bis 5 werden die Wellenformen der TR&sub1; bis TR&sub7;, des R (Rückstellsignal), der Wm (Wortleitung), des &phi;&sub0; und &phi;&sub1; (Taktgebersignal), des &phi;R und (Potential der Schaltung für die aktive Wiederherstellung) und des CA (Auswahlsignal für die Spaltenadresse) verglichen, wie in Fig. 6 gezeigt.
  • Fig. 7 ist ein Wellenformdiagramm einer Entscheidungsoperationen gemäß der vorliegenden Erfindung. Fig. 7 zeigt die Wellenform beim Lesen in der Speicherzelle. Die gleiche Wellenform wird beim Schreiben in der Speicherzelle erhalten. In der Figur ist RAS eine A-Kanal-Zeilenadresse, CASA eine A-Kanal Spaltenadresse, CASB eine B-Kanal- Spaltenadresse, RA eine A-Kanal Zeilenadresse, RB eine B-Kanal Zeilenadresse, CA eine A-Kanal Spaltenadresse, CB eine B-Kanal Spaltenadresse. Ein A-Kanal-Output DOUTA wird vom Variationspunkt vom Pegel H zum Pegel L nach einer Zugriffszeit des A-Kanals ausgegeben, und ein B-Kanal Output DOUTB vom Variationspunkt wird vom Pegel H zum Pegel L nach einer Zugriffszeit des B-Kanals ausgegeben. Das Entscheidungssignal A/ liefert einen Pegel H im Fall einer A-Kanal-Priorität und einen Pegel L im Fall einer B-Kanal-Priorität. Mittels des Entscheidungssignals wird die Lösung des Wettbewerbs zwischen den Zeilen- und Säulenadressen des A-Kanals und des B-Kanals erhalten.
  • Fig. 8 ist ein Blockdiagramm einer alternativen Ausführungsform der vorliegenden Erfindung. In der Figur sind AA&sub0; bis AAm A-Kanal-Eingangsadressen, BA&sub0; bis BAm B-Kanal-Eingangsadressen, Ar&sub0; bis Arm sind A-Kanal-Zeilen- Halteadressen, Br&sub0; bis Brm B-Kanal-Zeilen-Halteadressen, Ac&sub0; bis Acm A-Kanal-Spalten-Halteadressen, Bc&sub0; bis Bcm B-Kanal- Spalten-Halteadressen, TR&sub1; bis TR&sub3; Übertragungsgattersteuersignale bzw. SEL&sub0; bis SEL&sub3; Decodiersteuersignale. Falls der Decodierer des A-Kanals aktiv ist, wird ein Pegel H angeboten, und wenn der Decodierer des B-Kanals aktiv ist, wird ein Pegel L angeboten, wie bei DOUTA und DOUTB in Fig. 7 gezeigt.
  • Fig. 9 ist ein schematisches Diagramm einer terminalen Verbindung für das Entscheidungssignal.
  • Wie in Fig. 8 gezeigt, wird in einer alternativen Ausführungsform die Speicherzelle in vier Zellenmatrixeinheiten geteilt. In diesem Fall wird die Auswahl der Matrixeinheiten mit Hilfe von 2 Bits in der Zeilenadresse ausgeführt. In Fig. 9 sind die Eingänge aus A/ , Arm-1, Arm, Brm-1 und Brm zusammengesetzt. Die Ausgänge sind TR&sub1; bis TR&sub3;, SEL&sub0; bis SEL&sub3; und das BESETZT-Signal. Daher wird die Beziehung zwischen den Übertragungsgattern TR&sub1; bis TR&sub3; und den Decodierer-Auswahlsignalen SEL&sub0; bis SEL&sub3; durch eine logische Tafel in Fig. 10 bestimmt. Wenn die Entscheidung A/ = H werden rm und rm-1 durch die höher gereihten 2 Bits in der A-Kanal-Zeilenadresse bestimmt, und wenn die Entscheidung A/ = L, werden rm und rm-1 durch die hochgereihten 2 Bits in den B-Kanal-Zeilenadressen bestimmt.
  • Mit Bezug auf die BESETZT-Steuerung, wenn die Entscheidung A/ = H und Arm, Arm-1 &ge; Brm-1, Brm, dann wird ein BESETZT-Signal ausgegeben. Wenn die Entscheidung A/ = L und Arm-1, Arm &le; Brm-1, Brm, dann wird ein BESETZT-Signal ausgegeben. In diesem Fall, wenn die Entscheidung A/ = H, wird dem A-Kanal die Priorität gegeben und wenn die Entscheidung A/ = L, wird dem B-Kanal die Priorität gegeben.
  • Fig. 11 ist ein schematisches Diagramm, welches noch eine weitere Ausführungsform der vorliegenden Erfindung zeigt. Mit Bezug auf den A-Kanal und den B-Kanal werden in Fig. 11 eine dem A-Kanal-Spaltendecodierer benachbarte Zellenmatrix-Einheit #1 und eine dem B-Kanal-Spaltendecodierer benachbarte Zellmatrix-Einheit #n als ein Puffer verwendet. Daten werden zwischen jeder Zellenmatrix-Einheit durch eine Zeileneinheit übertragen. In diesem Fall ist es nur eine Zellenmatrix-Einheit #1, auf deren Daten der A-Kanal direkt zugreifen kann, und es ist nur eine Zellenmatrix-Einheit #n auf deren Daten der B-Kanal direkt zugreifen kann. Auf die Daten zwischen der Matrix-Einheit #2 bis zur Matrix-Einheit #n-1 kann daher durch die Datenübertragung zwischen jeder Zellenmatrix-Einheit zugegriffen werden, nachdem die Übertragung zur Matrixeinheit #1 oder #n durchgeführt worden ist.
  • Der zweifache Zugriff ist der gleiche wie im früheren Beispiel und ist von der Art einer -Synchronisation. Im Fall der internen Übertragung, von der die Übertragung ausgeführt wird, wird das Verfahren wie folgt ausgeführt:
  • (a) Der Operationszustand der Anordnung wird durch das Übertragungssteuersignal bestimmt.
  • (b) die Adressen des Übertragungsurhebers und des Übertragungsobjektes, das heißt die selektiven Adressen der Matrixeinheit, werden mittels des Übertragungssteuersignals und einer RAS (Zeilenadresse) gehalten.
  • (c) Der Zeilendecodierer der Zellenmatrix im Übertragungsurheber durch die gleichen Verstärker in den Matrixeinheiten aktiviert um zu halten.
  • (d) Der Zeilendecodierer der Zellenmatrix im Übertragungsobjekt wird aktiviert.
  • (e) Das Übertragungsgatter TR1 wird auf EIN geschaltet.
  • (f) Das Datensignal wird durch einen Leseverstärker der Zellenmatrix-Einheit im Übertragungsobjekt verstärkt, und die Daten des Übertragungsobjektes werden zerstört und die Daten des Übertragungsurhebers werden gehalten.

Claims (8)

1. Zweikanal-Halbleiterspeicheranordnung umfassend: -
eine Speicherzellenmatrix, aufgebaut aus einer Mehrzahl von Speicherzellenmatrix-Einheiten (a&sub0;, a&sub1;, ...);
Übertragungsgatter (TR&sub1;, TR&sub2;, ...), welche in Bitleitungen zwischen benachbarten Speicherzellenmatrix- Einheiten eingefügt sind;
ein erster (14) und ein zweiter (16) Spaltendecodierer, die beide mit einem Ende der Bitleitungen, in welche die Übertragungsgatter eingefügt sind, verbunden sind;
ein Zeilendecodierer (12), der mit Wortleitungen der Speicherzellenmatrix verbunden ist;
wobei der Zeilendecodierer eingerichtet ist, daß er funktionsfähig in zwei Teile geteilt werden kann;
wobei ein erster Satz von Zeilen/Spalten-Adressen (RA, CA) dem ersten Teil des Zeilendecodierers und dem ersten Spaltendecodierer (14) zugeleitet werden, und wobei ein zweiter Satz von Zeilen/Spaltenadressen (RB, CB) dem zweiten Teil des Zeilendecodierers und dem zweiten Spaltendecodierer (16) zugeleitet werden;
wodurch gleichzeitige, getrennte Zugriffe auf die Speicherzellenmatrix durch die zwei Sätze von Zeilen/Spalten-Adressen ausgeführt werden.
2. Halbleiterspeicheranordnung wie in Anspruch 1 dargelegt, worin die Zellenmatrix in N (N = geradzahlig und größer als 3) Zellenmatrix-Einheiten geteilt und selektiv durch die Übertragungsgatter (TR&sub1;, TR&sub2;,...) untergliedert ist in zwei Sätze eines linksseitigen Teils und eines rechtsseitigen Teils, oder in drei Sätze eines linksendigen Teils, eines rechtsendigen Teils und eines Zwischenteils.
3. Halbleiterspeicheranordnung nach Anspruch 1 oder 2, worin die Zellenmatrix-Einheiten zu beiden Enden eingerichtet sind, um als ein Puffer zu arbeiten, und worin Daten zwischen allen Zellenmatrix-Einheiten (a&sub0;, a&sub1;, ...) basierend auf dem Zeilendecodierer (12) übertragen werden.
4. Halbleiterspeicheranordnung nach Anspruch 1, 2 oder 3, weiters umfassend: -
Erst-Kanal- und Zweit-Kanal-Zeilenadressenpuffer zum Eingeben von Erst-Kanal- bzw. Zweit-Kanal-Eingabeadressen; und
Erst-Kanal- und Zweit-Kanal-Spaltenadressenpuffer zum Liefern einer getrennten Spalten-Halteadresse;
worin Entscheidungsanschlüsse vorgesehen sind, mit denen, wenn der Erst-Kanal und der Zweit-Kanal auf dieselbe Speicherzellenmatrix-Einheit getrennt zugreifen,einem beliebigen der zwei Kanäle gestattet werden kann, gemäß der Priorität zu operieren.
5. Halbleiterspeicheranordnung nach Anspruch 4, worin ein BESETZT-Ausgangsanschluß vorgesehen ist und, wenn zwei Zugriffe auf dieselbe Matrix empfangen werden, ein BESETZT-Signal an einen der beiden Kanäle mit der geringeren Priorität ausgegeben wird.
6. Halbleiterspeicheranordnung nach irgendeinem vorhergehenden Anspruch, worin die zwei Kanäle einen Direktzugriff auf eine entsprechende nächste Matrixeinheit machen können und worin andere Matrixeinheiten als die nächsten Matrixeinheiten als ein Stapelspeicher verwendet werden können.
7. Halbleiterspeicheranordnung nach Anspruch 6, worin eine Datenübertragung ausgeführt werden kann zwischen den Zellenmatrix-Einheiten, auf welche direkt zugegriffen werden kann, und den Stapelspeicher-Zellenmatrix- Einheiten, nicht durch externes Zugreifen, sondern durch interne Steuerung der Anordnung.
8. Halbleiterspeicheranordnung nach Anspruch 6, worin eine Datenübertragung zusätzlich zu einer Refresh-Operation der Speicherzellenmatrix-Einheiten (a&sub0;, a&sub1;, ...) ausgeführt werden kann.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5014242A (en) * 1987-12-10 1991-05-07 Hitachi, Ltd. Semiconductor device for a ram disposed on chip so as to minimize distances of signal paths between the logic circuits and memory circuit
GB2216307B (en) * 1988-03-01 1992-08-26 Ardent Computer Corp Vector register file
US5257237A (en) * 1989-05-16 1993-10-26 International Business Machines Corporation SAM data selection on dual-ported DRAM devices
US4991142A (en) * 1989-07-20 1991-02-05 Samsung Semiconductor Inc. Dynamic random access memory with improved sensing and refreshing
KR920009059B1 (ko) * 1989-12-29 1992-10-13 삼성전자 주식회사 반도체 메모리 장치의 병렬 테스트 방법
US5023844A (en) * 1990-02-28 1991-06-11 Intel Corporation Six-way access ported RAM array cell
JPH04188489A (ja) * 1990-11-22 1992-07-07 Mitsubishi Electric Corp 記憶装置
KR940007640B1 (ko) * 1991-07-31 1994-08-22 삼성전자 주식회사 공통 입출력선을 가지는 데이타 전송회로
US5502683A (en) * 1993-04-20 1996-03-26 International Business Machines Corporation Dual ported memory with word line access control
JPH0729376A (ja) * 1993-07-14 1995-01-31 Ricoh Co Ltd 半導体メモリ装置及びデータ読み書き方法
JPH08180698A (ja) * 1994-12-22 1996-07-12 Toshiba Corp 半導体記憶装置
US5687132A (en) * 1995-10-26 1997-11-11 Cirrus Logic, Inc. Multiple-bank memory architecture and systems and methods using the same
US5844856A (en) * 1996-06-19 1998-12-01 Cirrus Logic, Inc. Dual port memories and systems and methods using the same
KR100427712B1 (ko) * 1996-12-31 2004-07-30 주식회사 하이닉스반도체 트윈컬럼디코더를갖는반도체메모리장치
KR100565008B1 (ko) * 2000-02-01 2006-03-30 주식회사유한양행 4-하이드라지노-3-사이클로부텐-1,2-다이온 유도체 및이들의 제조 방법
JP2005259321A (ja) * 2004-03-15 2005-09-22 Nec Electronics Corp フレキシブル・マルチエリア・メモリ及び該メモリを用いた電子機器
JP5743045B2 (ja) * 2008-07-16 2015-07-01 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及び半導体記憶装置におけるメモリアクセス方法
WO2020086379A1 (en) * 2018-10-23 2020-04-30 Etron Technology America, Inc. Superscalar memory ic, bus and system for use therein
US10740188B2 (en) 2018-12-07 2020-08-11 Winbond Electronics Corp. Volatile memory device and method for efficient bulk data movement, backup operation in the volatile memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3983544A (en) * 1975-08-25 1976-09-28 International Business Machines Corporation Split memory array sharing same sensing and bit decode circuitry
JPS58125293A (ja) * 1982-01-22 1983-07-26 Hitachi Ltd 半導体記憶装置
JPS59175090A (ja) * 1983-03-24 1984-10-03 Toshiba Corp 半導体記憶回路
JPS60696A (ja) * 1983-06-16 1985-01-05 Nippon Telegr & Teleph Corp <Ntt> 半導体メモリ
US4623990A (en) * 1984-10-31 1986-11-18 Advanced Micro Devices, Inc. Dual-port read/write RAM with single array
US4758993A (en) * 1984-11-19 1988-07-19 Fujitsu Limited Random access memory device formed on a semiconductor substrate having an array of memory cells divided into sub-arrays
US4758988A (en) * 1985-12-12 1988-07-19 Motorola, Inc. Dual array EEPROM for high endurance capability
US4742493A (en) * 1986-05-19 1988-05-03 Advanced Micro Devices, Inc. Multiple port memory array device including improved timing and associated method

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Publication number Publication date
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EP0251559B1 (de) 1993-01-20
DE3783666D1 (de) 1993-03-04
JPS63898A (ja) 1988-01-05
US4819209A (en) 1989-04-04
KR910004053B1 (ko) 1991-06-22

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