DE69428415T2

DE69428415T2 - Datenbusstruktur für beschleunigten Spaltenzugriff in einem RAM

Info

Publication number: DE69428415T2
Application number: DE69428415T
Authority: DE
Inventors: Allan Graham; Francis Larochelle
Original assignee: Mosaid Technologies Inc; Fujitsu Ltd
Current assignee: Mosaid Technologies Inc; Fujitsu Semiconductor Ltd
Priority date: 1993-12-10
Filing date: 1994-12-09
Publication date: 2002-06-20
Anticipated expiration: 2014-12-10
Also published as: JP4649619B2; JP2007257826A; EP0657891B1; KR950020729A; EP0657891A3; JPH07220475A; US5416743A; EP0657891A2; KR100202777B1; DE69428415D1

Description

GEBIET DER ERFINDUNG

Diese Erfindung betrifft Halbleiterspeicher und insbesondere ein Verfahren und eine Vorrichtung für einen beschleunigten Spaltenzugriff in dynamischen Direktzugriffsspeichern (DRAMs) und statischen Direktzugriffsspeichern (SRAMs).

HINTERGRUND ZUR ERFINDUNG

Die nachstehende Beschreibung betrifft DRAMs, obwohl die Erfindung ebenso gut auf SRAMs angewendet werden kann, und sollte als solche aufgefaßt werden.
DRAMs sind typischerweise aus orthogonal angeordneten Wortleitungen und Bitleitungen ausgebildet, wobei Ladungsspeicherzellen benachbart zu jedem Schnittpunkt über die Wortleitungen adressiert werden und mit den Bitleitungen verbunden sind. Jede Ladungsspeicherzelle speichert eine Ladung, die von einer Bitleitung empfangen wird, wenn sie adressiert wird, welche den Wert (0 oder 1) eines Bits bezeichnet. Bitleitungen befinden sich typischerweise in einer gut bekannten gedoppelten Form, wobei sie aus zwei Leitern bestehen, die einen Datenbus über einen Leseverstärker und Spaltenzugriffsbauelemente, wie z. B. Feldeffektschalter, die über einen Spaltendecodierer adressiert werden, koppeln.
Ein einschlägiger Schaltungsaufbau eines typischen DRAM des Standes der Technik ist in Fig. 1 dargestellt. Eine Ladungsspeicherzelle besteht aus einem Kondensator 1, der mit einem Feldeffekttransistor 2 (FET) zwischen einer Spannungsversorgung Vcp und einem Leiter einer gedoppelten Bitleitung 3 in Reihe geschaltet ist. Das Gate des FET ist mit einer Wortleitung 4 verbunden. Die Bitleitung ist mit einem Leseverstärker 5 verbunden. Jeder Ausgangsleiter des Leseverstärkers ist über einen FET 6 mit einem entsprechenden Leiter eines Datenbusses 8 verbunden. Die Gates der FETs 6 sind zusammen mit dem Ausgang eines Spaltendecodierers verbunden, der das Steuersignal Yi liefert, das ein decodiertes Spaltenadressensignal für diese Gates ist.
Die Leiter des Datenbusses 8 sind differentiell mit dem Eingang eines Leseverstärkers 9 und mit dem Ausgang eines Schreibverstärkers 10 verbunden. Eine Quelle für eine Vorladespannung Vcc/2 ist über FETs 11 mit entsprechenden Leitern des Datenbusses 8 verbunden. Die Leiter des Datenbusses 8 sind über den FET 12 miteinander verbunden. Die Gates der Transistoren 11 und 12 sind miteinander und mit einer Quelle für ein Vorladefreigabe-Steuersignal PRE verbunden. Ein Schreibfreigabesignal WMA wird zu einem Steuereingang des Schreibverstärkers geliefert und ein Lesefreigabesignal RMA wird zu einem Steuereingang des Leseverstärkers geliefert.
Im Betrieb wird mit Bezug auf die in Fig. 2A dargestellten Signalwellenformen ein Vorladefreigabesignal PRE an die FETs 11 und 12 angelegt, was bewirkt, daß der Datenbus auf Vcc/2 vorgeladen wird. Wie durch die Wellenform PRE gezeigt, schaltet der Vorladefreigabeimpuls auf einen niedrigen Logikpegel, und während dieses Intervalls wird das decodierte Spaltenadressensignal Yi an die FETs 6 angelegt. Folglich läuft die auf den Bitleitungen gespeicherte Ladung, die aus dem Lesen von in einer Speicherzelle 1 gespeicherter Ladung durch den Leseverstärker resultiert, durch die FETs 6 und wird differentiell an die Leiter des Datenbusses 8 angelegt. Die resultierende Spannung auf den Datenbusleitern ist im Wellenformdiagramm DB/DB* gezeigt, welches in Sägezahnform vorliegt, die sich daraus ergibt, daß sich die Kapazität des Datenbusses in einer schlechteren als idealen Weise auflädt, d. h. zum Aufladen signifikante Zeit braucht.
Nach einer vorbestimmten Zeit wird das Lesen durch den Leseverstärker 9 mit dem Anlegen eines Leseimpulses freigegeben, wie in der Wellenform Freigabe RMA dargestellt, welcher über ein Intervall andauert, das vor dem Beginn des nächsten Zyklus endet, wenn die Datenbusspannung sinkt, und die nächste Vorladung beginnt.
Mit Bezug auf Fig. 2B geschieht ein Schreibzyklus mit dem Sperren der Transistoren 11 und 12, wobei die Vorladung PRE auf einem niedrigen Logikpegel liegt. Während dieses Intervalls wird der Schreibverstärker 10 durch das Steuersignal Freigabe WMA freigegeben, was bewirkt, daß die Spannung mit vollem Logikpegel differentiell an den Datenbus 8 angelegt wird. Die Datenbusspannung steigt aufgrund der größeren Ansteuerfähigkeit des Schreibverstärkers schneller an als im früheren Fall, wie durch die Wellenform DB/DB* gezeigt. Nach einer vorbestimmten Anstiegszeit und Zeit, bis die Spannung auf dem Datenbus stabil wird, wird ein decodiertes Spaltenadressensignal Yi an die Transistoren 6 angelegt, was bewirkt, daß der Logikpegel gelesen und zu jenen Ladungsspeicherzellen weitergeleitet wird, die über eine entsprechende Wortleitung adressiert wurden.
Es war ein Ziel, die Operationsgeschwindigkeit von DRAMs zu erhöhen, um Bitbündel- Überiragungsgeschwindigkeiten, die mindestens so hoch sind wie 100 MHz, unterzubringen, und auch die Geschwindigkeit von SRAMs zu erhöhen. Normale Datenbusstrukturen, wie z. B. die vorstehend beschriebene, können aufgrund des Bedarfs, die zu den langen Datenbusleitern gehörende Kapazität aufzuladen, nicht leicht mit Zyklen von 10 ns oder weniger arbeiten, wie durch die Anstiegzeigen, die von dem Signal DB/DB* in Fig. 2A angetroffen werden, zu sehen war.
Bei Leseoperationen muß der Bitleitungs-Leseverstärker, der klein ist, die entsprechenden differentiellen Datenbusleitungen aufladen und entladen, um ein genügend großes Differenzsignal am entgegengesetzten Ende der Speichermatrix hervorzubringen, das vom Leseverstärker erfaßt werden kann. Nachdem der Datenbus gelesen ist, müssen seine Leiter vor dem nächsten Lesezyklus vorgeladen werden.
Bei Schreiboperationen muß der Datenbus-Schreibverstärker den Datenbus auf den vollen Logikpegel von 0 und 1 bringen, um den Bitleitungs-Leseverstärker umzuschalten.
Für entweder Lese- oder Schreiboperationen besteht nicht genügend Zeit, um die erforderlichen Operationen mit 100 MHz durchzuführen. Für die Zuverlässigkeit der Operation muß ein angemessener Zeitspiekaum (beispielsweise) zwischen dem Ausschalten der Vorladung und dem Einschalten des Y- (Spalten-) Zugriffs bereitgestellt werden.
Ein synchroner DRAM (SDRAM) wurde bei einem Versuch definiert, eine Struktur bereitzustellen, die mit 100 MHz arbeiten kann. Ein SDRAM ist im wesentlichen ein herkömmlicher DRAM mit einer synchronen Schnittstelle zu einer externen Schaltung. Synchrone DRAMs, die eine getaktete anstelle einer synchronen Schnittstelle verwenden, wurden definiert. DRAMs sind in dem Artikel "Synchronous DRAMs: Designing to the JEDEC standard" in Micron Design Line, Band 2, Ausgabe 2, Seiten 1-5, beschrieben. Der Standard legt fest, daß Mehrfache von zwei Takten von einer wahlfreien Spaltenadresse zur nächsten vorkommen müssen, was als "2 N-Regel" bezeichnet wird. Ein SDRAM arbeitet normalerweise in einem Stoßbetrieb, in dem auf Daten von aufeinanderfolgenden Spaltenadressen nacheinander zugegriffen wird. Der Artikel stellt fest, daß es zwei Formen einer SDRAM-Architektur gibt, wobei eine als mit "Vorabruf"Architektur bezeichnet wird und die andere als mit "Pipeline"-Architektur bezeichnet wird, die beide dieselben Ergebnisse erzeugen. Die Pipeline-Architektur kann Spaltenadressen zu aufeinanderfolgenden Takten ausgeben, wohingegen die Vorabruf-Architektur durch die 2N-Regelbeschränkt ist.
Da die "2N-Regel" eingehalten werden muß, kann die Spaltenadresse nur jede zweite Taktperiode von 10 ns geändert werden. Die Ausgangsdaten während der Taktperiode, die den Daten von einer neuen Adresse N folgen, müssen von der Adresse N + 1 sein. Ein Lesezyklus wird verwendet, der zweimal so viele Daten aus der Speichermatrix abruft wie tatsächlich erforderlich sind, wobei er die Hälfte für die Ausgabe in der folgenden Periode sichert. Auf diese Weise wird die interne Datenbuszyklusrate halbiert.
Diese Konstruktion weist jedoch eine signifikante Behinderung auf, da keine Fähigkeit besteht, eine Spaltenadresse wahlfrei bei jeder Taktperiode einzugeben.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung stellt die Fähigkeit zum Spaltenzugriff mit Bitbündel- Übertragungsgeschwindigkeiten mit hoher Geschwindigkeit, z. B. in der Nähe von oder bei 100 MHz, ohne die Begrenzung der "2N-Regel" bereit. Ferner kann jede Taktperiode eine neue wahlfreie Spaltenadresse eingegeben werden. Dies führt zu einem DRAM mit signifikant verbesserter Leistung.
Gemäß einem Ausführungsbeispiel der Erfindung besteht ein Verfahren zum Beschreiben oder Lesen eines Halbleiter-Direktzugriffsspeichers (DRAM) mit mehreren Leseverstärkern, die mit Bitleitungen verbunden sind, und mit Datenbus-Lese- und -Schreibverstärkern aus dem Vorsehen eines Paars von Datenbussen zum Zugriff durch jeden Leseverstärker. Jeder Datenbus weist seinen eigenen Lese- und Schreibverstärker auf, der einen Datenbus während eines ersten Lese- oder Schreibzyklus liest oder beschreibt, während der andere Datenbus vorgeladen wird, und in einem zweiten Lese- oder Schreibzyklus, der dem ersten Lese- oder Schreibzyklus folgt, den anderen Datenbus liest oder beschreibt, während der erste Datenbus vorgeladen wird.
Gemäß einem weiteren Ausführungsbeispiel besteht ein Halbleiter-DRAM aus mehreren Leseverstärkern, die mit Bitleitungen verbunden sind, einem Paar von Datenbussen, Spaltenadressendecodierern zum auswählbaren Verbinden jedes Leseverstärkers mit den Datenbussen, Leseverstärkern, die mit den Datenbussen verbunden sind, einer Vorrichtung zum Vorladen von einem der Datenbusse während eines ersten Zeitraums, einer Vorrichtung zum Laden und Lesen des anderen der Datenbusse während des ersten Zeitraums, einer Vorrichtung zum Vorladen des anderen der Datenbusse während eines zweiten Zeitraums, der dem ersten Zeitraum folgt, und einer Vorrichtung zum Laden und Lesen des ersten der Datenbusse während des zweiten Zeitraums.
Somit wird die Anzahl von Datenbussen gegenüber der Struktur des Standes der Technik verdoppelt. Jede Spalte weist einen Satz von Y- (Spaltenzugriffs-) Transistoren auf, die entweder mit dem ungeraden oder dem geraden Datenbus verbinden können.
Ein DRAM-Synchrontakt-Eingangssignal wird durch Zwei geteilt, um ein ungerades/gerades Datenbus-Steuersignal zu erzeugen. Ein beliebiger Lese- oder Schreibzyklus, der während des ungeraden oder geraden Zeitraums vorkommt, wird über den entsprechenden ungeraden oder geraden Datenbus ausgeführt. Während dieser Zeit wird der entgegengesetzte jeweilige gerade oder ungerade Datenbus vorgeladen. Auf diese Weise wird die Vorladezeit aus dem Zeitbudget von z. B. 10 ns für den Spaltenzugriff beseitigt.
Die Zuordnungen des geraden oder ungeraden Datenbusses sind von der Speicheradressierung vollständig unabhängig. Ob der ungerade oder der gerade Datenbus in irgendeiner speziellen Lese- oder Schreiboperation verwendet wird, hängt vollständig von dem Zeitpunkt, zu dem der Befehl gegeben wird, und vom Zustand der Taktteilerlogik ab.

kurze einführung in die Zeichnung

Ein besseres Verständnis der Erfindung wird mit Bezug auf die nachstehende ausführliche Beschreibung und auf die folgende Zeichnung erhalten, in der gilt:
Fig. 1 ist ein schematisches Diagramm eines Spaltenzugriffsteils eines dynamischen Halbleiter-Direktzugriffsspeichers gemäß dem Stand der Technik,
Fig. 2A und 2B sind Diagramme von Signalen, die während Lese- bzw. Schreibzyklen der Schaltung des Standes der Technik von Fig. 1 verwendet werden,
Fig. 3 ist ein schematisches Diagramm eines Spaltenzugriffsteils eines dynamischen Halbleiter-Direktzugriffsspeichers gemäß der vorliegenden Erfindung,
Fig. 4A und 4B sind Diagramme von Signalen, die während Lese- bzw. Schreibzyklen der Schaltung von Fig. 3 verwendet werden.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

Mit Bezug auf Fig. 3 ist ein schematisches Diagram eines bevorzugten Ausführungsbeispiels der Erfindung gezeigt. Ein Paar von Datenbussen 30 und 31 werden anstelle eines einzelnen Datenbusses verwendet.
Der Speicher besteht aus Bitleitungen 33, wie z. B. gut bekannten gedoppelten Bitleitungen, die mit Leseverstärkern 35 verbunden sind. Jeder Leseverstärker weist ein Paar von Ausgangsleitern auf, die, anstatt daß sie über Spaltendecodierer-Halbleiter- (FET) Schalter mit entsprechenden Leitern eines Datenbusses verbunden sind, wie im Stand der Technik, über einen Spaltendecodierer 36 mit entsprechenden Leitern von beiden Datenbussen 30 und 31 verbunden sind. Der Spaltendecodierer kann den Leseverstärker abwechselnd mit jedem der Datenbusse 30 und 31 verbinden, wie nachstehend beschrieben wird.
Die Leiter von jedem Leseverstärker sind mit entsprechenden Leitern des Datenbusses 30 über Feldeffekttransistoren 37 und 38 verbunden, deren Gates miteinander und mit dem Ausgang eines UND-Gatters 39 verbunden sind. Die Leiter von jedem Leseverstärker sind auch mit entsprechenden Leitern des Datenbusses 31 über Feldeffekttransistoren 40 und 41 verbunden, deren Gates miteinander und mit dem Ausgang eines UND-Gatters 42 verbunden sind. Einer der Eingänge von jedem der UND-Gatter 39 und 42 ist mit dem Ausgang eines Spaltendecodierers (nicht dargestellt) verbunden, der das Spaltendecodiersignal Yi liefert. Der andere Eingang von einem der Gatter 39 ist mit einem ODD- (ungeraden) Taktimpulsausgang eines Synchrontakts 44 verbunden und der andere Eingang des anderen der Gatter 42 ist mit einem EVEN-(geraden) Taktimpulsausgang eines Synchrontakts 44 verbunden.
Die ODD- und EVEN-Taktimpuls-Ausgangssignale sind serielle Zeiträume, die von einem durch zwei geteilten DRAM-Synchrontakt abgeleitet werden können, um ODD- und EVEN- Steuersignale zu erzeugen.
Die Leseverstärker 46 und 48 sind jeweils mit entsprechenden Datenbussen 30 und 31 verbunden. Ein ungerades Lesefreigabesignal RMAO wird während nachstehend weiter zu beschreibender Intervalle (von einer CPU, nicht dargestellt) an einen Steuereingang des Leseverstärkers 46 angelegt, und ein gerades Lesefreigabesignal RMAE wird an einen Steuereingang des Leseverstärkers 48 angelegt.
Ein Multiplexer 50 empfängt die Ausgangssignale der Leseverstärker; die vom Takt 44 abgeleiteten ODD- und EVEN-Steuersignale werden an einen Steuereingang des Multiplexers 50 angelegt, um zu steuern, welches Leseverstärker-Ausgangssignal aus dem Multiplexer 50 ausgegeben wird.
Bei Freigabe verbinden Feldeffekttransistor-Schalter 52 und 53 die jeweiligen Leiter des Datenbusses 30 mit einer Quelle füeine Vorladespannung Vcc/2, und ein Feldeffekttransistor-Schalter 54 verbindet die Leiter 30 miteinander. Bei Freigabe verbinden ebenso Feldeffekttransistor-Schalter 55 und 56 die jeweiligen Leiter des Datenbusses 31 mit einer Quelle für eine Vorladespannung Vcc/2, und ein Feldeffekttransistor-Schalter 57 verbindet die Leiter 30 miteinander. Die Gates der Transistoren 52, 53 und 54 sind miteinander und mit der Quelle für das EVEN-Steuersignal verbunden, und die Gates der Transistoren 55, 56 und 57 sind miteinander und mit der Quelle für das ODD-Steuersignal verbunden.
Der Ausgang des Schreibverstärkers 59 ist mit dem Datenbus 30 verbunden und der Ausgang des Schreibverstärkers 60 ist mit dem Datenbus 31 verbunden. Ein ungerades Schreibfreigabesignal WMAO wird während nachstehend weiter zu beschreibender Intervalle (von einer CPU, nicht dargestellt) an einen Steuereingang des Schreibverstärkers 59 angelegt, und ein gerades Schreibfreigabesignal WMAE wird an einen Steuereingang des Schreibverstärkers 60 angelegt.
Mit Bezug auf Fig. 4A, ein Impulsdiagramm der vorstehend beschriebenen Signale und Elemente, arbeitet die Schaltung folgendermaßen.
Ein Synchrontakt, der z. B. mit 100 MHz arbeitet, weist Taktzyklen von z. B. 10 ns auf, wie gezeigt. Nach einer Division durch Zwei werden die ODD- und EVEN-Steuersignale, die jeweils zweimal so lang sind wie jeder primäre Taktzyklus, erzeugt und werden aus dem Taktelement 44 ausgegeben.
Während beispielsweise des logisch hohen ODD-Intervalls wird das ODD-Steuersignal an das UND-Gatter 39 angelegt, während das EVEN-Steuersignal auf einem niedrigen Logikpegel liegt. Ein Spaltendecodiersignal Yi wird an die Yi-Eingänge der Gatter 39 und 42 angelegt, und das Ergebnis ist ein logisch hohes Ausgangssignal Yio des Gatters 39.
In diesem Moment beginnt der Datenbus 30, sich von seinem vorherigen aufgeladenen Pegel aufzuladen (welcher vorgeladen wurde, wie nachstehend beschrieben wird), und nimmt kontinuierlich zu, wenn sich seine Kapazität auflädt, wie durch die Wellenform DBO gezeigt. Am Ende des logisch hohen ODD-Intervalls nimmt die Ladung auf dem Datenbus 30 ab, wie durch die Wellenform DBO gezeigt.
Zu einer vorbestimmten Zeit, in Abhängigkeit von der erwarteten Zeit zur Aufladung des Datenbusses auf einen ausreichenden Pegel, wird der Leseverstärker 46 durch das Signal RMAO über das durch das Signal RMAO in Fig. 4A gezeigte logische Intervall, das sich zu einem Zeitpunkt erstreckt, der das Ende des logisch hohen ODD-Steuersignals nicht überschreitet, freigegeben. Wenn das ODD-Steuersignal an einen Steuereingang des Multiplexers SO angelegt wird, gibt der Multiplexer 50 das Ausgangssignal aus dem Leseverstärker 46 an den Busausgang 51 aus.
Während des logisch hohen ODD-Intervalls empfangen die Transistorschalter 55, 56 und 57 das ODD-Steuersignal an ihren Gates, was Leitungsbahnen vorsieht, und somit sowohl ermöglicht, daß eine Vorladespannung jeden Leiter des Datenbusses 31 erreicht, als auch bewirkt, daß die Spannungen auf jedem Leiter des Datenbusses 31 gleich sind, indem sie miteinander verbunden werden.
Das ODD-Intervall schaltet im Anschluß an sein logisch hohes Intervall zyklisch auf einen niedrigen Logikpegel, wobei das EVEN-Intervall erzeugt wird, wie aus Fig. 4A zu sehen ist. Das UND-Gatter 42 leitet, wobei ein Signal Yie an seinem Ausgang erzeugt wird, und die Transistoren 40 und 41 freigeschaltet werden, wohingegen die Transistoren 37 und 38 nun gesperrt werden. Die Ladung vom Leseverstärker 35 läuft zum Datenbus 31, wobei sie diesen von seinem Vorladepegel Vcc/2, auf den er während des logisch hohen ODD-Intervalls vorgeladen wurde, auflädt, und bewirkt, daß die Spannung auf dem Datenbus 31 ansteigt, wie in der Signalwellenform DBE gezeigt.
Zu einer vorbestimmten Zeit, in Abhängigkeit von der erwarteten Aufladezeit des Datenbusses, wird ein Lesefreigabesignal RMAE an einen Steuereingang des Leseverstärkers 48 angelegt, und wenn das EVEN-Steuersignal an den Multiplexer 50 angelegt wird, wird das Ausgangssignal auf dem Datenbus 31 durch den Multiplexer 50 zum Busausgang 51 geleitet.
Während des EVEN-Intervalls wird das EVEN-Steuersignal an die Gates der Transistorschalter 52, 53 und 54 angelegt, die Leitungsbahnen vorsehen und somit sowohl ermöglichen, daß die Vorladespannung jeden Leiter des Datenbusses 30 erreicht, als auch bewirken, daß die Spannungen auf jedem Leiter des Datenbusses 30 gleich sind, indem sie diese miteinander verbinden.
Ein Schreibzyklus wird mit Bezug auf Fig. 4B anstelle von Fig. 4A beschrieben. Während eines ODD-Intervalls wird das Steuersignal WMAO vom Schreibverstärker 59 empfangen, der freigegeben wird. Das Ergebnis ist ein schneller Anstieg der Spannung des Datenbusses 30 auf einen vollen Logikpegel, wie durch die Wellenform DBO gezeigt. (Es ist selbstverständlich, daß dies so aufgefaßt werden sollte, daß es bedeutet, daß die Differenzspannung über den Leitern des Datenbusses 30 auf einem vollen Logikpegel liegt.) Zu einem Zeitpunkt in Abhängigkeit von der erwarteten Anstiegszeit des Busses werden die Transistoren 37 und 38 durch das Spaltendecodiersignal Yi, das während des ODD-Intervalls empfangen wird, freigeschaltet. Dieses Freischaltintervall ist als Yio gezeigt. Während dieses Intervalls wird der Leseverstärker 35 leitend, was ermöglicht, daß sich die Bitleitungen auf einen vollen Logikpegel aufladen, und ermöglicht, daß jede über eine Wortleitung adressierte Speicherzelle aufgeladen wird und somit ein Bit speichert.
Während des folgenden EVEN-Intervalls nimmt die Spannung auf dem Datenbus 30 ab, wie durch die Wellenform DBO gezeigt. Der vorstehend beschriebene Zyklus wiederholt sich jedoch für den Datenbus 31, der über den Schreibverstärker 60 auf die vollen Logikpegel aufgeladen wird, und dieser über die Transistoren 41 und 42 übertragen wird, um die Bitleitungen 33 sowie irgendwelche mit diesen verbundene adressierte Speicherzellen aufzuladen.
Wie vorstehend angemerkt, sollte beachtet werden, daß die EVEN- und ODD- Datenbuszuordnungen von der Speicheradressierung vollständig unabhängig sind. Welcher der Datenbusse auch immer bei irgendeiner speziellen Lese- oder Schreiboperation verwendet wird, hängt somit vollständig von dem Zeitpunkt, zu dem der Befehl gegeben wird, und vom Zustand der Taktteilerlogik ab.
Die vorher vorgeschlagenen SDRAMs, die eine Vorabruf-Architektur verwenden, müssen die "2N-Regel" einhalten, die festlegt, daß die Spaltenadresse nur jede zweite (volle, z. B. 10 ns) Taktperiode geändert werden kann und daß die Ausgangsdaten während der Taktperiode, die den Daten von einer neuen Adresse N folgen, von der Adresse N + 1 sein müssen. Diese Implementierung verwendet einen Lesezyklus, der zweimal so viele Daten aus der Speichermatrix abruft wie tatsächlich erforderlich sind, wobei er die Hälfte für die Ausgabe in der folgenden Periode sichert. Auf diese Weise wird die interne Datenbuszyklusrate halbiert.
Andererseits erreicht die vorliegende Erfindung, während die Anzahl von Datenbussen verdoppelt wird, eine hohe Geschwindigkeit, erfordert jedoch nicht die "2N-Regel". Eine neue wahlfreie Spaltenadresse kann jede Periode eingegeben werden, wobei somit sowohl die Geschwindigkeit als auch die Flexibilität erhöht werden.
Eine Person, die diese Erfindung versteht, kann sich nun unter Verwendung der hierin beschriebenen Prinzipien alternative Konstruktionen ausdenken. Alle solchen Konstruktionen, die innerhalb den Schutzbereich der hierzu beigefügten Ansprüche fallen, werden als Teil der vorliegenden Erfindung betrachtet.

Claims

1. Verfahren zum Beschreiben oder Lesen eines Halbleiter-Direktzugriffsspeichers (DRAM oder SRAM) mit mehreren Leseverstärkern (35), die mit Bitleitungen (33) verbunden sind, und mit Datenbus-Lese- (46, 48) und -Schreib- (59, 60) Verstärkern, welches folgendes umfaßt:

a) Vorsehen eines Paars von Datenbussen (30, 31) zum Zugriff durch jeden Leseverstärker und jeden Lese- und Schreibverstärker,

b) Lesen oder Beschreiben eines Datenbusses, während der andere Datenbus vorgeladen wird, während eines ersten Lese- oder Schreibzyklus, und

c) Lesen oder Beschreiben des anderen Datenbusses, während der erste Datenbus vorgeladen wird, in einem zweiten Lese- oder Schreibzyklus, der dem ersten Lese- oder Schreibzyklus folgt.

2. Verfahren nach Anspruch 1, wobei der erste und der zweite Zyklus aufeinanderfolgende ungerade und gerade Zeiträume sind, die von einem Takt abgeleitet werden.

3. Verfahren nach Anspruch 2 mit dem Schritt des Eingebens einer Spaltenadresse in jedem ungeraden und geraden Zeitraum.

4. Halbleiter-DRAM oder -SRAM mit:

a) mehreren Leseverstärkern (35), die mit Bitleitungen (33) verbunden sind,

b) einem Paar von Datenbussen (30, 31),

c) Spaltenadressendecodierern (36) zum auswählbaren Verbinden jedes Leseverstärkers (35) mit den Datenbussen (30, 31),

d) Leseverstärkern (46, 48), die mit den Datenbussen verbunden sind,

e) einer Vorrichtung (52, 53) zum Vorladen von einem (30) der Datenbusse während eines ersten Zeitraums,

f) einer Vorrichtung (40, 41) zum Laden und Lesen des anderen der Datenbusse (31) während des ersten Zeitraums,

g) einer Vorrichtung (55, 56) zum Vorladen des anderen der Datenbusse (31) während eines zweiten Zeitraums, der dem ersten Zeitraum folgt, und

h) einer Vorrichtung (37, 38) zum Laden und Lesen des ersten der Datenbusse (30) während des zweiten Zeitraums.

5. Speicher nach Anspruch 4 mit einem Synchrontakt zum Vorsehen des ersten und des zweiten Zeitraums als abwechselnde ungerade und gerade Intervalle.

6. Speicher nach Anspruch 5, wobei die Spaltenadressendecodierer aus Halbleiterschaltern bestehen, die von dem Takt angesteuert werden, um jedes von einem Paar von Zuleitungen von jedem Leseverstärker mit Paaren von Leitern von abwechselnden Datenbussen während abwechselnder jeweiliger ungerader und gerader Taktintervalle zu verbinden, und wobei die Vorladevorrichtungen aus Halbleiterschaltem zum Verbinden von abwechselnden Paaren von Leitern der Datenbusse mit einer Quelle für eine Vorladespannung während abwechselnder jeweiliger gerader und ungerader Taktintervalle bestehen.

7. Speicher nach Anspruch 6, wobei die Lesevorrichtung aus einem Paar von Leseverstärkern, die jeweils mit einem Paar von Leitern eines unterschiedlichen Datenbusses des Paars von Datenbussen verbunden sind, einem Multiplexer zum Empfangen von separaten Ausgangssignalen von jedem der Leseverstärker und einer Vorrichtung zum abwechselnden Schalten des Multiplexers zwischen Signalen, die von jedem der Leseverstärker empfangen werden, synchron mit den jeweiligen ungeraden und geraden Taktintervallen besteht.

8. Speicher nach Anspruch 6, welcher ferner eine Schreibvorrichtung umfaßt, die aus einem Paar von Schreibverstärkern, deren Ausgänge jeweils mit einem entsprechenden Paar von Leitern von einem der Datenbusse verbunden sind, und einer Vorrichtung zur Freigabe des Schreibens durch jeden abwechselnden Schreibverstärker während abwechselnder jeweiliger ungerader und gerader Taktintervalle besteht.

9. Speicher nach Anspruch 6, wobei die Lesevorrichtung aus einem Paar von Leseverstärkern, die jeweils mit einem Paar von Leitern eines unterschiedlichen Datenbusses des Paars von Datenbussen verbunden sind, einem Multiplexer zum Empfangen von separaten Ausgangssignalen von jedem der Leseverstärker und einer Vorrichtung zum abwechselnden Schalten des Multiplexers zwischen Signalen, die von jedem der Leseverstärker empfangen werden, synchron mit den jeweiligen ungeraden und geraden Taktintervallen besteht, und ferner mit einer Schreibvorrichtung, die aus einem Paar von Schreibverstärkern, deren Ausgänge jeweils mit einem entsprechenden Paar von Leitern von einem der Datenbusse verbunden sind, und einer Vorrichtung zur Freigabe des Schreibens durch jeden abwechselnden Schreibverstärker während abwechselnder jeweiliger ungerader und gerader Taktintervalle und zum Sperren der Freigabe von irgendeinem der Leseverstärker während Intervallen, in denen irgendeiner der zu dem Paar von Datenbussen gehörenden Schreibverstärker freigegeben ist, besteht.

10. Speicher nach Anspruch 9 mit einer Vorrichtung zum Ansteuern von einem Datenbus auf einen vollen Logikpegel während eines Taktintervalls vor dem Schreiben durch einen der Schreibverstärker auf dem einen Datenbus.

11. Speicher nach Anspruch 10 mit einer Vorrichtung zum Adressieren über einen Spaltenadressendecodierer während jedem der Zeiträume.