DE3588042T2 - Dynamischer Halbleiterspeicher mit einer statischen Datenspeicherzelle. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung und insbesondere auf einen dynamischen Speicher mit wahlfreiem Zugriff bzw. Randomspeicher, bei dem jede Speicherzelle einen Transistor und einen Kondensator aufweist und bei dem Daten wahlfrei gelesen/geschrieben werden können.
• Auf dem jüngsten computergesteuerten Datenverarbeitungsgebiet nehmen Typen und Mengen von zu verarbeitenden Daten zu. Ein wichtiges Problem ist durch den strengen Bedarf gegeben, der für einen Hochgeschwindigkeitszugriff für die Datenlese/schreiboperation entstanden ist. Inzwischen ist die Speicherkapazität eines dynamischen Speichers mit wahlfreiem Zugriff (im folgenden als dRAM bezeichnet) stark verbessert entsprechend Entwicklungen in der Mikromustertechnik von Speicherzeilenmustern. Somit kann eine große Menge an Daten in der einzigen Speichervorrichtung von einem Chip gespeichert werden. Als ein Ergebnis ist der Bedarf für einen Hochgeschwindigkeitsdatenzugriff des dRAM erhöht.
• Um heute die Datenzugriffgeschwindigkeit des dRAM zu verbessern, wurde eine große Anzahl von Datenzugriff- Ansteuermethoden entwickelt und vorgeschlagen. Beispielsweise wurde ein Seiten-Modus-dRAM vorgeschlagen. Gemäß einem dRAM dieses Typs werden im Gegensatz zu einem herkömmlichen Speicher, bei dem Zeilen- und Spaltenadreßleitungen (d.h. Wort- und Bitleitungen) rückgesetzt und vorgeladen werden müssen, sooft eine Auswahl von einer Zelle abgeschlossen ist, selbst nachdem eine Zelle gewählt ist, Wortleitungen, die mit der gewählten Zelle verbunden sind, nicht rückgesetzt, sondern kontinuierlich aktiviert. In dem Auslesemodus dieses dRAM wird, nachdem eine gewünschte Zelle gewählt ist, die hiermit verbundene Wortleitung aktiviert gelassen. Wenn daher eine andere gewünschte Zelle bezeichnet wird, indem lediglich eine Bitleitung von den anderen Zellen verwendet wird, die mit dieser Wortleitung verbunden sind, kann eine Hochgeschwindigkeitsauswahl erzielt werden. Als ein Ergebnis kann die Datenzugriffgeschwindigkeit des Seiten-Modus-dKAM auf das Doppelte von derjenigen eines Normal-Modus-dRAM gesteigert werden.
• Weiterhin kann als ein Verfahren zum Verbessern der Datenzugriffgeschwindigkeit ein dRAM in einem Nibbel- Modus angesteuert werden. Grundsätzlich wird eine Zellenauswahl so durchgeführt, daß vier Zellen (d.h. 4 Bits), die mit Schnittstellen zwischen zwei benachbarten Wortleitungen und zwei benachbarten Bitleitungen verbunden sind, als eine Einheit verwendet werden. Während einer Zellenbezeichnung werden die beiden Wortleitungen kontinuierlich aktiviert. Eine gewünschte Zelle wird durch ein Schieberegister von den bezeichneten vier Zellen bezeichnet. Da zu dieser Zeit kein Spaltenadreßtaktsignal erforderlich ist, brauchen die beiden Bitleitungen nicht vorgeladen zu werden, um eine gewünschte Zelle aus den vier Zellen zu bezeichnen. Daher kann die Datenzugriffgeschwindigkeit des dRAM weiter im Vergleich mit dem Seiten-Modus-dRAM verbessert werden.
• Gemäß den obigen dRAMs kann jedoch die Vorladeoperation nicht vollständig von allen Betriebsmoden ausgeschlossen werden. Jedoch bedeutet das Vorhandensein einer Vorladeperiode einer Verminderung in der Verbesserung der Datenzugriffgeschwindigkeit. Dies beruht darauf, daß während der Vorladeperiode ein Datenzugreifen nicht durchgeführt werden kann, wobei die Vorladezeit in unerwünschter Weise die für das Datenzugreifen benötigten Zeit in die Länge zieht. Obwohl die obige Methode verwendet wird, ist daher die Datenzugriffgeschwindigkeit eines dRAM begrenzt und kann nicht die Forderung für eine weitere Verbesserung erfüllen. Beispielsweise erfordert der Seiten-Modus-dRAM, wenn das Datenzugreifen von einer Wortleitung zu einer anderen Wortleitung verschoben ist, eine Vorladeoperation, die die gleiche Zeitdauer einnimmt wie in einem Normal-Modus-dRAM. Wenn in dem Nibbel-Modus-dRAM ein Satz (4 Bits) von Zellen zu einem anderen Satz (4 Bits) von Zellen verschoben ist, ist in gleicher Weise eine Vorladeoperation erforderlich. Selbst in einem MOS- dRAM, der eine relativ kurze Speicherzugriffzeit, beispielsweise 100 ns hat, sind 100 ns erforderlich, um Bitleitungen und einen Taktgenerator vorzuladen.
• Es ist daher eine Aufgabe der vorliegenden Erfindung, eine neuartige und verbesserte dynamische Halbleitervorrichtung zu schaffen, die Daten während einer Vorladeoperation lesen/schreiben kann, um so stark die Datenzugriffgeschwindigkeit zu verbessern.
• Das US-Patent mit der Nummer 4 106 109 offenbart eine dynamische Halbleiterspeichervorrichtung mit:
• zwei oder mehr parallelen Bitleitungen, die auf einem Substrat gebildet sind,
• zwei oder mehr parallelen Wortleitungen, die im wesentlichen senkrecht zu den Bitleitungen vorgesehen sind,
• einer oder mehreren dynamischen Speicherzellen, die an Schnitt stellen der Bitleitungen und Wort leitungen vorgesehen sind,
• einem Paar von Dateneingangs/ausgangsleitungen,
• einer mit den Bit leitungen verbundenen Leseverstärkereinrichtung, um in einem Datenzugriffmodus der Speichervorrichtung eine in einer gewählten dynamischen Speicherzelle, die mit einer gewissen Wortleitung verbunden ist, gespeicherte Datenspannung abzutasten und zu verstärken,
• einer Hilfsspeicherzelleneinrichtung, die mit den Bitleitungen verbunden ist, um statisch eine dorthin gespeiste Datenspannung zu speichern, und
• einer mit den Bitleitungen, der Hilfsspeicherzelleneinrichtung und den Dateneingangs/ausgangsleitungen verbundenen Übertragungs- bzw. Transfergattereinrichtung, um in dynamischen Speicherzellen, die mit der gewissen Wortleitung verbunden sind, gespeicherte Datenspannungen zu der Hilfsspeicherzelleneinrichtung zu übertragen, und um während einer Vorladeperiode elektrisch die Hilfsspeicherzelleneinrichtung mit den Dateneingangs/ausgangsleitungen zu verbinden, wodurch eine beliebige Spannung der Datenspannungen selbst während der Vorladeperiode zu den Dateneingangs/ausgangsleitungen ausgelesen werden kann. Die Erfindung zielt auf ein weiteres Verbessern der Datenzugriffgeschwindigkeit und erzielt dies durch Vorsehen einer Vorrichtung, wie diese im Patentanspruch 1 angegeben ist, in welchem es ein wesentliches Merkmal ist, daß die Datenspannungen, die gerade in den dynamischen Speicherzellen gespeichert sind, die einer gewählten Wortleitung zugeordnet sind, im wesentlichen gleichzeitig zu der Hilfsspeicherzelleneinrichtung übertragen werden.
• In diesem Zusammenhang anerkennen wir die Relevanz unter EPÜ-Art. 54(3) von unserer europäischen Patentanmeldung Nr. 0 129 651, welche ein früheres Prioritätsdatum beansprucht und nur DE, FR und GB benennt. Diese Anmeldung offenbart eine Vorrichtung mit einem dynamischen Speicherzellenarray, einem statischen Speicherzellenarray, das hiermit über eine erststufige Transfergatterschaltung verbunden ist, und einer zweitstufigen Transfergatterschaltung, die mit dem statischen Speicherzellenarray und den Dateneingangs/ausgangsleitungen gekoppelt ist. Die statischen Zellen speichern die Daten, die aus den dynamischen Zelien ausgelesen sind, die mit einer gewählten Wortleitung verbunden sind, in einer Auffrischoperation während des aktiven Zyklus.
• Die vorliegende Erfindung wird am besten anhand der begleitenden Zeichnungen verstanden, in welchen:
• Fig. 1 ein Diagramm ist, das schematisch die Gesamtplanschaltungskonfiguration eines dRAM gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt,
• Fig. 2 ein Diagramm ist, das in mehr Einzelheiten eine Schaltungskonfiguration zeigt, die einem i-ten Bitleitungspaar des dRAM von Fig. 1 zugeordnet ist,
• Fig. 3A bis 3T Signalformendiagramme sind, die elektrische Signale zeigen, welche von Hauptteilen erzeugt oder dorthin gespeist sind, wenn eine normale Datenzugriffoperation und eine Operation zum Übertragen von Daten, die in einer gewünschten Verriegelungsspeicherzelle gespeichert sind, auf Eingangs/ausgangsleitungen während der Vorladeperiode von Eitleitungen in dem dRAM von Fig. 1 durchgeführt werden, und
• Fig. 4A bis 4T Signalformendiagramme sind, die elektrische Signale zeigen, welche von Hauptteilen erzeugt oder dorthin gespeist sind, wenn Daten, die in einer spezifischen Verriegelungsspeicherzelle gehalten sind, in die entsprechende Speicherzelle in dem dRAM von Fig. 1 geschrieben werden, und die jeweils den in den Fig. 3A bis 3T gezeigten Signalen entsprechen.
• Eine Anordnung eines dynamischen Speichers mit wahlfreiem Zugriff (im folgenden als "dRAM bezeichnet) gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung wird anhand der Fig. 1 und 2 beschrieben (wobei ein Chipsubstrat aus diesen Figuren zur Vereinfachung der Zeichnung weggelassen ist). In diesem Ausführungsbeispiel hat der dRAM eine sogenannte gefaltete Bitleitungskonfiguration.
• In Fig. 1 wird eine Vielzahl von Bitleitungspaaren B1, B1', B2, B2', ..., Bi, Bi', . .. (obwohl Suffizes 1, 2, ..., i, ... verwendet werden, um Nummern der Bitleitungspaare wiederzugeben, werden sie in der folgenden Beschreibung weggelassen, wenn eine Unterscheidung nicht besonders benötigt ist) parallel zueinander auf einem Substrat gebildet. Ein Paar von Wortleitungen für Dummy- oder Elindzellen (im folgenden als "Blindzellenwortleitungen" bezeichnet) DW1 und DW2 und eine Vielzahl von Wortleitungen für Speicherzellen (im folgenden als "Speicherzellenwortleitungen" bezeichnet) MW1, MW2, ..., MW(n-1), MWn verlaufen im wesentlichen senkrecht zu diesen Bitleitungen B und B'. Blindzellen DC sind an Schnittstellen zwischen den Bitleitungen B und B' und den Blindzellenwortleitungen DW in bekannter Weise vorgesehen. Speicherzellen MC sind an Schnittstellen zwischen den Bitleitungen P und B' und den Speicherzellenwortleitungen MW in einer bekannten Weise vorgesehen. Jede Zelle umfaßt einen Schalttransistor und einen Kondensator.
• Leseverstärker 10-1, 10-2, ..., 10-i, ... sind mit deri Bitleitungspaaren B1, B1', B2, B2', ..., Bi, Bi', ... an ersten Enden hiervon verbunden. Statische Speicherzellen 20-1, 20-2, ..., 20-i sind mit zweiten Enden der Bitleitungspaare B1, B1', B2, B2', ..., Bi, Bi', ... über jeweils entsprechende erste Transfergatterabschnitte 30-1, 30-2, ..., 30-i verbunden. Wie weiter unten in Einzelheiten beschrieben werden wird, umfaßt jede statische Speicherzelle 20 eine Verriegelungsspeicherzelle und dient als eine Hilfsspeicherzelle. Jede statische Hilfsspeicherzelle 20 ist mit einem Eingangs/Ausgangsleitungspaar 50 und 50' über entsprechende zweite Transfergatterabschnitte 40-1, 40-2, ..., 40-i verbunden.
• Lediglich das i-te Bitleitungspaar (Ei, Ei') ist in Fig. 2 dargestellt. Es sei darauf hingewiesen, daß die anderen Bitleitungspaare die gleiche Konfiguration wie das i-te Bitleitungspaar (Bi, Bi') haben.
• Der Leseverstärker 10-i (im folgenden zur Vereinfachung durch "10" bezeichnet, in gewisser Weise anwendbar für andere Komponenten) ist mit-dem i-ten Paar der Bitleitungen Bi und Bi' verbunden. Der Leseverstärker 10 umfaßt Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETS) Q1 und Q2 und eine Hochziehschaltung 12. Die MOSFETS Q1 und Q2 sind jeweils mit den Bitleitungen Ei und Bi' verbunden. Die Sources der MOSFETs Q1 und Q2 sind gemeinsam miteinander verbunden und an eine Abtasttaktleitung K1 angeschlossen. In diesen MOSFETs Q1 und Q2 ist das Gate des einen MOSFET mit dem Drain des anderen MOSFET verbunden, um so eine Ansteuerschaltung zu bilden. Die Hochziehschaltung 12 ist zwischen den Bitleitungen Bi und Bi' vorgesehen. Die Hochziehschaltung 12 umfaßt MOSFETs Q3 und Q4 und Hochziehkondensatoren (MOS-Kondensatoren) C1 und C2, die hierzu in bekannter Weise entsprechen. Das heißt, eine Reihenschaltung aus dem Kondensator C1 und dem FET Q3 ist zwischen der Bitleitung Bi und einer Taktleitung K2 angeschlossen, während eine Reihenschaltung aus dem Kondensator C2 und dem FET Q4 zwischen der anderen Bitleitungen Bi' und der Taktleitung K2 verbunden ist. In den FETs Q3 und Q4 ist das Gate des einen MOSFET mit dem Drain des anderen MOSFET verbunden.
• Die Sources der MOSFETS Q5 und Q6 sind jeweils mit den Bitleitungen Bi und Bi' verbunden. Die Drains der MOSFETS Q5 und Q6 sind mit einer Versorgungsspannung Vdd beaufschlagt, um als eine aktive Hochziehlast zu dienen. Die Gates der MOSFETs Q5 und Q6 sind mit Knoten zwischen den FET-Kondensator-Paaren (d.h. Q3 und C1; Q4 und C2) in der Hochziehschaltung 12 verbunden. MOSFETs Q7 und Q8 sind vorgesehen, um die Gates der MOSFETs Q5 und Q6 zu schalten, damit so der Vorladebetrieb gesteuert wird. Daher liegt der FET Q7 zwischen dem Gate des FET Q5 und der Versorgungsspannung Vdd, während der FET Q8 zwischen dem Gate des FET Q6 und der Versorgungsspannung Vdd verbunden ist.
• MOSFETS Q9, Q10 und Q11 sind vorgesehen, um die Bitleittingen Bi und Bi' vorzuladen und den Leseverstärker 10 zu aktivieren. Die Gates der FETs Q9, Q10 und Q11 sind gemeinsam mit einer Vorladetaktleitung K3 verbunden. Die Taktleitung K3 ist auch an die Gates der FETs Q7 und Q8 angeschlossen. Source und Drain des FET Q9 sind zwischen den Bitleitungen Bi und Bi' verbunden. Die Sources der FETS Q10 und Q11 sind jeweils mit den Bitleitungen Bi und Bi' verbunden, und die Drains hiervon sind an die Versorgungsspannung Vdd angeschlossen.
• Die Blindzelle DC1 ist an einer Schnittstelle der Blindzellenwortleitung DC1 und der Bitleitung Bi vorgesehen, und die Blindzelle DC2 ist an einer Schnittstelle der Blindzellenwortleitung DW2 und der Bit leitungen Bi' vorgesehen. In der Blindzelle DC1 ist ein Schalt- MOSFET Q12 mit der Blindzellenwortleitung DW1 und der Bitleitung Bi verbunden. Der Datenspeicherkondensator C3 ist mit der Source des MOSFET Q12 verbunden. In der Blindzelle DC2 ist ein Schalt-MOSFET Q13 mit der Blindzellenwortleitung DW2 und der Bitleitung Bi' verbunden. Der Datenspeicherkondensator C4 ist mit der source des MOSFET Q13 verbunden. Die MOSFETS Q12 und Q13 dieser Blindzellen können durch die Blindzellenwortleitungen DW gewählt werden. Die MOSFETs Q12 und Q13 sind weiterhin mit dem Massepotential Vss über MOSFETS Q14 und Q15 verbunden. Die Gates der MOSFETS Q14 und Q15 sind mit der Blindzellentaktleitung K4 verbunden. Daher werden die MOSFETS Q14 und Q15 gleichzeitig durch ein auf der Taktleitung eingespeistes Blindzellentaktsignal gewählt. Das Potential an Bezugsanschlüssen (wie freie Anschlüsse in Fig. 2 dargestellt) der Blindzellenkondensatoren C3 und C4 ist gleich zu der Versorgungsspannung Vdd, dem Massepotential Vss oder der Hälfte der Spannung Vdd (d.h. 1/2 Vdd) eingestellt.
• Fig. 2 zeigt vier Speicherzellen MC1, MC2, MC(n-1) und Mon, die an Schnittstellen der vier Speicherzellenwortleitungen MW1, MW2, MW(n-1) und MWn bezüglich des i-ten Bitleitungspaares Bi und Bi' vorgesehen sind. Das heißt, die Speicherzelle MC1 ist an der Schnittstelle der Speicherzellenwortleitung MW1 und der Bitleitung Bi vorgesehen, und die Speicherzelle MC2 ist an der Schnittstelle der Speicherzellenwortleitung MW1 und der Bitleitungen Bi' vorgesehen. Die Speicherzellen MC(n-1) und Mon sind in der gleichen Weise angeschlossen, wie dies oben beschrieben ist.
• Jede Speicherzelle MC hat einen MOSFET und einen Datenspeicherkondensator, wie in einer Blindzelle. Die Speicherzelle MC1 umfaßt einen Schalt-MOSFET Q16, der mit der Wortleitung MW1 und der Bitleitung Bi verbunden ist, und einen Datenspeicherkondensator C5, der mit dem MOSFET Q12 verbunden ist. Die Speicherzelle MC2 umfaßt einen Schalt-MOSFET Q17, der mit der Wortleitung MW2 und der Bitleitung Bi' verbunden ist, und einen Datenspeicherkondensator C6. Die Speicherzellen MC(n-1) und MON umfassen jeweils MOSFETS Q18 und Q19 und Kondensatoren C7 und C8, die in der gleichen Weise angeschlossen sind, wie dies oben beschrieben ist. Die Versorgungsspannung Vdd, das Massepotential Vss oder die Hälfte der Spannung Vdd (d.h. 1/2 Vdd) liegen an Bezugspotentialanschlüssen (in Fig. 2 wie freie Ans.chlüs-. se dargestellt) der Kondensatoren C5 bis C8.
• Die Verriegelungsspeicherzelle 20 dient als eine Hilfsspeicherzelle für statisches Schalten einer Datenspannung. (Die oben genannte Speicherzelle MC kann als eine dynamische Speicherzelle bezeichnet werden, um sie bei Bedarf von der statischen Speicherzelle 20 zu unterscheiden.) Die Verriegelungsspeicherzelle 20 ist mit den Bitleitungen Bi und Bi', die das i-te Bitleitungspaar bilden, über den ersten Transfergatterabschnitt 30-i verbunden. Die Verriegelungsspeicherzelle 20 umfaßt eine statische Flipflopschaltung wie in übrigen Verriegelungsspeicherzellen (nicht gezeigt) . Wie in Fig. 2 gezeigt ist, ist ein Paar von Leitungen Ai und Ai' mit den Bitleitungen Bi und Bi' über die ein Transfergatter 30 bildenden MOSFETs Q20 und Q21 verbunden. Die Gates der MQSFETS Q20 und Q21 sind mit einer Takt leitung K5 verbunden. Da die Leitung K5 mit einem Transfergatteransteuertaktsignal beaufschlagt ist, sind die MOSFETS Q20 und Q21 abhängig von diesem Taktsignal gesteuert. Die Flipflopschaltung ist zwischen den Leitungen Ai und Ai' vorgesehen. Die Flipflopschaltung umfaßt zwei verbundene MOSFETs Q22 und Q23, wie dies in Fig. 2 gezeigt ist. Das Gate des einen der MOSFETs Q22 und Q23 ist mit dem Drain des anderen FET verbunden. Die Sources der MOSFETS Q22 und Q23 sind geerdet. Die Drains der MOSFETS Q22 und Q23 sind jeweils mit den Leitungen Ai und Ai' verbunden.
• Der zweite Transfergatterabschnitt 40-i ist an der nächsten Stufe zu der Verriegelungsspeicherzelle 20 vorgesehen (dies gilt auch für andere zweite Transfergatterabschnitte). Das zweite Transfergatter 40 hat zwei MOSFETS Q24 und Q25. Der MOSFET Q24 ist zwischen der Leitung Ai und einer Signaleingangs/ausgangsleitung 50 verbunden, und der MOSFET Q25 ist zwischen der Leitung Ai' und einer Signaleingangs/ausgangsleitung 50' verbunden. Die Gates der FETs Q24 und Q25 sind miteinander verbunden und an eine entsprechende i-te Spaltenwählleitung CSLi angeschlossen.
• Der Betriebsmodus des dRAM gemäß dem Ausführungsbeispiel der vorliegenden Erfindung mit der obigen Konfiguration wird anhand der Fig. 3A bis 3T und 4A bis 4T beschrieben.
• Zunächst werden eine normale Datenzugriffoperation und eine Operation zum Übertragen von in einer gewünschten Verriegelungsspeicherzelle gespeicherten Daten auf die Eingangs/Ausgangsleitungen 50 und 50' während der Vorladeperiode der Bitleitungen anhand der Fig. 3A bis 3T beschrieben. Da in dem Datenzugriffmodus des dRAM der Spannungspegel der Taktleitung K3 auf 3/2 Vdd eingestellt ist, wenn Daten anfänglich aus der gewünschten Zelle ausgelesen werden, sind alle Bitleitungen B und B' vorgeladen. Das i-te Bitleitungspaar Bi und Bi' (vgl. Fig. 2) wird beispielsweise herangezogen. Unter der Annahme, daß der Speicherzellenkondensator C5 Bitdaten bei einem logischen Pegel "1" speichert, ist der Knoten N1 des Kondensators C5 auf der Spannung Vdd durch diese Datenspeicherung gehalten (Fig. 3T). Der Knoten N2 des Blindzellenkondensators ist auf der Spannung Vss gehalten (Fig. 35). Unter der Annahmen daß die Verriegelungsspeicherzelle 20 Bitdaten bei einem logischen Pegel "0" speichert, sind anfängliche Potentiale der Knotenleitungen Ai und Ai' auf Vss bzw. Vdd eingestellt.
• Wenn in diesem Zustand, wie in Fig. 3A gezeigt ist, ein RAS-(Zeilenadreßstrobe- bzw. Abtast-)Signal von einer hohen Pegelspannung VIH auf eine niedrige Pegelspannung VIL abfällt, bevor eine Änderung im Pegel an einem Spaltenadreßstrobesignal (CAS-) Signal auftritt, fällt das Potential der Vorladetaktleitung K3 von der Spannung 3/2 Vdd auf die Spannung Vss, wie dies in Fig. 3D gezeigt ist. Gleichzeitig fällt das Potential des Blindzellentaktsignales K4 von der Spannung Vdd auf die Spannung Vss, wie dies in Fig. 3E gezeigt ist. Abhängig von der Änderung im Potential der Leitung K3 werden die FETS Q7 bis Q11 gleichzeitig abgeschaltet, um so ein Vorladen der Bitleitungen Bi und Bi' zu stoppen. Abhängig von einer Änderung im Potential der Leitung K4 werden die FETS Q14 und Q15 abgeschaltet, und die Blindzellenkondensatorknoten N2 und N3 werden von dem Massepotential Vss isoliert.
• Danach werden beispielsweise die Speicherzellenwortleitung MW1 und die Speicherzellenwortleitung DW2 gewählt. Wenn das Potential der Leitungen MW1 und DW2 von der Spannung Vss auf die Spannung 3/2 Vdd ansteigt, wie dies in den Fig. 3G und 3H gezeigt ist, werden die MOS- FET Q16 und Q13, die in den Zellen MC1 und DC1 enthalten sind, die mit den Leitungen MW1 und DW2 verbunden sind, leitend gemacht. Die Kondensatoren C5 und C4 sind elektrisch mit den Bitleitungen Bi und Bi' über jeweils die leitenden MOSFETS Q16 und Q13 verbunden. Daher werden elektrische Speicherinhalte der Kondensatoren C5 und C4 auf die Bitleitungen Bi und Bi' übertragen.
• Danach fällt das zu der Taktleitung K1 für den Leseverstärker 10 eingespeiste Abtasttaktsignal graduell von einer Spannungsdifferenz zwischen den Spannungen Vdd und Vth (angezeigt durch Vdd-Vth" in Fig. 3i) auf das Massepotential Vss ab, wie dies in Fig. 3i gezeigt ist. Somit wird der Leseverstärker 10 aktiviert. Die Fig. 3J und 3K zeigen Änderungen im Potential der Bit leitungen Bi und Bi'. Wenn der Leseverstärker 10 aktiviert wird, fällt das Potential der Bitleitungen Bi', das eine Spannungsübertragung in der Blindzelle DC2 abschließt, von dem Potential Vdd auf das Massepotential Vss, wie dies in Fig. 3K gezeigt ist. Das Potential der Bitleitungen Bi, die die "1"-Daten von der Speicherzelle MC1 ausliest, wird bei Vdd gehalten. Zu dieser Zeit fällt das Potential der Bitleitung Bi leicht und zeitweise aufgrund eines Koppelns und Durchgehens bezüglich der Bitleitungen Bi' ab, wie dies in Fig. 3J gezeigt ist.
• Jedoch wird diese Änderung im Pegel bald wiedergewonnen, und das Potential der Bitleitung Bi wird bei der Spannung Vdd konstant gehalten. Dies beruht darauf, daß das Taktsignal, das zu der Taktleitung K2 gespeist ist, die mit der Hochziehschaltung 12 verbunden ist, von der Spannung Vss auf die Spannung Vdd ansteigt, wie dies in Fig. 30 gezeigt ist, um die Hochziehoperation der Schaltung 12 zu beginnen. Nach Beginn der aktiven Hochziehoperation der Schaltung 12 wird der FET Q5 leitend gemacht, um so die Spannung Vdd zu der Bitleitung Bi über den FET Q5 zu speisen.
• Nachdem sich das Potential von der Spannung Vss auf die Spannung Vdd abhängig von dem Taktsignal K2 ändert, wie dies in Fig. 30 gezeigt ist, steigt das Transfergattertaktsignal, das zu der Taktleitung K5 gespeist ist, die mit dem ersten Gattertransferabschnitt 30 verbunden ist, von der Spannung Vss auf die Spannung 3/2 Vdd an, wie dies in Fig. 3F gezeigt ist. Somit werden die Transfergatter-FETS Q20 und Q21 leitend gemacht, und das erste Transfergatter 20-i wird in einen "Offen" Zustand gesetzt. Als Ergebnis sind die Bitleitungen Bi und Bi' elektrisch mit den Knotenleitungen Ai bzw. Ai' verbunden. Die Auslesedatenpotentiale, die auf den Bitleitungen Bi und Bi' erscheinen, werden zu den Knotenleitungen Ai und Ai' übertragen. Somit wird das Potential der Leitungen Ai und Ai' verändert, wie dies in den Fig. 3L und 3M gezeigt ist. Das heißt, das Potential der Knotenleitung Ai, die mit der Bitleitung Bi verbunden ist (d.h. der Speicherzelle MC1) wird von dem Massepotential Vss auf die Versorgungsspannung Vdd verändert, wie dies in Fig. 3L gezeigt ist. Das Potential der Leitung Ai', die mit der Bitleitungen Bi' (d.h. der Blindzelle (DC2) verbunden ist, wird von der Spannung Vdd auf die Spannung Vss verändert, wie dies in Fig. 3M gezeigt ist. Die Potentiale dieser Leitungen werden nach dem Abfall im Potential statisch durch die statische Flipflopschaltung gehalten.
• Die anderen Verriegelungsspeicherzellen (d.h. die statischen Speicherzellen 20-1, 20-2, ..., die in Fig. 1 gezeigt sind), werden in der gleichen Weise betrieben, wie dies oben beschrieben ist. Daher werden die Potentiale von all den Speicherzellen, die mit der bezeichneten Speicherzellenwortleitung (in diesem Fall der Leitung MW1) verbunden sind, und diejenigen der Blindzellen, die mit der Blindzellenwortleitung (in diesem Fall der Leitung DW2) verbunden sind, übertragen auf und gehalten in den Knotenleitungspaaren A und A' der entsprechenden Verriegelungsspeicherzellen. Mit anderen Worten, die Speicherinhalte von all den Speicherzellen, die mit einer bezeichneten Speicherzellenwortleitung verbunden sind, werden statisch in den entsprechenden Verriegelungsspeicherzellen 20-1, 20-2, ..., 20-i, ... gespeichert.
• Wenn das zu der Spaltenwählleitung CSi gespeiste Spaltenwählsignal von der Spannung Vss zu der Spannung 3/2 Vdd verändert wird, um das i-te Bitleitungspaar Bi und Bi' zu wählen, wie dies in Fig. 3N gezeigt ist, so werden die Übertragungsgatter-FETs Q24 und Q25, die längs des Knotenleitungspaares Ai und Ai' vorgesehen sind, welche mit dem Leitungspaar Bi und Bi' verbunden sind, leitend gemacht, und das zweite Transfergatter 40-i wird in den "Offen"-Zustand gesetzt. Daher werden die Leitungen Ai und Ai' elektrisch zu den Eingangs/Ausgangsleitungen 50 und 50' über die FETs Q24 und Q25 geleitet. Die Datenpotentiale der Leitungen Ai und Ai' werden jeweils zu den Leitungen 50 und 50' übertragen. Daher wird das Potential der Leitung 50 bei Vdd gehalten, wie dies in Fig. 30 gezeigt ist, und das Potential der Leitung 50' fällt von Vdd auf Vss, wie dies in Fig. 3P gezeigt ist. Somit werden Ausgangsdaten Dout über die Leitungen 50 und 50' abhängig von den ausgelesenen Daten erzeugt, um einen logischen "hohen" Pegel VOH zu haben, wie dies in Fig. 3Q gezeigt ist. Es sei bemerkt, daß, während die Leitungen Bi und Bi' mit den Leitungen 50 und 50' verbunden sind, das Datenlesen/schreiben durchgeführt werden kann, ohne dieses durch die Verriegelungsspeicherzelle 20 zu haben (wie in der herkömmlichen Weise).
• Wenn danach das CAS-Signal von der Spannung VIL auf die Spannung VIH ansteigt, wie dies in Fig. 38 gezeigt ist, fällt das Potential an den Leitungen MW1 und DW2 von 3/2 Vdd auf Vss (vgl. Fig. 3F, 3G und 3H). Dann werden die FETS Q20 und Q21 des Gatters 30 nicht leitend, um so elektrisch das Bitleitungspaar Bi und Bi' und das Knotenleitungspaar Ai und Ai' zu trennen. Die Verriegelungsspeicherzelle 20 ist elektrisch von den Leitungen Bi und Bi' getrennt. Wenn in diesem Zustand das Vorladungstaktsignal K3 von der Spannung Vss auf die Spannung 3/2 Vdd verändert ist, wie dies in Fig. 3D gezeigt ist, beginnt das Vorladen der Bitleitungen. Es sei bemerkt, daß während der Vorladeoperation die statische Speicherzelle 20 von den Leitungen Bi und Bi' getrennt gehalten ist, und das Potential an den Leitungen Ai und Ai' wird statisch durch die Flipflopschaltung gehalten.
• Es wird ein Fall beschrieben, bei welchem das CAS- Signal von der hohen Spannung 3/2 Vdd auf die niedrige Spannung Vss wieder abfällt, und ein anderes Bitleitungspaar (nicht gezeigt, jedoch als j-tes Bitleitungspaar bezeichnet) wird gewählt. In diesem Fall wird ein Wählsignal, das sich von der Spannung Vss auf die Spannung 3/2 Vdd ändert, wie dies in Fig. 3R gezeigt ist, zu den j-ten Bitleitungen gespeist. Verriegelungsspeicherzellen (nicht gezeigt), die für die j-ten Bitleitungen vorgesehen sind, speichern statisch Datenspannungen entsprechend dem Speicherinhalt des Speichers und Blindzellen, die mit den gewählten Wort-leitungen MW1 und DW2 und den j-ten Bitleitungen verbunden sind. Daher kann während der Vorladeoperation die Datenspannung, die in der j-ten Verriegelungsspeicherzelle gehalten ist, zu den Eingangs/Ausgangsleitungen 50 und 50' übertragen werden.
• Ein Betrieb zum Schreiben von in einer gewünschten Verriegelungsspeicherzelle gespeicherten Daten in eine entsprechende dynamische Speicherzelle wird im folgenden anhand der Fig. 4A bis 4T erläutert. Die Fig. 4A bis 4T zeigen Signalformdiagramme von elektrischen Signalen, die von den Hauptteilen des dRAM des Ausführungsbeispiels erzeugt sind, wenn in der spezifischen Verriegelungsspeicherzelle gehaltene Daten in eine entsprechende Speicherzelle in dem dRAM zu schreiben sind. Die Fig. 4A bis 4T entsprechen den Fig. 3A bis 3T. Die Fig. 4A und 4T zeigen Wellenformen der RAS- und CAS- Signale. Die Fig. 40 bis 4F zeigen Wellenformen der Taktsignale, die zu den Taktleitungen K2 bis K5 gespeist sind. Die Fig. 4G und 4H zeigen Änderungen im Potential der Speicherzellenwortleitung MW1 und der Blindzellenwortleitung DW2. Fig. 41 zeigt eine Wellenform des Taktsignales, das zu der Taktleitung K1 gespeist ist, die mit dem Leseverstärker 10 verbunden ist. Die Fig. 4J und 4K zeigen Änderungen im Potential des i-ten Bitleitungspaares Bi und Bi'. Die Fig. 4L und 4M zeigen Änderungen im Potential des Knotenleitungspaares Ai und Ai' der mit den Leitungen Bi und Bi' verbundenen Verriegelungsspeicherzelle. Die Fig. 4N zeigt die Wellenform des Spaltenwählsignales CSLi. Die Fig. 40 und 4P zeigen Änderungen im Potential des Eingangs/Ausgangsleitungspaares 50 und 50'. Die Fig. 4Q zeigt ein Ausgangsdatenpotential. Die Fig. 4R zeigt die Wellenform eines Spaltenwählsignales CSLj (nicht in Fig. 2 gezeigt), das zu dem j-ten Bitleitungspaar gespeist ist. Die Fig. 45 und 4T zeigen Änderungen im Potential der Kondensatorknoten N2 und N1 der Blindzelle DC2 und der Speicherzelle MC1, die mit dem i-ten Bitleitungspaar verbunden sind.
• Wenn, wie in den Fig. 4A und 48 gezeigt ist, das CAS- Signal sich von einem hohen Potential (VIH) auf ein niedriges Potential (VIL) vor dem RAS-Signal verändert, fällt das Vorladetaktsignal K3 von der Spannung 3/2 Vdd auf die Spannung Vss (vgl. Fig. 4D), um so elektrisch die Bitleitungen erdfrei oder schwimmend zu machen. Da gleichzeitig das Potential des Blindzellentaktes K4 von Vdd auf Vss in der gleichen Weise wie in dem Datenauslesemodus abfällt, wie dies in Fig. 4E gezeigt ist, werden die FETS Q14 und Q13 nicht leitend gemacht. Daher werden die Knoten N2 und N3 der Kondensatoren von dem Massepotential isoliert. Bevor die Potentiale der Wort leitungen MW1 und DW2 von der Spannung Vss auf die Spannung 3/2 Vdd ansteigen, wie dies in den Fig. 4G und 4H gezeigt ist, wird das Potential des Transfergatteransteuertaktsignales K3 von der Spannung Vss auf die Spannung 3/2 Vdd verändert, wie dies in Fig. 4F gezeigt ist. Daher wird das erste Tranfergatter 30-i in den "Offen"-Zustand gesetzt, und die Verriegelungsspeicherzelle 20-i wird elektrisch von den Bitleitungen Bi und Bi' getrennt.
• Die Verriegelungsspeicherzelle 20 kann statisch die Daten der zuvor gewählten Speicherzelle MC1 kontinuierlich selbst während der Vorladeperiode der Bitleitungen speichern. Wenn die FETS Q20 und Q21, die in dem ersten Transfergatterabschnitt 30 enthalten sind, leitend abhängig von dem Transfergatteransteuertaktsignal K5 gemacht werden, werden die Potentiale der Knotenleitungen Ai und Ai' der Verriegelungsspeicherzelle (vgl. Fig. 4L und 4M) zu dem entsprechenden i-Bitleitungspaar Bi und Bi' über das Transfergatter 20-i übertragen. Als ein Ergebnis fällt der Potentialpegel der Bitleitungen Bi von der Spannung Vdd auf die Spannung Vss, wie dies in Fig. 4J gezeigt ist, und gleichzeitig wird der Potentialpegel der Eitleitungen Bi' kontinuierlich bei der Versorgungsspannung Vdd gehalten, wie dies in Fig. 4K gezeigt ist.
• Wenn danach die Wort leitungen MW1 und DW2 gewählt werden, wird ein logischer Wert entsprechend der Spannung Vss, übertragen von der Knotenleitung Ai der Verriegelungsspeicherzelle 20 auf die Bitleitungen Bi, in den Speicherzellenkondensator C5 geschrieben. Als ein Ergebnis werden, wie in den Fig. 4S und 4T gezeigt ist, die Potentiale der Knoten N2 und N1 verändert. Während dieses Intervalles werden die Leitungen 50 und 50' konstant bei der Spannung Vdd gehalten (vgl. Fig. 40 und 4P), und das Ausgangsdatenpotential wird bei einem Zwischenpotential Hiz zwischen einem logischen "1"-Pegel und einem logischen "0"-Pegel gehalten (vgl. Fig. 4Q) Während der obigen Operation werden das i-te Spaltenwählsignal CSLi und das andere Spaltenwählsignal CSLj konstant bei dem Potential Vss gehalten (vgl. Fig. 4N und 4R).
• Gemäß dem dRAM mit den Hilfsstatikzellen der vorliegenden Erfindung werden Speicherdaten von all den Speicherzellen, die mit einer gewählten Spdicherwortleitung verbunden sind, zu den entsprechenden Verriegelungsspeicherzellen (20) gespeist, und sie werden dadurch statisch gehalten. Eine derartige statische Datenspeicherung in den Verriegelungsspeicherzellen wird kontinuierlich durchgeführt, bis die nächste Wortleitung bezeichnet ist. Wenn daher während der Vorladeperiode der Bitleitungen, durchgeführt in der obigen Operation, Speicherdaten in einer anderen Speicherzelle aus den mit der gewählten Wortleitung verbundenen Speicberzellen gelesen werden müssen, kann die Verriegelungsspeicherzelle entsprechend der gewissen Speicherzelle bezeichnet werden, um die Daten daraus auszulesen. Falls notwendig, kann ein Zugreifen von Speicherdaten der Verriegelungsspeicherzelle selbst in der Vorladeperiode wiederholt werden, bis die nächste Wortleitung bezeichnet ist. Wie für die mit der gewählten Wortleitung verbundenen Speicherzellen ist ein Datenzugreifen dazwischen nicht auf die Vorladeoperation begrenzt und kann in einer gewünschten Anzahl wiederholt werden. Daher kann die Datenzugriffgeschwindigkeit des dRAM stark verbessert werden.
• Weiterhin können gemäß der vorliegenden Erfindung einmal in der Verriegelungsspeicherzelle gespeicherte Daten wieder bei Bedarf in eine entsprechende Speicherzelle selbst in der Vorladeperiode der Bitleitungen geschrieben werden. Als ein Ergebnis kann auch die Operationsgeschwindigkeit im Datenschreibmodus verbessert werden.
• Obwohl die vorliegende Erfindung anhand bestimmter Ausführungsbeispiele gezeigt und beschrieben wurde, wird angenommen, daß zahlreiche Änderungen und Modifikationen, die für den Fachmann selbstverständlich sind und auf die sich die Erfindung bezieht, im Bereich der Erfindung liegen.
• Beispielsweise wurde in dem obigen Ausführungsbeispiel die gefaltete Bitleitungskonfiguration angenommen. Jedoch kann die vorliegende Erfindung auch auf einen dRAM einer Bitleitungskonfiguration mit offenem Ende angewandt werden. Ebenso kann die vorliegende Erfindung auch auf einen statischen RAM angewandt werden.

Claims (6)

1. Dynamische Halbleiterspeichervorrichtung mit:

zwei oder mehr parallelen Bitleitungen (B, B'), die auf einem Substrat gebildet sind,

zwei oder mehr parallelen Wortleitungen (MW1, MW2, ..., MW(n-1), MW), die im wesentlichen senkrecht zu den Bitleitungen vorgesehen sind,

einer oder mehr dynamischen Speicherzellen (MC1, MC2, ..., MC(n-1), MCn), die an Schnittstellen der Bitleitungen und der Wortleitungen vorgesehen sind,

einem Paar von Dateneingangs/ausgangsleitungen (50, 50'),

einer mit den Bitleitungen verbundenen Leseverstärkereinrichtung, um in einem Datenzugriffmodus der Speichervorrichtung eine in einer gewählten dynamischen Speicherzelle, die mit einer gewissen Wortleitung verbunden ist, gespeicherte Datenspannung abzutasten und zu verstärken,

einer mit den Bitleitungen verbundenen Hilfsspeicherzelleneinrichtung (20) zum statischen Speichern der darauf gespeisten Datenspannung,

einer mit den Bitleitungen, der Hilfsspeicherzelleneinrichtung und den Dateneingangs/ausgangsleitungen verbundenen Transfergattereinrichtung (30, 40), um Datenspannungen, die in dynamischen Speicherzellen gespeichert sind, die mit der gewissen Wortleitung verbunden sind, zu der Hilfsspeicherzelleneinrichtung zu übertragen und um selbst während einer Vorladeperiode elektrisch die Hilfsspeicherzelleneinrichtung mit den Dateneingangs/- ausgangsleitungen zu verbinden, wodurch irgendeine der Datenspannungen zu den Dateneingangs/ausgangsleitungen selbst während der Vorladeperiode ausgelesen werden kann, wobei die Transfergattereinrichtung aufweist:

eine erste Transfergatterschaltungseinrichtung (30), die zwischen den Bitleitungen (B, B') und der Hilfsspeicherzelleneinrichtung (20) vorgesehen ist, mit Transfertransistoren, die für jede Bitleitung einen Transfertransistor (Q20, Q21) umfassen, der allein zu der elektrischen Verbindung von der einen Bitleitung (B, B') mit einer entsprechenden Hilfsspeicherzelleneinrichtung in dem Datenzugriffmodus und in dem Datenschreibmodus zugeordnet ist, um die Hilfsspeicherzelleneinrichtung von den Bitleitungen abhängig vbn einer Änderung in dem Potentialpegel eines Triggerimpulssignales zu trennen, das extern dort eingespeist ist, wodurch die Datenspannungen, die gerade in den dynamischen Speicherzellen gespeichert sind, die einer gewählten Wortleitung zugeordnet sind, im wesentlichen gleichzeitig zu der Hilfsspeicherzelleneinrichtung übertragen werden, wobei die Transfertransistoren durch eine gemeinsame Gattersteuerleitung (K5) gesteuert sind, und

eine zweite Transfergatterschaltungseinrichtung (40), die zwischen der Hilfsspeicherzelleneinrichtung und den Dateneingangs/ausgangsleitungen vorgesehen ist, um elektrisch die Hilfsspeicherzelleneinrichtung mit den Dateneingangs/ausgangsleitungen in dem Vorlademodus zu verbinden, so daß irgendeine der in der Hilfsspeicherzelleneinrichtung gespeicherten Datenspannungen auf die Dateneingangs/ausgangsleitungen ausgelesen werden kann.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Hilfsspeicherzelleneinrichtung aufweist:

eine Array von statischen Speicherzellen (20), die jeweils mit den Bitleitungen (B, B') verbunden sind, wobei jede der statischen Speicherzellen eine statische Flipflopschaltung umfaßt.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß jede der Bitleitungen ein erstes Ende hat, mit welchem eine entsprechende Leseverstärkereinrichtung (10) verbunden ist, und daß jede Bitleitung ein zweites Ende aufweist, mit welchem eine entsprechende statische Speicherzelle (20) über die erste Transfergatterschaltungseinrichtung (30) verbunden ist.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die ersten und zweiten Transfergatterschaltungseinrichtungen (30, 40) Schalttransistoren umfassen.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß jede der dynamischen Speicherzellen (MC) einen Schalttransistor (Q16, Q17, Q18, Q19) und einen Kondensator (C5, C5, C7, C8) umfaßt.

6. Verfahren zum Betreiben einer dynamischen Halbleiterspeichervorrichtung nach einem der vorangehenden Ansprüche, umfassend ein Trennen der Hilfsspeicherzelleneinrichtung von den Bitleitungen abhängig von einer Änderung in dem Potentialpegel eines dort extern eingespeisten Strobe- oder Abtastsignales, um im wesentlichen gleichzeitig zu der Hilfsspeicherzelleneinrichtung die Datenspannungen zu übertragen, die in den dynamischen Speicherzellen gespeichert sind, die einer gewählten Wortleitung zugeordnet sind, und Betreiben der zweiten Transfergatterschaltungseinrichtüng, um elektrisch die Hilfsspeicherzelleneinrichtung mit den Dateneingangsiausgangsleitungen in dem Vorlademodus der Vorrichtung zu verbinden, damit eine der in der Hilfsspeicherzelleneinrichtung gespeicherten Datenspannungen auf die Dateneingangs/ausgangsleitungen ausgelesen werden.