DE2919166A1 - Speichervorrichtung - Google Patents

Description

Die Erfindung betrifft einen Speicher und insbesondere einen Halbleiterspeicher, der in Form einer integrierten Halbleiterschaltung aufgebaut ist.

Bei Halbleiterspeichern geht die Entwicklung dahin, daß man zu. immer größeren Speicherkapazitäten übergeht und daß die internen das Auslesen aus Speicherzellen steuernden Auslesesignale auf einen möglichst kleinen Pegel abgesenkt werden. Um diese niederen Auslesesignale sidier weiterzuverarbeiten und um mit hohen Geschwindigkeiten ein- und auslesen zu können, wurde bisher sehr häufig ein Speicheraufbau verwendet, bei dem ein Signal, das aus einer Speicherzelle auf eine Zeichenleitung gegeben wird, einmal mit Hilfe eines als "Zeichen-Leseverstärker" bezeichneten Differenzverstärkers verstärkt und dann nach außen übertragen wird. Als derartige Speicher werden im allgemeinen Speicher vom Ein-Transistor-Typ verwendet, bei denen die Speicherzellen einen Transistor und einen Kondensator umfassen. Eine derartige Speicheranordnung wird dadurch aufgebaut, daß man eine Speicherzelle an jedem Kreuzungspunkt einer Matrix anordnet, die von einer Vielzahl von Wortleitungen und einer Vielzahl von Zeichenleitungen gebildet wird, von denen jede mit einem Leseverstärker verbunden ist. Der Leseverstärker wird mit einem aus einer Speicherzelle ausgelesenen Signal über eine Zeichenleitung versorgt und verstärkt dieses Signal. In den letzten Jahren wurde die Speicherkapazität solcher Speicher sehr stark vergrößert und die Anzahl von Speicherzellen, die mit einer Zeichenleitung verbunden sind, wurde stark erhöht. Als Folge hiervon wurde auch zwangsläufig die elektrostatische Kapazität der Zeichenleitung vergrößert. Daher wird sehr häufig der Pegel eines Eingangssignals an einen Leseverstärker verringert, was Fehlfunktionen des LeseVerstärkers zur Folge hat. Um diese Verringerung des Eingangssignalpegels zu kompensieren, war es nötig, die Leseverstärker außerordentlich empfindlich auszubilden und/oder die elektrostatische Kapazität von Speicher-

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zellen selbst zu vergrößern, um den Auslesepegel aus einer angewählten Zelle auf einer Zeichenleitung zu erhöhen. Als Folge hieraus ergibt sich der Nachteil, daß sich die Ohipgröße gegebenenfalls vergrößert. Zusätzlüi hat die Vergrößerung der elektrostatischen Kapazität, die von einer Zeichenleitung gebildet wird, die Ausbildung eines Verzögerungskreises zur Folge, der eine große Zeitkonstante besitzt, so daß die dem Stand der Technik entsprechenden Anordnungen auch den Nachteil besitzen, daß die Geschwindigkeit von Auslesevorgängen stark verkleinert ist.

Darüber hinaus ist es vor dem jeweiligen Auslesevorgang erforderlich, die Zeichenleitung auf ein vorgegebenes Potential aufzuladen, d.h. die sogenannte Voraufladung durchzuführen. Wenn ein Leseverstärker ein ausgelesenes Signal verstärkt, dann \iri_rd von den voraufgeladenen Zeichenleitungen eine, an die ein niedrigeres Auslesesignal· angel·egt ist, auf Massepotential· entladen. Demgemäß hat ein Anwachsen der Kapazität der Zeichenieitung die nachteiiige Folge, daß die dynamische Leistungsaufnahme wächst.

Aufgabe der Erfindung ist es, eine Speichervorrichtung zu schaffen, bei der die Lastkapazität einer Zeichenleitung verringert und somit die Erkennungs- bzw. Leseempfindlichkeit erhöht ist.

Ein weiteres Ziel der Erfindung ist es, eine Speichervorrichtung zu schaffen, mit der sehr schnelle Lesevorgänge durchgeführt werden können.

Gemäß einem Merkmal der Erfindung ist eine Speichervorrichtung vorgesehen, die Leseverstärker umfaßt, die erste und zweite Eingangspunkte besitzen, wobei eine erste Gruppe von Zeichenleitungen jeweils über Gatfcernforrichtungen mit dem ersten Eingangspunkt gekoppelt ist, und eine zweite Gruppe

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von Zeichenleitungen jeweils über Gatter-Vorrichtungen mit dem zweiten Eingangspunkt gekoppelt ist, und wobei jeweils eine Zeichen!eitung aus der ersten Gruppe von Zeichenleitungen und aus der zweiten Gruppe von Zeichenleitungen ausgewählt wird.

Gemäß einem weiteren Merkmal der Erfindung ist eine Speicheranordnung vorgesehen, die eine Vielzahl von Paaren von Zeichenleitungen, eine Vielzahl von Leseverstärkern mit einem ersten Eingangsanschluß und einem zureiten Eingangsanschluß, eine Vielzahl von Paaren von Gattervorrichtungen, eine Vielzahl von Wortleitungen und eine Vielzahl von Speicherzellen umfaßt, die an den Schnittstellen bzw. Schnittpunkten der Zeichenleitungen mit den Wortleitungen angeordnet sind, wobei der erste Eingangsanschluß und der zweite Eingangsanschluß eines jeden Leseverstärkers durch das Paar von Gattervorrichtungen funktionsmäßig an das Paar von Zeichenleitungen gekoppelt ist.

Gemäß der Erfindung ist eine Vielzahl von Zeichenleitungen über entsprechende Schalttransistoren mit jeweils einem von zwei Eingangsanschlüssen eines Zeichen-Leseverstärkers verbunden. Speicherzellen, die mit Zeichenleitungen verbunden sind, die mit demselben Zeichenverstärker verbunden sind, sind jeweils mit verschiedenen Adressleitungen gekoppelt, während die Eeferenzzellen jeweils an wenigstens eine Zeichenleitung gekoppelt sind. Im Betrieb der Speichervorrichtung wird ein erster Schalttransistor einer Zeichenleitung, an die eine ausgewählte Speicherzelle angekoppelt ist, leitend gemacht und wird ein zweiter Schalttransistor, der dem ersten Schalttransistor entspricht, leitend gemacht, so daß eine ausgewählte Referenzzelle an den anderen Eingangsanschluß des Leseverstärkers angekoppelt werden kann, an dessen ersten Eingangsanschluß der Schalttransistor angekoppelt ist.

Auf diese Weise wird die Anzahl von Speicherzellen, die mit einer Zeichenleitung verbunden sind, verringert, so daß die

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Kapazität einer Zeichenleitung verringert wird, was ein großes Kapazitatsverhaltnis des in einer Speicherzelle enthaltenen Kondensators zur Zeichenleitung und eine kleine Fläche der Speicherzelle zur Folge hat. Weiterhin ist es nicht erforderlich, die Anzahl von Zeichen-Leseverstärkern zu vergrößern. Es wird also eine Speicheranordnung erzielt, die zuverlässig arbeitet und für einen Hochgeschwindigkeitsbetrieb geeignet ist, die eine geringe Leistungsaufnahme besitzt und eine hohe Ausbeute ermöglicht.

Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung beschrieben; in dieser zeigt:

Fig. 1 das Schaltdiagramm einer Ein-Transistor-Speicherzelle, Fig. 2 das Schaltdiagramm einer Eeferenzzelle,

Fig. 3 eine Draufsicht auf die Struktur einer Halbleiteranordnung, bei der die Ein-Transistor-Speicherzelle aus Fig. 1 Verwendung findet,

Fig. 4· eine Querschnittsansicht längs der Linie B-B in Fig. 5,

Fig. 5 ein schematisch.es Blockdiagramm, das eine Speicherzellenmatrix xd-edergibt, die aus Ein-Transistor-Speicherzellen gemäß dem Stand der Technik besteht,

Fig. 6 ein Blockdiagramm einer ersten bevorzugten Ausführungsform der Halbleiter-Speicheranordnung gemäß der Erfindung,

Fig. 7 ein Blockdiagramm einer zweiten bevorzugten Ausführungsform der Halbleiter-Speichervorrichtung gemäß der Erfindung , und

Fig. 8 ein Wellenformdiagramm für die Betriebs zu stände der Speichervorrichtung nach Fig. 7.

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In Fig. 1 ist eine Speicherzelle vom Ein-Transistor-Typ wiedergegeben, bei der die eine Belegung eines Kondensatorelementes C, das zum Speichern einer logischen Information in Form eines Potentials dient, mit einem Anschluß T verbunden ist, an dem ein konstantes Potential angelegt ist, und bei der die andere Belegung des Kondensatorelementes G über die Quellen-Senken-Strecke eines MOS-Schalttransistors Q mit einer Zeichenleitung D verbunden ist. Das Auslesen und Einschreiben von logischer Information wird zwischen dem Kondensatorelement C und der Zeichenleitung D durch den Transistor Q hindurch bewirkt. Mit dem Gate- bzw. Steuerelektrodenanschluß des Transistors Q ist eine Wortleitung A verbunden.

3?ig. 2 zeigt eine Referenzzelle, die dazu dient, ein Referenzpotential an einen Zeichen-Leseverstärker anzulegen. Ein Kondensatorelement Cr der Referenzzelle besitzt eine kleinere Kapazität als das Kondensatorelement 0 der Speicherzelle, und die eine Belegung des Kondensatorelementes Gr ist mit einem Anschluß T für ein festes Potential verbunden, während die andere Belegung sowohl mit einem Rücksetztransistor Qr äLs acch mib einem. Schalttr"ansistor Q verbunden ist. Der zweite Anschluß des Transistors Q ist mit einer Zeichenleitung verbunden und die Steuerelektrode des Transistors Q ist an eine Referenz-Vortleitung AR angeschlossen. Der zweite Anschluß des Transistors Qr ist geerdet bzw. mit Masse verbunden, während seine Steuerelektrode mit einem Anschluß R verbunden ist.

Zur Bildung einer Speicherzelle, wie sie z.B. in den Pig. 3 und 4 wiedergegeben ist, wird in einem P-dotierten Halbleitersubstrat 11 eine N-Diffusionsschicht 12 als Senke eines Schalttransistors ausgebildet und über einen Kontaktbereich 13 mit einer metallischen Verdralitungsschicht D, die als Zeichenleitung dient, verbunden. In der Hähe der Diffusionsschicht 12 ist innerhalb einer Isolationsschicht 14 eine Adressleitung A aus einer polykristallinen Siliziumschicht· gebildet. In der ITähe dieser Vortleitung A ist innerhalb der-

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selben Isolationsschicht 14 die eine Elektrode 15 eines Kondensatorelementes C für eine Speicherzelle ausgebildet, wobei diese Elektrode aus einer polykristallinen Siliziumschicht besteht.

In einer allgemeinen Speichermatrix, wie sie in S¹Ig, 5 dargestellt ist, sind Speicherzellen M11 bis 1143, wie sie beispielsweise in Pig. 1 dargestellt sind, in vier Zeilen und drei Spalten angeordnet und Paare von Zeichenleitungen D1 und UT, D2 und D~2~, sowie D3 und Ί?3 sind für die jeweiligen Spalten vorgesehen. Die Speicherzellen in einer jeden Spalte sind mit der einen oder der anderen Zeichenleitung des jeweiligen Zeichenleitungspaares in Abhängigkeit davon verbunden, ob sich die Speicherzelle in einer ungeradzahligen oder einer geradzahligen Zeile befindet. Die Speicherzellen sind mit den jeweiligen Wortleitungen A1 bis A4 verbunden, die den Zeilen entsprechen, in denen sich die betreffenden Speicherzellen befinden. Mit den Zeichenleitungen D1, D2 und D3 sind Referenzzellen Iir11, Mr12 und Mr13 verbunden, die gemeinsam an eine Referenz-Wortleitung AR1 angeschlossen sind. Auf der anderen Seite sind mit den Zeichenleitungen Th, D~2 und T?3 Referenzzellen Mr21, Mr22 und Mr23 verbunden, die gemeinsam an eine Referenz-Wortleitung AR2 angeschlossen sind. Der Ausgang eines X-Dekoders 18 liefert ein Ausgangssignal an eine der Wortleitungen A1 bis A4, während der Ausgang eines Y-Dekoders 19 eine der Gatterschaltungen G1, G2 ader G3 öffnet, um irgendeines der Zeichenleitungspaare D1 D~1, D2 D*2 oder D3 T?3 an einen Auß enverbindungs ans chluß 21 anzuschließen. Zwischen den Paaren von Zeichenleitungen D1 1)1,

D2 D"2 und D3 T7j isb jeweils ein Leseverstärker SA1, SA2 und SA3 angeschlossen.

Wenn ein Ausgangssignal des X-Dekoders 18 an eine Wortleitung A angelegt wird, werden die elektrischen Ladungen, die in der Zeile von Speicherzellen, die mit dieser Wortleitung A verbunden sind, jeweils auf die Zeichenleitungen entladen,

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an die die "betreffenden Speicherzellen angeschlossen sind, und hierdurch werden die Potentiale auf diesen Zeichenleitungen gemäß der in der entsprechenden Speicherzelle gespeicherten Information geändert. Zusätzlich wird in Abhängigkeit von den dekodierten Ergebnissen des X-Dekoders 18 ein Ausgangssignal vom Referenzdekoder 22 an eine der beiden Referenz-Wortleitungen AR1 und AR2 geliefert. Dann erscheint das Ausgangssignal des Referenzdekoders 22 auf der Referenz-Wortleitung, die über eine Referenzzelle mit der einen Zeichenleitung in jedem Zeichenleitungspaar gedoppelt ist, während die andere Zeichenleitung über die ausgewählte Speicherzelle mit der Wortleitung gekoppelt ist, auf der das Ausgangssignal des X-Dekoders 18 erscheint. Auf diese Weise wird ein Referenzpotential von der Referenzzelle an die Zeichenleitung des Zeichenleitungspaares angelegt, an die das Auslesepotential nicht angelegt ist. Die Auslesepotentiale und die Referenzpotentiale werden an die Leseverstärker SA1, SA2 bzw. SA 3 angelegt. Diese Leseverstärker bestehen beispielsweise aus einer Flip-Flop-Schaltung oder einem Differenzverstärker, in dem das Auslesepotential mit dem Referenzpotential verglichen wird, um einen Zustand anzunehmen, der dem Ergebnis dieses Vergleiches entspricht, so daß das Potential der Zeichenleitung einen Zustand annimmt, der dem Ergebnis des Vergleiches entspricht, so daß das Potential der Zeichenleitung als das verstärkte Ausgangspotential verändert wird. Demgemäß kann die in der ausgelesenen Speicherzelle enthaltene Information, die bei dem Auslesevorgang zerstört worden ist, wieder in dieselbe Speicherzelle eingeschrieben werden. In Antwort auf die an den Y-Dekoder 19 angelegte Adresse öffnet sich eine der Gatterschaltungen G1, G2 oder G3>, um die ausgewählte Zeichenleitung elektrisch mit dem Anschluß 21 zu verbinden, so daß ein Auslesevorgang von der Zeichenleitung zum Anschluß 21 oder ein Einschreibe vor gang vom Anschluß 21 zur Zeichenleitung durchgeführt werden kann. Das Wiedereinschreiben in die Speicher-

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zellen mit Hilfe der Leseverstärker SA1 bis SA3 wird als "Wiederauffrischen" bezeichnet.

In einem Speicher vom Ein-Transistor-Typ wird die logische Information in Form eines Potentials in einem Kondensator-Element C in einer Speicherzelle gespeichert, d.h. als eine in diesem Kondensator-Element 0 gespeicherte Ladung. Aufgrund von Leckströmen zum Substrat geht die im Kondensator-Element G gespeicherte Ladung im Laufe der Zeit verloren. Daher ist es erforderlich, jede Speicherzelle innerhalb eines vorgegebenen konstanten ZeitIntervalls, beispielsweise alle 2 Millisekunden wieder aufzufrischen. Bei der in Pig. 5 dargestellten Speicherzellenanordnung müssen, da jeweils eine Zeile von Speicherzellen immer gleichzeitig aufgefrischt wird, alle Zeilen-Adressleitungen der Reihe nach angesteuert werden, um alle Speicherzellen aufzufrischen, und die Anzahl von Einzelzyklen, die wiederholt bzw. durchlaufen werden müssen, bis alle Speicherzellen aufgefrischt worden sind, ist gleich der Anzahl von Zeilen-Adressleitungen, d.h. Wortleitungen. Diese Gesamtheit von Einzelzyklen wird als Auffrisch-Zyklus bezeichnet. Bei der in Fig. 5 wiedergegebenen Speicheranordnung umfaßt der Auffrisch-Zyklus vier Einzelzyklen und normalerweise umfassen in einem 16-K-Bit-Speicher die Auffrischzyklen 128 Einzelzyklen.

Wenn die Kapazität eines Kondensator-Elementes G in einer Speicherzelle (die im folgenden der Einfachheit .halber als Kapazität einer Speicherzelle bezeichnet wird) durch O₀ dargestellt wird, während die gesamte parasitäre Kapazität einer Zeichenleitung D als solche bei einem Auslesevorgang durch Gd bezeichnet wird, dann ist der Betto-Eingangs-Signalwert, der von einem Leseverstärker bei einem Auslesevorgang erhalten bzw. empfangen wird, die Differenz zwischen dem Auslesepotential der Speicherzelle und dem Referenzpotential, und dieser Eingangs-Signalwert ist ungefähr proportional zum Verhältnis der Speicherzellenkapazität G_ß zur Zeichenleitungs-Kapazität Od, d.h. zum

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Wenn dieses Eingangssignal größer wird, dann wird der Betrieb des Zeichen-Leseverstärkers zuverlässiger und der Verstärkungsvorgang läuft schneller ab. In letzter Zeit wurden Fortschritte mit der Beschleunigung der Arbeits- bzw. Schaltvorgänge der Schaltkreise erzielt und der Anteil der Zugriffszeit, der durch den Betrieb des Zeichen-Leseverstärkers eingenommen wird, ist größer geworden. Demgemäß würde ein schnelleres Arbeiten des Zeichen-Leseverstärkers ein schnelleres Arbeiten der gesamten Schaltung zur Folge haben. Daher wird eine kleinere Zeichenleitungs-Kapazität Cd und eine größere Speicherzellen-Kapazität Og angestrebt.

Hinsichtlich der Leistungsaufnahme bzw. des Leistungsverbrauchs ist zu berücksichtigen, daß vor dem Auslesevorgang durch eine Zeichenleitung es erforderlich ist, die Zeichenleitung auf ein vorgegebenes Potential aufzuladen, d.h. die Voraufladung durchzuführen. Wenn ein Zeichen-Leseverstärker arbeitet, um die Verstärkung eines auszulesenden Signals durchzuführen, dann wird unter den voraufgeladenen Zeichenleitungen eine Zeichenleitung, auf der ein niedrigeres Potential des auszulesenden Signals erscheint, zur Masse bzw. Erde entladen. Demgemäß wird dann, wenn die Zeichenleitungs-Kapazität Cd groß ist, auch die Leistungsaufnahme vergrößert. Die Zeichenleitungs-Kapazität Cd sollte also bevorzugterweise möglichst klein sein.

Sowohl hinsichtlich der Erhöhung der Ausbeute als auch hinsichtlich der Vergrößerung der in Bit ausgedrückten Speicherkapazität ist zu berücksichtigen, daß zur Vergrößerung der Speicherzellen-Kapazität C_Q die Fläche der Elektrode 15 des Kondensator-Elementes C in Fig. 3 vergrößert werden muß, wenn man nicht irgendwelche Herstellungsparameter ändern will, was ■ zur Folge hat, daß die Speicherzellenfläche und somit auch die Chip-Größe vergrößert wird; somit wirkt die Vergrößerung der Speicherzellen-Kapazität Cg einer Steigerung der Ausbeute und auch einer Vergrößerung der Speicherkapazität (unter

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Speicherkapazität ist hier nicht die Kapazität im elektrischen Sinn, sondern das Bit-mäßige Fassungsvermögen des Speichers zu verstehen) entgegen.

Wie man den "Fig. 3 und 4- entnimmt, umfaßt die Zeichenleitungs-Kapazität Gd eine Kapazität, die zwischen der als Senke des Schalttransistors Q in einer Speicherzelle dienenden Diffusionsschicht 12 und dem Substrat 11 vorhanden ist, eine Kapazität, die zwischen der als Zeichenleitung D dienenden metallischen Verdrahtung und der als Vortleitung dienenden Schicht A aus polykristallinem Silizium ausgebildet ist, und einer Kapazität, die zwischen der als die eine Elektrode des Kondensator-Elementes 0 dienenden Schicht 15 aus polykristallinem Silizium und der Zeichenleitung D vorhanden ist; diese Kapazitäten bilden den überwiegenden Teil der Zeichenleitungs-Kapazität Cd. Insbesondere in dem Fall, in dem die Anzahl von Auffrischzyklen vergrößert wird, wird bei einem herkömmlichen Speicher, bei dem ein Paar von Zeichenleitungen mit einem Leseverstärker gekoppelt ist, wie dies in !"ig. 5 dargestellt wird, in ent- , sprechender Weise die Zeichenleitungs-Kapazität vergrößert, da die Anzahl von Speicherzellen, die mit einer Zeichenleitung verbunden sind, vergrößert wird. Beispielsweise sind im Fall von 128 Auffrischzyklen 64- Speicherzellen mit einer Zeichenleitung verbunden. Bei einem herkömmlichen Speicheraufbau wird, wenn die Zeichenleitungs-Kapazität Cd durch eine Verringerung der Anzahl der an jede Zeichenle±ung gekoppelten Speicherzellen verringert wird, als Folge hiervon die Anzahl der Zeichenleitungen vergrößert. Bei einer solchen Veränderung wird auch die Anzahl von Zeichen-Leseverstärkern vergrößert. Da die Zeichen-Leseverstärker neben den Speicherzellen innerhalb eines Halbleiterchips eine große Fläche einnehmen, würde die Vergrößerung der Anzahl von Zeichen-Leseverstärkern eine Vergrößerung der Chip-Fläche zur Folge haben.

Wie oben beschrieben, ist bei den bisher bekannten Halbleiter-Speichern eine weitere Verbesserung sowohl hinsichtlich der

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Schaltkreis Stabilität "bzw. -zuverlässigkeit als auch, hoher Betriebsgeschwindigkeiten, hoher Ausbeuten und der Verwirklichung von geringer Leistungsaufnahme in unvermeidlicher Weise begrenzt.

Im folgenden wird nun eine bevorzugte Ausführungsform eines erfindungsgemäßen Speichers unter Bezugnahme auf Jig· 6 beschrieben, in der Schaltungsteile, die in Pig. 5 wiedergegebenen Schaltungsteilen entsprechen, mit denselben Bezugszeichen bezeichnet sind. An jeden der beiden Eingangsanschlüsse eines jeden Leseverstärkers SA1, SA2 oder SA 3 ist eine Vielzahl von Zeichenleitungen über Schalttransistoren S(S₁, S'_i$ "S₁, Έ¹ ^ : i=1,2,3) angeschlossen. Beispielsweise sind an den einen Eingangsanschluß des Leseverstärkers SA,. die Zeichenleitungen D^. und D' über die Schalttransistoren S,, bzw. S¹ y, angeschlossen, und sind mit dem anderen Eingangsanschluß die Zeichenleitungen IL und U¹^ über die Schalttransistoren ÜL bzw. Έ' , verbunden. Die Steuerelektroden der Transistoren Si, S'₂ und S¹, der betreffenden Schalttransistor-Paare, die mit dem einen Eingangsanschluß des jeweiligen Leseverstärkers verbunden sind, und die Steuerelektroden der Transistoren ^'^, S'p und Ή¹ ^ der jeweiligen Schalttransistor-Paare, die mit dem jeweils anderen Eingangsanschluß verbunden sind, sind mit einer gemeinsamen Zeichen-Auswahlleitung SE, verbunden, und die Steuerelektroden der übrigen Schalttransistoren S_x,, Sp, S^, B^, "EL und 'S, sind mit der anderen gemeinsamen Zeichen-Auswahlleitung SE₂ verbunden. Eine Eingangsadresse an dem X-Dekoder 18 oder ein dekodiertes Signal von diesem Dekoder wird einem Referenz-Dekoder 22 und einer Zeichen-Auswahlleitungs-Steuerschaltung 23 zugeführt. Dieser Referenz-Dekoder 22 und die Zeichen-Auswahlleitungs-St euer schaltung 23 sprechen auf die ihnen vom X-Dekoder 18 zugeführte dekodierte Information in der Weise an, daß sie den jeweils einen Eingangsanschluß der Leseverstärker mit Zeichenleitungen verbinden, die über Speicherzellen mit einer

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ausgewählten Wortleitung gekoppelt sind, und daß sie den jeweils anderen Eingangsanschluß der Leseverstärker mit Zeichenleitungen verbinden, die über Referenzzellen mit den ausgewählten Referenz-Wortleitungen gekoppelt sind. Beispielsweise wird in dem Fall, in dem die Wortleitung A^ durch den X-Dekoder 18 angewählt worden ist, die Referenz-Wortleitung AR, durch den Referenzdekoder 22 angewählt. Demgemäß werden die in den Speicherzellen M,.,,, M^ ^und- Ky.-, enthaltenen Informationen auf den Zeichenleitungen D¹^₁ D¹ρ bzw. D'^ ausgelesen, während an die Zeichenleitungen T)'., T)'ρ und!)¹, die entsprechenden Referenzpotentiale angelegt werden, die in den Referenzzellen Nr^o ^zw. M^x gespeichert sind. Zu diesem Zeitpunkt werden in Antwort auf ein von der Zeichen-Auswahlleitungs-Steuerschaltung 23 auf der Zeichen-Auswahlleitung SE^ abgegebenes Ausgangssignal die Schalttransistoren S¹,., S'p, S¹^, 'S¹,,, 'S"¹2 und Ή', in den leitenden Zustand geschaltet. Demgemäß werden die Informationspotentiale auf den Zeichenleitungen D¹^, D'p und D¹^ und die Referenzpotentiale auf den Zeichenleitungen "D"'^, T)'ρ und D"¹ -z jeweils in den Le se verstärkern SA-, SAp und SA, miteinander verglichen. Während die am äußeren Verbindungsanschluß 21 ausgelesenen Informationen, die von den Speicherzellen stammen, die an den einen Eingangsanschluß eines Leseverstärkers gelegt sind, eine Polarität besitzen, die der Polarität der Informationen entgegengesetzt ist, die von den Speicherzellen stammen, die an den anderen Eingangsanschluß desselben Leseverstärker gelegt sind, haben bei einem ein Einschreiben in die Speicherzellen bewirkenden Vorgang, die an die jeweiligen Speicherzellen angelegten Signale umgekehrte Polaritäten in Abhängigkeit von dem Eingangsanschluß des Leseverstärkers, mit dem die Speicherzellen verbunden sind, und somit kann die wiedergegebene Speicheranordnung genauso wie eine bekannte Speichervorrichtung behandelt werden.

Im Fall der in Fig. 6 dargestellten Speicherzellenmatrix

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bestehen die Auffrischzyklen aus vier Zyklen, doch ist die Anzahl der mit einer Zeichenleitung verbundenen Speicherzellen gleich zwei, was gerade die Hälfte der Anzahl der
Speicherzellen pro Zeichenleitung im Fall einer Speicherzellenmatrix von dem in Fig. 5 dargestellten Typ ist; dabei ist die Zahl der Wiederauffrischzyklen dieselbe. In entsprechender Weise kann in dem Fall, daß die Zahl von Auffrischzyklen so vergrößert wird, daß beispielsweise ein
64—K-Bit-Speicher 256 Zyklen umfaßt, die Kapazität Cd der Zeichenleitung um einen Faktor 1/2 bezüglich der bisher bekannten Speicheranordnungen verringert werden, da der Beitrag der Referenzzellen und der Schalttransistoren zur
Zeichenleitungs-Kapazität vernachlässigbar ist.

Wie oben beschrieben, kann bei einer erfindungsgemäßen Halbleiter-Speicheranordnung die Zeichenleitungs-Kapazität im Vergleich zu herkömmlichen Speieheranordnungen, bei denen zwei Zeichenleitungen mit federn Zeichen-Leseverstärker verbunden sind, verringert werden. Daher ist es möglich, die Zeichenleitungs-Kapazität Od zu verkleinern und somit das Verhältnis Gs/Od der Speicherzellen-Kapazität zur Zeichenleitungs-Kapazität zu verbessern, ohne daß die einzelnen
Speicherzellen vergrößert oder die Anzahl von Zeichen-Leseverstärkern vergrößert wird.

Zwar wurde die Erfindung bisher unter Anwendung auf einen Speicher vom Ein-Transistor-Typ beschrieben, doch können
erfindungsgemäß dieselben Effekte und Vorteile bei anderen HalbleiterSpeicher-Typen erzielt werden, solang dieser Halbleiterspeicher Zeichen-Leseverstärker wegen der
verringerten Signalisierungs-Leistungsfähigkeit einer jeden Speicherzelle verwendet.

In jedem Fall können dieselben Effekte und Vorteile dadurch realisiert werden, daß man die Zeichen-Auswahlleitungs-Steuerschaltung 23 mit einem Adressen-Eingangssignal steuert, so daß

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bei einem Auslesevorgang nur diejenigen Zeichenleitungen, an die ein Auslesepotential bzw. ein Referenzpotential von einer Speicherzelle und von einer Referenzzelle, die mit ausgewählten Wortleitungen verbunden sind, angelegt ist, mit dem Zeichen-Leseverstärker unter der Steuerung einer Zeichen-Auswahlleitung SE. oder SE₂ verbunden werden kön-

Vie oben beschrieben, ist gemäß der Erfindung bei einem Speicher vom Ein-Transistor-Typ jede Zeichenleitung mit einem eichen-Leseverstärker über eine Quellen-Senken-Strecke eines Schalttransistors verbunden, wobei die Speicherzellen, die mit Zeichenleitungen verbunden sind, die mit demselben Zeichen-Leseverstärker verbunden sind, an verschiedene Wortleitungen angeschlossen sind, und bei einem Ausleseprozeß aus den Speicherzellen werden die Zeichen-Auswahlleitungen SE_x. und SEp zur Steuerung der Zustände der oben erwähnten Schalttrausistoren durch ein von außen angelegtes Adressen-Eingangssignal so gesteuert, daß nur die Zeichenleitungen, an die ein Auslesepotential bzw. ein Referenzpotential angelegt ist, mit dem Zeichen-Leseverstärker verbunden werden können. Auf diese Weise kann ein Speicher vom Ein-Transistor-Typ realisiert werden, der eine kleine Zeichenleitungs-Kapazität, ein grosses Verhältnis der Speicherzellen-Kapazität zur Zeichenleitungs-Kapazität und eine kleine Speicherzellenfläche besitzt, d.h. ein Speicher vom Ein-Transistor-Typ, der stabil bzw_t zuverlässig im Betrieb und für hohe Schaltgeschwindigkeiten geeignet ist, der nur eine geringe Leistungsaufnahme besitzt und eine hohe Eroduktionsausbeute ermöglicht.

Die Zahl der mit demselben Eingangsanschluß des Zeichen-Lese Verstärkers über einen Schalttransistor verbundenen

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Zeichenleitungen ist niclit auf zwei begrenzt, sondern kann noch erhöht werden. Die Referenzzellen können zumindest mit einer der Zeichenleitungen verbunden sein, die mit dem einen Eingangsanschluß eines jeden LeseVerstärkers verbunden sind, und ebenso mit wenigstens einer der Zeichenleitungen, die mit dem anderen Eingangsanschluß verbunden sind. Falls eine Referenzzelle mit jeder Zeichenleitung verbunden ist, wie dies in Fig. 6 dargestellt ist, ist unabhängig davon, welche Speicherzelle angewählt wird, die Anzahl der zu diesem Zeitpunkt mit einem Leseverstärker verbundenen Zellen immer dieselbe und auf diese Weise kann ein Speicher erzielt werden, der in einer sehr stabilen Weise betrieben werden kann. Wenn diese Vorkehrungen getroffen werden, erhöht sich die Anzahl der Referenzzellen geringfügig, doch ist diese Erhöhung klein im Vergleich mit der Gesamtzahl der Speicherzellen und daher wird für den gesamten Speicher die Chip-Fläche nicht wesentlich vergrößert.

Im folgenden wird eine zweite bevorzugte Ausführungsform eines erfindungsgemäßen Speichers unter Bezugnahme auf die Fig. 7 und 8 beschrieben. Bei der wiedergegebenen Ausführungsform hat eine X-Adresse der Einfachheit halber einen Drei-Bit-Aufbau und besteht somit aus Xq, X^ und X₂. Darüber hinaus sind Schaltungsteile, die für die Beschreibung der Erfindung nicht erforderlich sind, weggelassen. Ein Leseverstärker-Schaltkreis SA. besteht aus kreuzgekoppelten MOS-Transistoren QA^ und QB^. In gleicher Weise ist ein Leseverstärker-Schaltkreis SA₂ aus MOS-Transistoren QA₂ und QB₂ aufgebaut. In der Leseverstärker-Schaltung SA^ ist mit der Steuerelektrode des MOS-Transistors QA.^ über die Quellen-Senken-Strecke eines MOS-Transistors S^ eine Zeichenleitung D. verbunden, die an die Speicherzellen M^^ und M™ vom Ein-Transistor-Typ und an eine Referenzzelle Hr^ gekoppelt ist. Ebenso ist eine Zeichenleitung U^, die mit den Speicherzellen M₂₁ und einer Referenzzelle I¹Ir₂₁ verbunden ist, über die

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Quellen-Senken-Strecke eines MOS-Transistors "S*^ mit der Steuerelektrode des MOS-Transistors QB,. in der Leseverstärker-Schaltung SA. verbunden. In ähnlicher Weise ist eine Zeichenleitung Dp, die mit den Speicherzellen M^₁ und M₇. und einer Referenzzelle Mr,,. verbunden ist, sowie eine Zeichenleitung TL, die mit den Speicherzellen Mg₁ und Mq,- und einer Referenzzelle Mr^₁ verbunden ist, jeweils mit den Steuerelektroden der MOS-Transistoren QB^ bzw. QA.^ in der Leseverstärker-Schaltung SA. über die MOS-Transistoren

S¹. bzw. B⁷T verbunden. An die Steuerelektroden der MOS-Transistoren S. und "37 ist ein Zeichen-Auswahlsignal SE. angelegt, das dadurch erhalten wird, daß eine Adresse X₂ durch eine Puff er schaltung 123 geleitet wird, und an die Steuerelektroden der MOS-Transistoren S'. und S¹. ist ein Zeichen-Auswahlsignal SE₂ angelegt, das dadurch erhalten wird, daß eine Adresse YZ durch eine Pufferschaltung 123' geleitet wird. Wortadressen-Ausgangssignale A. bis A^ von einem X-Dekoder 118 sind jeweils an die Wort-Anschlüsse der Speicherzellen M₁₁, M₂₁, M_5xJ und M^₁ angelegt, während Adressensignale YZ und Xq jeweils durch Pufferschaltungen 122 und 122 geleitet sind und die Ausgangssignale AR. und ARg als Referenz-Wortsignale an die Wort-Anschlüsse der Referenzzellen Mr₁₁ bzw. Mr₂₁ angelegt sind. In entsprechender Weise sind Wortadressen-Ausgangssignale A,- bis A_ß von einem X-Dekoder 118' jeweils an die Wort-Anschlüsse der Speicherzellen M₁-^, Mg₁, M₇. und Mg. angelegt, während Adressensignale YZ und X_Q jeweils durch Pufferschaltungen 122' und 122' geleitet werden und die Aus gangs signale AR^ und AR^ als Referenz-Wortsignale an die Wort-Anschlüsse der Referenzzellen Mr^ und Mr^ angelegt sind. Die komplementären Ausgangssignale der Leseverstärker werden den komplementären Lese-Vielfachleitungen B. und B₂ dadurch zugeführt, daß selektiv jeweils eön Transistor der Transistorpaare (Q₁₁, Q^) » (Q"i3»Qi4.)» (Q₁Si 0^6^' (Qi7> ^18^' ^{die Y}~-^A-^uswanl~^Ga"^t"^te:i:i bilden, in Antwort auf dekodierte Ausgangssignale d₁ bis d^ der Y-Dekoder

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119 und 119 · angesteuert wird ., die die Y-Adressen Y^ und Y₂ empfangen. Die Auslese-Ausgangssignale, die über die Auslese-Vielfachleitungen B. und B₂ übertragen werden, werden durch einen Haupt-Leseverstärker MSA verstärkt und nach außen als direkte und komplementäre Ausgangssignale D_&us und ^_aus abgegeben.

Bei der in Pig. 7 dargestellten Speicherschaltung ändert sich .dann, wenn die Adressenleitung A^ angewählt wird, das Signal AIU von einem "high"-Pegel zu einem "low"-Pegel, bevor eine Äuswahlsignal-Spannung an die Adressenleitung A^ angelegt wird, wie dies in Fig. 8 dargestellt ist, und hierdurch werden die MOS-Transistoren S¹^ und "S¹T abgeschaltet. Dagegen behält das Signal SE,, einen "high"-Pegel bei und somit werden die MOS-Transistoren S,, und ΉΓ in einem eingeschalteten Zustand gehalten. Als Ergebnis hiervon sind die Zeichenleitungen D₂ und UZ elektrisch von dem MOS-Leseverstärker SA,. getrennt, während die Zeichenleitungen D^ und TT7 mit dem MOS-Leseverstärker SA,. verbunden sind. Wenn eine Signalspannung an die Vortleitung k*- angelegt worden ist, wird, wenn die Speicherzelle M,,,. einen "high"-Pegel aufweist, ein hohes Differenz-Ausgangs signal an die Zeichenleitung D,. abgegeben; wenn jedoch die Zelle einen "low"-Pegel aufweist, wird ein niederes Differenz-Aus gangs signal erzeugt. Zu diesem Zeitpunkt ist eine Ref erenz-wbrtleitung AR₂ angewählt worden und hierdurch wird ein zwischen dem hohen Differenz-Ausgangssignal und dem niederen Differenz-Ausgangssignal liegendes Differenz-Ausgangssignal an die Zeichenleitung D,, abgegeben. Die Leseverstärker-Schaltung SA^ arbeitet in Antwort auf eine Signaldifferenz zwischen den Zeichenleitungen D^ und TT^". In dem Fall, in dem die MOS-Transistoren S¹ ^ und "S¹T leitend werden, wird eine Ausleseoperation nach einer entsprechenden Adressieroperation durchgeführt.

Die Erfindung schafft also eine Speicheranordnung, die stabil

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bzw. zuverlässig im Betrieb ist und mit hohen Geschwindigkeiten arbeiten kann. Die Speichervorrichtung umfaßt eine Vielzahl von Zeichenleitungspaaren, eine "Vielzahl von Leseverstärkern, die jeweils zwei Eingangsanschlüsse besitzen, eine Vielzahl von Gattervorrichtungs-Paaren und eine Vielzahl von Speicherzellen, und ist dadurch gekennzeichnet, daß die Paare von Eingangsanschlüssen der Leseverstärker durch die Paare von Gattervorrichtungen mit den Zeichenleitungspaaren funktionell verbunden sind.

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ORJGIMAL INSPECTED

e e r s e i t e

ORIGINAL INSPECTED

Claims (5)

1. 2919155

   Nippon Electric Company, Limited,

   33-1, Shiba Gochome, Minato-ku, Tokyo 108, Japan

   Sp ei chervorri chtung

   Patentansprüche :

   1J Speichervorrichtung mit einer Vielzahl von Zeichenleitungspaaren, einer Vielzahl von Leseverstärkern, die einen ersten Eingangsanschluß und einen zweiten Eingangsanschluß besitzen, mit einer Vielzahl von Gattervorrichtungspaaren, mit einer Vielzahl von Wortleitungen und einer Vielzahl von Speicherzellen, die an den Schnittpunkten der Zeichenleitungen und der Wortleitungen angeordnet sind, dadurch gekennzeichnet , daß der erste Eingangsanschluß und der zweite Eingangsanschluß eines jeden Leseverstärkers durch ein Paar von Gattervorrichtungen in funktioneller Weise mit einem Zeichenleitungspaar verbunden ist.
2. 2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine Vielzahl von Referenzzellen vorgesehen ist, die dazu dienen, im Betrieb die Zeichenleitungen mit einem Referenzpotential zu versorgen.

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3. 3. Vorrichtung nach. Anspruch 1 oder 2, dadurch gekennzeichnet , daß jede der Speicherzellen einen Feldeffekttransistor mit isolierter Steuerelektrode, die mit einer der Wortleitungen verbunden ist, während die Senke mit einer der Zeichenleitungen verbunden ist, und einen Kondensator umfaßt, der eine erste Belegung besitzt, die mit der Quelle des Transistors verbunden ist, sowie eine zweite Belegung, die an ein festes Potential gelegt ist.
4. 4-. Vorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet , daß die Speichervorrichtung auf einem Halbleitersubstrat ausgeführt ist·
5. 5. Vorrichtung nach einem der Ansprüche 1 bis 4-, dadurch gekennzeichnet , daß sie eine Verstärkervorrichtung umfaßt, die wenigstens einen Eingangsanschluß besitzt, und daß eine Vielzahl von Schaltvorrichtungspaaren dazu dient, in funktioneller Weise eine Verbindung zwischen wenigstens einem der ersten und zweiten Eingangsanschlüsse von ausgewählten Leseverstärkern und dem Eingangsanschluß der Verstärkervorrichtung herzustellen.

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