DE69210449T2

DE69210449T2 - Dynamische Speichereinrichtung mit wahlfreiem Zugriff, mit Bitleitungen, die zwischen den Leseverstärkerschaltungen teilweise gemeinsam benutzt werden

Info

Publication number: DE69210449T2
Application number: DE69210449T
Authority: DE
Inventors: Takanori Saeki
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1991-02-27
Filing date: 1992-02-24
Publication date: 1997-01-02
Anticipated expiration: 2012-02-25
Also published as: US5243558A; DE69210449D1; EP0502398A1; JPH04271086A; KR950012024B1; KR920017108A; EP0502398B1

Description

Dynamische Speichervorrichtung mit wahifreiem Zugriff und mit Bitleitungen, die von Leseverstärkerschaltungen teilweise gemeinsam benutzt werden

Feld der Erfindung

Die Erfindung betrifft eine dynamische Speichervorrichtung mit wahifreiem Zugriff und insbesondere eine Anordnung von Bitleitungen, die zwischen einem Speicherzellenfeld und Leseverstärkerschaltungen geschaltet sind.

Beschreibung der bekannten Technik

Bei der dynamischen Speichervorrichtung mit wahlfreiem Zugriff werden Datenbits in Speicherzellen in Form von elektrischen Ladungen gespeichert, und die davon ausgelesenen Datenbits erzeugen Differenzspannungspegel auf den zugeordneten Bitleitungspaaren. Die Bitleitungspaare leiten die Differenzspannungspegel an Leseverstärkerschaltungen weiter, und die Leseverstärkerschaltungen entwickeln schnell die Differenzspannungspegel für einen schnellen Auslesevorgang.
Verschiedene Bitleitungsanordnungen wurden vorgeschlagen, und sie werden grob in zwei Kategorien eingeteilt. Die erste Kategorie ist bekannt als "offene Bitleitungskonfiguration" und in Fig. 1 dargestellt. Die dynamische Speichervorrichtung mit wahlfreiem Zugriff umfaßt zwei Speicherzellenfelder 1a und 1b, und zwei Sätze von Bitleitungen 2a/2b/2c und 3a/3b/3c sind jeweils für die beiden Speicherzellenfelder 1a und 1b vorgesehen. Das Speicherzellenfeld la wird durch eine große Anzahl von Speicherzellen gebildet, die in Reihen und Spalten angeordnet sind, und kleine Kreise stehen jeweils für die Speicherzellen in der Matrix. Der erste Satz von Bitleitungen 2a bis 2c ist dem Speicherzellenfeld 1a zugeordnet. In gleicher Weise umfaßt das andere Speicherzellenfeld 1b eine Anzahl von Speicherzellen, die jeweils durch einen kleinen Kreis angezeigt sind, und sie sind dem anderen Satz von Bitleitungen 3a bis 3c zugeordnet. Obwohl in den Zeichnungen nicht dargestellt ist, ist jede der Speicherzellen durch eine Reihenschaltung eines Übertragungstransistors und eines Speicherkondensators umgesetzt. Zwei Sätze von Wortleitungen 4a/4b/4c/4d und 5a/5b/5c/5d sind weiterhin den beiden Speicherzellfeldem 1a bzw. 1b zugeordnet. Die Wortleitungen 4a bis 4d und die Bitleitungen 2a bis 2c definieren Adressen an den jeweiligen Kreuzungspunkten, und die Adressen sind den Speicherzellen des Feldes 1a zugeordnet. In ähnlicher Weise definieren die Wortleitungen 5a bis 5d und die Bitleitungen 3a bis 3c Adressen, die den Speicherzellen des Feldes 1b zugeordnet sind. Eine Reihe von Leseverstärkerschaltungen 6a, 6b und 6c ist zwischen den Speicherzellfeldern 1a und 1b angeordnet, und die Bitleitungen 2a bis 2c sind jeweils mit den Bitleitungen 3a bis 3c so gepaart, daß sie Bitleitungspaare bilden. Die Bitleitungspaare sind mit den Leseverstärkerschaltungen 6a bis 6c verbunden, und die Bitleitungspaare leiten die aus entweder dem Speicherzellfeld 1a oder 1b ausgelesenen Datenbits an die Leseverstärkerschaltungen 6a bis 6c. Die dynamische Speichervorrichtung mit wahlfreiem Zugriff in der offenen, Bitleitungskonfiguration ist hinsichtlich der Integrationsdichte vorzuziehen, da alle Kreuzungspunkte den adressierbaren Speicherzellen zugeordnet werden können. Die miteinander gepaarten Bitleitungspaare sind jedoch den Speicherzellfeldern 1a bzw. 1b zugeordnet, und das Antiphasenrauschen kann auf dem Bitleitungspaar auftreten.
Das Antiphasenrauschen vermindert den dort weitergeleiteten Differenzspannungspegel und bewirkt dementsprechend, daß die zugeordnete Leseverstärkerschaltung weniger empfindlich ist.
-Die zweite Kategorie wird manchmal als "gefaltete Bitleitungskonfiguration" bezeichnet, und Fig. 2 zeigt eih typisches Beispiel der dynamischen Speichervorrichtung mit wahlfreiem Zugriff in der gefalteten Bitleitungskonfiguration. Alle Speicherzellen, die jeweils durch einen kleinen Kreis gekennzeichnet sind, formen zusammen ein einzelnes Speicherzellfeld 11, und jede der Speicherzellen ist durch eine Reihenschaltung eines Übertragungstransistors und eines Speicherkondensators gebildet. Bitleitungen 12a und 12b sind jeweils mit Bitleitungen 13a und 13b gepaart, und die Bitleitungen 12a bis 12b und 13a bis 13b bilden Bitleitungspaare, die dem Speicherzellenfeld 11 zugeordnet sind. Eine Reihe von Leseverstärkerschaltungen 14a und 14b ist an einer der Seiten des Speicherzellenfeldes 11 angeordnet, und die Bitleitungspaare sind jeweils mit den Leseverstärkerschaltungen 14a und 14b verbunden. Wortleitungen 15a, 15b, 15c, 15d, 15e und 15f sind weiterhin für das Speicherzellfeld 11 vorgesehen, und die Speicherzellen sind zur Hälfte der Kreuzungspunkte zwischen den Wortleitungen isa bis 15f und den Bitleitungen 12a, 13a, 12b und 13b angeordnet, da entweder die Bitleitung 12a oder 13a jedes Bitleitungspaares mit dem Speicherkondensator zur Erzeugung eines geringen Differenzspannungspegels verbunden werden kann. Aus diesem Grunde ist die Speichervorrichtung mit wahlfreiem Zugriff in der gefalteten Bitleitungskonfiguration hinsichtlich der Integrationsdichte weniger wünschenswert. Da jedoch nicht nur die Bitleitungen 12a und 12b, sondern auch die Bitleitungen 13a und 13b über die dem Speicherzellenfeld 11 zugeordnete Fläche passieren, hat Rauschen denselben Einfluß auf die Bitleitungen 12a/12b und 13a/13b, und das In-Phasen-Rauschen beeinträchtigt die Empfindlichkeit der zugeordneten Leseverstärkerschaltungen 14a und 14b weniger.
Fig. 3 zeigt eine weitere bekannte dynamische Speichervorrichtung mit wahlfreiem Zugriff in der gefalteten Bitleitungskonfiguration, und die Komponentenleitungen und -schaltungen sind mit denselben Bezugsziffern versehen, die für die entsprechenden Leitungen und Schaltungen in Fig. 2 verwendet wurden. Die Bitleitungen 12a und 12b sind mit den Bitleitungen 13a und 13b verzahnt, und dementsprechend sind die Leseverstärkerschaltungen 14a und 14b auf beiden Seiten des Speicherzelifeldes 11 angeordnet. Selbst wenn Lücken zwischen den Bitleitungen 12a und 13b abnehmen, ist ein großer Flächenbetrag jeder der Leseverstärkerschaltungen 14a und 14b zugeordnet, und der große Flächenbetrag erlaubt es jeder Leseverstärkerschaltung, die Empfindlichkeit hochzuhalten. Jedoch kann nur die Hälfte der Kreuzungspunkte den Speicherzellen zugeordnet werden, und die bekannte Speichervorrichtung mit wahlfreiem Zugriff zeigt weiterhin das Problem, daß sich in der bekannten Speichervorrichtung mit wahlfreiem Zugriff zeigt.
Eine den Speicherschaltungen der Figuren 2 und 3 ähnliche Speichervorrichtung kann in der US-A-4807194 gefunden werden.

Zusammenfassung der Erfindung

Es ist somit eine wichtige Aufgabe der Erfindung, eine Halbleitervorrichtung mit wahlfreiem Zugriff zu schaffen, die hinsichtlich der Integrationsdichte verbessert ist, ohne die Empfindlichkeit der Leseverstärkerschaltungen gegen Rauschen zu beeinträchtigen.
Zur Lösung dieser Aufgabe schlägt die vorliegende Erfindung vor, eine Bitleitung von zwei Leseverstärkerschaltungen gemeinsam zu benutzen, um einen Bezugsspannungspegel zu liefern. Erfindungsgemäß wird eine dynamische Speichervorrichtung mit wahifreiem Zugriff auf einem einzelnen Halbleiterchip geschaffen mit
a) einem Speicherzellfeld, das durch eine Anzahl von Speicherzellen gebildet ist und jeweils Datenbits speichert,
b) eine Anzahl von Sätzen von Bitleitungen, die dem Speicherzellfeld zugeordnet sind, wobei jeder der Sätze der Bitleitungen erste, zweite und dritte Bitleitungen aufweist,
c) eine Anzahl von Wortleitungen, die eine Anzahl von adressierbaren Plätzen an virtuellen Kreuzungspunkten zusammen mit den ersten, zweiten und dritten Bitleitungen der Sätze von Bitleitungen bildet, wobei die Anzahl von Speicherzellen ausgewählten der Anzahl von adressierbaren Plätzen zugeordnet sind, wobei jede der Anzahl von Wortleitungen es zwei der ersten, zweiten und dritten Bitleitungen jedes Satzes ermöglicht, zwei Datenbits weiterzuleiten, die aus dem Speicherzellfeld ausgelesen wurden,
d) ersten Leseverstärkerschaltungen, die an einer Seite des Satzes von Bitleitungen vorgesehen sind und jeweils den Sätzen von Bitleitungen zugeordnet sind,
e) ersten Übertragungstoreinheiten, die jeweils zwischen die Sätze von Bitleitungen und die ersten Leseverstärkerschaltungen geschaltet sind,
f) zweiten Leseverstärkerschaltungen, die auf der anderen Seite der Sätze von Bitleitungen angeordnet sind und jeweils den Sätzen von Bitleitungen zugeordnet sind,
g) zweiten Übertragungstoreinheiten, die jeweils zwischen die Sätze von Bitleitungen und die zweiten Leseverstärkerschaltungen geschaltet sind, und
h) einer Steuereinheit zum operativen Steuern der ersten und der zweiten Übertragungstoreinheiten derart, daß eine der ersten, zweiten und dritten Bitleitungen jedes Satzes selektiv einen Bezugsspannungspegel an die zugeordneten ersten und zweiten Leseverstärkerschaltungen liefert, um jeweus Logikpegel der zwei Datenbits zu unterscheiden, die aus Speicherzellen, die durch eine der Wortleitungen ausgewählt wurden, an die anderen der ersten, zweiten und dritten Bitleitungen in Form von Spannungspegeln ausgelesen wurden.

Kurzbeschreibung der Zeichnungen

Die Merkmale und Vorteile der Speichervorrichtung mit wahlfreiem Zugriff gemäß der vorliegenden Erfindung werden aus der folgenden Beschreibung in Verbindung mit den beigefügten Zeichnunge deutlich. Es zeigen:
Fig. 1 ein Blockdiagramm der Anordnung der bekannten Speichervorrichtung mit wahlfreiem Zugriff in offener Bitleitungskonfiguration,
Fig. 2 ein Blockdiagramm der Anordnung einer weiteren bekannten Speichervorrichtung mit wahlfreiem Zugriff in der gefalteten Bitleitungskonfiguration,
Fig. 3 ein Blockdiagramm der Anordnung noch einer weiteren bekannten Speichervorrichtung mit wahlfreiem Zugriff in gefalteter Bitleitungskonfiguration,
Fig. 4 ein Blockdiagramm der Anordnung einer dynamischen Speichervorrichtung mit wahlfreiem Zugriff gemäß der Erfindung und
Fig. 5 ein Zeitablaufdiagramm einer Folge von Auslesevorgängen an einem der Sätze von Bitleitungen der dynamischen Speichervorrichtung mit wahlfreiem Zugriff.
Beschreibung des bevorzugten Ausführungsbeispiels Zunächst bezugnehmend auf Fig. 4 der zeichnungen ist eine dynamische Speichervorrichtung mit wahlfreiem Zugriff gemäß der vorliegenden Erfindung auf einem einzelnen Halbleiterchip 21 gefertigt und umfaßt ein Speicherzellenfeld 22 aus einer großen Anzahl von Speicherzellen, die jeweils durch einen kleinen Kreis bezeichnet sind. Obwohl in den Zeichnungen nicht dargestellt ist, ist jede der Speicherzellen durch eine Reihenschaltung eines Übertragungstransistors und eines Speicherkondensators gebildet. Sätze von Bitleitungen 231 bis 23m sind dem Speicherzellenfeld 22 zugeordnet, und erste Leseverstärkerschaltungen 241 bis 24m sind an einer Seite der Sätze von Bitleitungen 231 bis 23m angeordnet. Zweite Leseverstärkerschaltungen 251 bis 25m sind desweiteren an der anderen Seite der Sätze von Bitleitungen 231 bis 23m vorgesehen, und eine Reihe von ersten Übertragungseinheiten 261 bis 26m sind zwischen die Sätze der Bitleitungen 231 bis 23m und die ersten Leseverstärkerschaltungen 241 bis 24m angeschlossen. Eine Reihe von zweiten Übertragungseinheiten 271 bis 27m sind zwischen die Sätze von Bitleitungen 231 bis 23m und die zweiten Leseverstärkerschaltungen 251 bis 25m gekoppelt, und die ersten und zweiten Übertragungseinheiten 261 bis 26m und 271 bis 27m werden durch eine Dekodereinheit 28 gesteuert. Dem Speicherzellenfeld 22 sind weiterhin Sätze von Wortleitungen 291 bis 29n zugeordnet, und die Sätze von Wortleitungen 291 bis 29n werden selektiv durch eine Reihenadressdekoder/Wortleitungstreibereinheit 30 getrieben.
Jeder der Sätze von Bitleitungen 231 bis 23m besteht aus ersten, zweiten und dritten Bitleitungen BLa, BLb und BLc, und jeder der Sätze von Wortleitungen 291 bis 29n umfaßt erste, zweite und dritte Wortleitungen WLa, WLb und WLc. Jeder Satz von Bitleitungen und jeder Satz von Wortleitungen definiert neun adressierbare Plätze, und 2/3, d.h,. sechs adressierbare Plätze, sind sechs Speicherzellen zugeordnet. Aufgrunddessen wird jede Flächeneinheit durch 1½ mal so viele Speicherzellen besetzt wie bei der bekannten dynamischen Speichervorrichtung mit wahlfreiern Zugriff in der gefalteten Bitleitungskonfiguration.
Jede der ersten Übertragungseinheiten 261 bis 26m wird durch 3n-Kanal-Anreicherungs-Übertragungstransistoren QN11, QN12 und QN13 gebildet, die jeweils mit den ersten bis dritten Bitleitungen BLa, BLb und BLc des zugeordneten Satzes von Bitleitungen verbunden sind, und der n-Kanal-Anreicherungs-Übertragungstransistor QN11 ist direkt mit einem der Eingangsknoten der zugeordneten ersten Leseverstärkerschaltung verbunden. Der andere Eingangsknoten der zugeordenten ersten Leseverstärkerschaltung wird gemeinsam von den anderen n-Kanal-Anreicherungs-Übertragungstransistoren QN12 und QN13 benutzt. Jede der zweiten Übertragungseinheiten 271 bis 27m ist durch drei n-Kanal-Anreicherungs-Übertragungstransistoren QN14, QN15 und QN16 umgesetzt, die jeweils mit den ersten bis dritten Bitleitungen BLa, BLb und BLc des zugeordneten Satzes von Bitleitungen verbunden sind, und die n-Kanal-Anreicherungs-Ubertragungs-Transistoren QN14 und QN15 sind gemeinsam mit einem der Eingangsknoten der zugeordneten ersten Leseverstärkerschaltung verbunden. Der andere Eingangsknoten der zugeordneten ersten Leseverstärkerschaltung ist mit dem anderen n-Kanal-Anreicherungstyp-Übertragungstransistor QN16 verbunden. Obwohl andere Komponenteneinheiten wie beispielsweise eine Vorladeeinheit, eine Spaltenauswahleinheit und eine Spaltenadressdekodereinheit weiterhin in der dynamischen Speichervorrichtung mit wahlfreiem Zugriff vorgesehen sind, sind diese Komponenteneinheiten weniger wichtig für das Verständnis der Erfindung.
Unter Verwendung der ersten und zweiten Übertragungseinheiten 261 bis 26m und 271 bis 27m werden die Speicherkondensatoren der beiden Speicherzellen mit zwei der ersten bis dritten Bitleitungen BLa, BLb und BLc verbunden, und die verbleibende Bitleitung BLa, BLb oder BLc wird gemeinsam von den zugeordneten beiden Leseverstärkerschaltungen verwendet. Zum geordneten Verbinden der ersten, zweiten und dritten Bitleitungen BLa, BLb und BLc mit den zugeordneten Leseverstärkerschaltungen erzeugt die Dekodereinheit 28 erste bis sechste Übertragungssignale TG1, TG2, TG3, TG4, TG5 und TG6, und die n-Kanal-Anreicherungs-Übertragungstransistoren QN11 bis QN16 werden selektiv von den ersten bis sechsten Ubertragungssignalen TG1 bis TG6 geschaltet.
Mit Bezug auf Fig. 5 erfolgt nun die Beschreibung des Schaltungsverhaltens der dynamischen Speichervorrichtung mit wahifreiem Zugriff unter der Annahme, daß die Wortleitung WLa des Satzes von Wortleitungen 291 durch Reihenadressbits ausgewählt wird. Vor dem Zeitpunkt t1 verbleiben alle Wortleitungen WLa bis WLc auf dem inaktiven niedrigen Spannungspegel L, und alle Übertragungssignale TG1 bis TG6 sind auf den aktiven hohen Spannungspegel H angehoben. Die Vorladeeinheit (nicht dargestellt) liefert Strom an alle Bitleitungen BLa, BLb und BLc, und alle Bitleitungen BLa bis BLc und Eingangsknoten der ersten und zweiten Leseverstärkerschaltungen 241 bis 24m und 251 bis 25m werden geladen und auf einen Zwischenspannungspegel zwischen dem hohen und dem niedrigen Spannungspegel H und L ausgeglichen.
Zum Zeitpunkt t1 gehen das dritte und das fünfte Ubertragungssignal TG3 und TG5 auf den niedrigen Spannungspegel, und die n-Kanal-Anreicherungs-Übertragungstransistoren QN13 und QN15 schalten aus und schneiden die ersten und zweiten Leseverstärkerschaltungen 241 bis 24m und 251 bis 25m von den Bitleitungen BLc bzw. BLb ab. Mit anderen Worten sind 1 die ersten Leseverstärkerschaltungen 241 bis 24m mit ihren Eingangsknoten mit den ersten und zweiten Bitleitungen, BLa und BLb verbunden, und die zweiten Leseverstärkerschaltungen 251 bis 25m werden an ihren Eingangsknoten mit den ersten und dritten Bitleitungen BLa und BLc verbunden.
Die Reihenadressdekoder/Wortleitungstreibereinheit 30 treibt die Wortleitung WLa des Satzes der Wortleitungen 291 auf den aktiven hohen Spannungspegel H zum Zeitpunkt t2, und Datenbits werden aus den Speicherzellen auf die zweiten und dritten Bitleitungen BLb und BLc ausgelesen. Da die Datenbits in Form von elektrischen Ladungen gespeichert werden, werden die Spannungspegel auf den zweiten und dritten Bitleitungen BLb und BLc von dem Zwischenspannungspegel variiert. Die ersten Bitleitungen BLa verbleiben jedoch auf dem Zwischenspannungspegel, und der Zwischenspannungspegel dient als Bezugsspannungspegel zum Diskriminieren von Logikpegeln der auf die zweiten und dritten Bitleitungen BLb und BLc ausgelesenen Datenbits.
Wie vorstehend beschrieben wurde, werden die n-Kanal-Anreicherungs-Ubertragungstransistoren QN11, QN12, QN14 und QN16 eingeschaltet, und die Spannungspegel der ersten und zweiten Bitleitungen BLa und BLb werden an die ersten Leseverstärkerschaltungen 241 bis 24m übertragen. In ähnlicher Weise werden die Spannungspegel auf den ersten und dritten Bitleitungen BLa und BLc an die zweiten Leseverstärkerschaltungen 251 bis 25m übertragen. Mit anderen Worten werden die Datenbits, die jeweils durch die kleine Differenzspannung zwischen den ersten und zweiten Bitleitungen BLa und BLb gekennzeichnet sind, an die ersten Leseverstärkerschaltungen 241 bis 24m übertragen, und die Datenbits, die jeweils durch die geringe Differenzspannung zwischen den ersten und dritten Bitleitungen BLa und BLc gekennzeichnet sind, werden an die zweiten Leseverstärkerschaltungen 251 bis 25m geliefert.
Die ersten, zweiten, vierten und sechsten Übertragungssignale TG1, TG2, TG4 und TG6 gehen zum Zeitpunkt T3 auf den niedrigen Spannungspegel L, und die ersten und zweiten Leseverstärkerschaltungen 241 bis 24m und 251 bis 25m entwikkeln die jeweiligen geringen Differenzspannungspegel an ihren Eingangsknoten zum schnellen Unterscheiden der Logikpegel. Die so unterschiedenen Logikpegel werden von den ersten und zweiten Leseverstärkerschaltungen 241 bis 24m und 251 bis 25m an eine Spaltenauswahlschaltung (nicht dargestellt) geliefert, und sie werden selektiv in Abhängigkeit von Spaltenadressbits nach außen geliefert.
Die zweiten und sechsten Übertragungssignale TG2 und TG6 werden auf den hohen Spannungspegel zum Zeitpunkt T4 angehoben, und die entwickelten Spannungspegel, die die Daten 4. bits angeben, werden in den ausgewählten Speicherzellen erneut gespeichert.
Auf diese Weise bewirken die ersten bis sechsten übertragungssignale TG1 bis TG6, daß eine der ersten bis dritten Bitleitungen BLa bis BLc als Bezugsspannungsleitung dient, und die Tabelle zeigt die Beziehung zwischen den ersten und zweiten Leseverstärkerschaltungen und den mit ihnen gekoppelten Bitleitungen in Abhängigkeit von der ausgewählten Wortleitung. Tabelle
Obwohl bestimmte Ausführungsbeispiele der Erfindung dargestellt und beschrieben wurden, ist für den Fachmann offensichtlich, daß verschiedene Änderungen und Modifikationen ohne Abweichung vom Umfang der vorliegenden Erfindung möglich sind. Beispielsweise können mehr als ein Speicherzellfeld in einer dynamischen Speichervorrichtung mit wahlfreiem Zugriff mit der erfindungsgemäßen Bitleitungsanordnung gebildet werden.

Claims

1. Dynamische Speichervorrichtung mit wahlfreiem Zugriff, die auf einem einzelnen Halbleiterchip (21) gefertigt ist, mit:

a) einem Speicherzellenfeld (22), das durch eine Anzahl von Speicherzellen gebildet ist, die jeweils Datenbits speichern,

b) einer Anzahl von Sätzen von Bitleitungen (231 bis 23m), die dem Speicherzellfeld zugeordnet sind, wobei jeder Satz von Bitleitungen erste, zweite und dritte Bitleitungen (BLa/BLb/BLc) aufweist,

c) einer Anzahl von Wortleitungen (291 bis 29n), die eine Anzahl von adressierbaren Plätzen an virtuellen Kreuzungspunkten mit den ersten, zweiten und dritten Bitleitungen der Sätze von Bitleitungen schaffen, wobei die Anzahl von Speicherzellen ausgewählten der Anzahl von adressierbaren Plätzen zugeordnet sind, wobei es die Anzahl von Wortleitungen zwei der ersten, zweiten und dritten Bitleitungen jedes Satzes erlaubt, zwei aus dem Speicherzellfeld ausgelesene Datenbits weiterzuleiten,

d) ersten Leseverstärkerschaltungen (241 bis 24m), die auf einer Seite der Sätze von Bitleitungen vorgesehen sind und jeweils den Sätzen von Bitleitungen zugeordnet sind,

e) ersten übertragungstoreinheiten (261 bis 26m), die jeweils zwischen die Sätze der Bitleitungen und die ersten Leseverstärkerschaltungen geschaltet sind,

f) zweiten Leseverstärkerschaltungen (251 bis 25m), die auf der anderen Seite der Sätze von Bitleitungen vorgesehen sind und jeweils den Sätzen von Bitleitungen zugeordnet sind,

g) zweiten Übertragungstoreinheiten (271 bis 27m), die jeweils zwischen die Sätze der Bitleitungen und die zweiten Leseverstärkerschaltungen geschaltet sind, und

h) einer Steuereinheit (28) zur Steuerung der ersten und der zweiten übertragungstoreinheiten derart, daß eine der ersten, zweiten und dritten Bitleitungen jedes Satzes se lektiv einen Bezugsspannungspegel zu den zugeordneten ersten und zweiten Leseverstärkerschaltungen liefert zum jeweiligen Unterscheiden von Logikpegeln der zwei Datenbits, die aus den Speicherzellen, die durch eine der Wortleitungen ausgewählt wurden, ausgelesen wurden zu den anderen der ersten, zweiten und dritten Bitleitungen in Form von Spannungspegeln.

2. Dynamische Freizugriffsspeichervorrichtung nach Anspruch 1,

wobei die Anzahl von Wortleitungen in zwei Sätze von Wortleitungen unterteilt ist mit jeweils ersten, zweiten und dritten Wortleitungen (WLa/WLb/WLc), wobei die ersten, zweiten und dritten Bitleitungen jedes Satzes von Bitleitungen und die ersten, zweiten und dritten Wortleitungen jedes Satzes von Wortleitungen neun virtuelle Kreuzungspunkte bilden, wobei sechs virtuelle Kreuzungspunkte, die aus den neun virtuellen Kreuzungspunkten ausgewählt sind, durch Speicherzellen des Speicherzellfeldes besetzt sind.

3. Dynamische Freizugriffsspeichervorrichtung nach Anspruch

wobei die virtuellen Kreuzungspunkte der ersten Wortleitung (WLa) und der zweiten und dritten Bitleitungen (BLb/BLc), die virtuellen Kreuzungspunkte der zweiten Wortleitung (WLb) und der ersten und dritten Bitleitungen (BLa/BLc) und die virtuellen Kreuzungspunkte der dritten Wortleitung (WLc) und der ersten und zweiten Bitleitungen (BLa/BLb) durch die sechs Speicherzellen des Speicherzellfeldes besetzt sind.

4. Dynamische Freizugriffsspeichervorrichtung nach Anspruch 3,

wobei jede der ersten Übertragungstoreinheiten (261 bis 26m) durch erste, zweite und dritte übertragungstortransistoren (QN11/QN12/QN13) gebildet sind, wobei der erste übertragungstransistor mit einem von zwei Eingangsknoten der zugeordneten ersten Leseverstärkerschaltung verbunden ist, wobei der zweite und der dritte Übertragungstransistor gemeinsam mit dem anderen Eingangsknoten der zugeordneten ersten Leseverstärkerschaltung verbunden sind.

5. Dynamische Freizugriffsspeichervorrichtung nach Anspruch

wobei jede der zweiten Übertragungstoreinheiten (251 bis 25m) durch vierte, fünfte und sechste übertragungstransistoren (QN14/QN15/QN16) gebildet ist, wobei die vierten und fünften Übertragungstransistoren gemeinsam mit einem von zwei Eingangsknoten der zugeordneten zweiten Leseverstärkerschaltung verbunden sind, wobei der sechste Übertragungstransistor mit dem anderen Eingangsknoten der zugeordneten zweiten Leseverstärkerschaltung verbunden ist.

6. Dynamische Freizugriffsspeichervorrichtung nach Anspruch

wobei die Steuereinheit (28) über erste, zweite, dritte, vierte, fünfte und sechste Steuersignalleitungen (TG1/TG2 /TG3/TG4/TG5/TG6) jeweils mit den Gateelektroden der ersten bis sechsten übertragungstransitoren verbunden ist, wobei die ersten bis sechsten Steuersignalleitungen es ermöglichen, daß die erste Bitleitung zwischen den zugeordenten ersten und zweiten Leseverstärkerschaltungen geteilt wird zum Zuführen des Bezugsspannungspegels, wenn die erste Wortleitung ausgewählt ist.