[go: up one dir, main page]

KR920010344B1 - 반도체 메모리 어레이의 구성방법 - Google Patents

반도체 메모리 어레이의 구성방법 Download PDF

Info

Publication number
KR920010344B1
KR920010344B1 KR1019890020108A KR890020108A KR920010344B1 KR 920010344 B1 KR920010344 B1 KR 920010344B1 KR 1019890020108 A KR1019890020108 A KR 1019890020108A KR 890020108 A KR890020108 A KR 890020108A KR 920010344 B1 KR920010344 B1 KR 920010344B1
Authority
KR
South Korea
Prior art keywords
word line
memory array
word lines
word
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
KR1019890020108A
Other languages
English (en)
Other versions
KR910013266A (ko
Inventor
서동일
조수인
민동선
김영래
Original Assignee
삼성전자주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 김광호 filed Critical 삼성전자주식회사
Priority to KR1019890020108A priority Critical patent/KR920010344B1/ko
Priority to JP2069926A priority patent/JPH0792998B2/ja
Priority to GB9006756A priority patent/GB2239558B/en
Priority to DE4009836A priority patent/DE4009836C2/de
Priority to FR9004026A priority patent/FR2656725B1/fr
Priority to US07/501,758 priority patent/US5097441A/en
Priority to CN90106625A priority patent/CN1021996C/zh
Priority to IT48185A priority patent/IT1241520B/it
Publication of KR910013266A publication Critical patent/KR910013266A/ko
Application granted granted Critical
Publication of KR920010344B1 publication Critical patent/KR920010344B1/ko
Expired legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음.

Description

반도체 메모리 어레이의 구성방법
제1도는 종래의 메모리 어레이 구성도.
제2도는 본 발명에 따른 메모리 어레이 구성도.
제3a도는 제1도에 따른 워드라인의 용량성분 표시도, (b)도는 제2도에 따른 워드라인이 용량성분 표시도.
본 발명은 반도체 메모리장치에 있어서, 메모리 어레이의 구성에 관한 것으로, 특히 메모리장치의 고집적화에 적합한 메모리 어레이를 구성하는 방법에 관한 것이다.
반도체 메모리장치는 고집적 및 미세화 경향에 따라 구조 또는 래이아웃(layout)상에서 발생되는 여러가지 문제들로 인해 메모리소자 자체의 동작에 적지않은 영향을 끼치고 있다.
특히 다수의 비트라인들과 워드라인들이 교차하는 메모리셀 어레이에서 고집적화에 따라 각 라인들간의 간격(pitch)이 좁아짐에 따라, 하나의 라인을 통해 신호가 전송될때 이웃하는 라인들과의 결합성용량이 유기될 수 있다.
상기 결합성 용량성분은 라인의 자체적으로 가지고 있는 용량성분과 함께 그 크기가 배가될 수 있다.
워드라인의 경우, 일반적인 반도체 메모리소자의 메모리 용량이 커짐에 따라 그 길이가 길어지고 간격(pitch) 또한 좁아지게 된다.
워드라인의 길이가 길어질 경우 메모리셀을 선택하기 위한 워드라인 구동시간(또는 엑세스타밍)이 지연되는데, 이를 보상시켜 주기 위하여 메모리장치에서는 통상적으로 워드라인 물질이 되는 폴리실리콘에 금속층을 형성시켜 고속동작이 가능하도록 하고 있다.
그러나 워드라인 전극으로 금속층(Al등)을 입히는 것은 좁아진 워드라인간의 간격으로 인해 유기되는 결합성 용량성분을 더 크게 만드는 결과를 가져온다.
다시 말해서 워드라인간에 기본적으로 존재하는 결합성 잡음에 금속층간의 결합성 용량에 의한 잡음이 추가되는 것이다.
이러한 워드라인간의 결합성 용량성분에 의한 잡음은 임의의 한 워드라인이 선택되었을 경우 이웃하는 워드라인에서 상기 결합성 용량에 의해 순간적인 충방전 현상이 발생하여 고속동작시 메모리 동작상에 오동작을 유발시킬 가능성이 많다.
물론 고집적화에 따른 MOS트랜지스터등의 소형화 및 래이아웃의 미세화등에 대한 워드라인 구동전압이 비교적 큰 레벨을 가지기 때문에 유기되는 잡음도 무시할 수는 없지만 상기 워드라인 구동전압을 외부 전원 전압(통상5V) 보다 소정값 이하로 낮추어서 나타날 수 있는 효과는 메모리셀의 패스트랜지스터를 구동하기 위한 최소한의 전압때문에 고집적 미세화에 대응하는 것도 그 한계가 있을 것이다.
한편 반도체장치, 특히 메모리 어레이가 고집적화될때 발생하는 또 하나의 문제는 상기 어레이의 주변 구성요소들, 즉 다수개의 라인들을 선택하는 디코더들이 제한된 면적내에서 복잡하게 집중이 되기 때문에 제조공정 및 래이아웃에서 큰 어려움을 남기는 것이다.
특히 반도체 메모리장치에서는 다수의 디코더들이 내장되어 있는데 상기 디코저들은 메모리 어레이가 복잡하면 복잡할 수록 해당하는 신호선로들도 많아지고 그에 따른 결속단자(strapping)들도 증가하게 된다.
일반적으로 반도체 메모리장치에서 워드라인 드라이버는 로우어드레스 디코더로부터 들어오는 소정의 어드레스신호를 입력하여 소정의 워드라인을 선택하는데 필요한 워드라인 구동전압을 상기 해당되는 워드라인에 인가하는 역할을 한다.
전술한 워드라인들의 구성관계와 연관지어 생각해 보면 상기 워드라인들의 간격(pitch)이 좁아짐에 따라 워드라인 드라이버(또는 로우티코더) 또한 복잡미세해지므로 제한된 면적내에서 디자인 하기가 어려워진다.
상술한 문제점들을 지닌 종래의 메모리 어레이가 제1도에 도시되어 있다.
상기 제1도에는 한쌍씩 각각의 센스앰프들과 연결된 다수의 비트라인들(BL1-BLj)과, 상기 비트라인들(BL1-BLj)과 직교하는 워드라인들(WL1-WLk)이 배열되어 있고, 상기 워드라인들의 상복 또는 메모리 어레이의 한쪽에 워드라인 드라이버(1)가 상기 워드라인들(WL1-WLk)과 연결되어 있다.
그리고 상기 워드라인 및 비트라인들이 교차되는 소정부위에 메모리셀들이 형성되어 있는데, 상기 메모리 어레이는 통상적인 접힘비트라인(folded bit line) 구조로 되어 있다.
상기 메모리 어레이에서 메모리 동작은 선택된 워드라인에 해당하는 메모리셀에 기억된 정보가 선택된 비트라인에 나타나고, 상기 한쌍의 비트라인에 각각 연결된 센스앰프가 상기 정보를 판독하여 이루어진다.
이때 선택된 워드라인에 이웃한 워드라인들에는 제3a도에 도시된 결합 용량성분들이 두드러지게 나타나게 된다.
상기 제3a도를 참조하여 상기 제1도의 메모리 어레이 구성에 따른 용량성분들의 존재를 설명한다.
상기 제3a도에는 각각의 인접한 워드라인들(WL1-WLk) 사이에 동일한 크기의 결합 용량성분(coupling capacitance; 이하 Cc라함)들, C12,C23,C34,C45…등이 존재하고, 각 워드라인들의 자체적인 기판용량성분(substrate capacitance; 이하 Cs라 함)들, C1,C2,C3,C4…등이 존재한다.
따라서 임의의 한 워드라인이 선택되었을 경우에 인접한 워드라인에 미치는 결합성잡음(word line coupling noise;이하 VCP)라 함은 하기하는 식(1)과 같다.
Figure kpo00001
VWL:선택된 워드라인의 전압(또는 워드라인 구동전압)
상기 식(1)로부터 알수 있는 것을 워드라인의 기판 용량성분 CS는 워드라인 자체의 물질적 조성과 기판의 성질에 관계하는 것이므로 여기서는 상수(constant)로 보아도 무방할 것이다.
또한 워드라인 구동전압 VWL이 상기 결합잡음 VCP에 가장 큰 영향을 미칠수 인자(factor)가 되지만, 상기 구동전압 VWL은 메모리셀의 트랜지스터를 동작시킬 수 있는 최소한의 한계치가 있으므로 여기서는 고려 대상에서 제외될 수 있다.
한편 상기 제1도와 같이 워드라인 드라이버(1)을 메모리 어레이의 한쪽에만 배치하게 되면 래이아웃 측면에서 볼때 상기 워드라인 드라이버(1)의 관계하는 로우디코더등의 간격도 좁아지고, 제한된 면적에서 디자인해야 하므로 패턴형성이 어렵게 된다.
따라서 본 발명의 목적은 워드라인간의 결합 용량성분에 의한 워드라인 동작중의 결합잡음을 억제시키고, 메모리칩의 래이아웃을 용이하게 할 수 있는 반도체 메모리 어레이를 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명의 메모리 어레이는 상기 워드라인들이 최소한 4개 이상으로 하나의 조를 형성하여 각 조에 있는 워드라인들이 최초에 인접한 워드라인과는 서로 인접하지 않도록 꼬여있고, 상기 워드라인 드라이버(10)들이 상기 반도체 메모리 어레이의 양측에 같은 수만큼 나뉘어서 배열됨을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도는 본 발명에 따라 메모리 어레이의 구성도이며, 제3b도는 상기 제2도의 워드라인 구성에 의한 결합 용량성분들을 도시한 것이다.
상기 제2도에서는 한쌍씩 각각의 센스앰프들과 연결된 비트라인들(BL1-BLj)과 직교하는 배열된 워드라인들(WL1-WLk)이 4개씩 한조를 형성하고, 상기 한 조에 있는 4개의 워드라인들을 워드라인의 중간지점 즉 접속영역(strapping area)에서 꼬아(twist)주었다.
즉, 워드라인 WL2가 꼬이기 전까지는 워드라인 WL1과 워드라인 WL3 사이에 위치하지만 꼬인 후에는 워드라인 WL4와 워드라인 WL7 사이에 위치하게 되고, 워드라인 WL3은 꼬인후에 워드라인 WL1에 인접하게 되고, 워드라인 WL4는 워드라인 WL1과 워드라인 WL2 사이에, 워드라인 WL1은 워드라인 WL3 및 WL4 사이에 위치하게 된다.
그리고 상기 메모리셀 어레이에서 워드라인들에 아래위에 연결된 워드라인 드라이버(10)들이 배치되어 있는데, 상기 어드라인 드라이버(10)들은 상기 메모리셀 어레이의 워드라인수가 2n개인 경우 2m(n＞m≥0:n,m은 양의 정수)개씩의 워드라인들에 각각 연결되어 메모리 어레이를 중심으로 지그재그(zigzag) 형태로 배열되어 있다.
다실 말해서 한 묶음의 워드라인 드라이버(10)에 해당하는 워드라인의 갯수가 2m개로서(제2도에서는 2m=k가 됨), 상기 워드라인 드라이버(10)들이 메모리셀 어레이 양측에 번갈아서 놓이게 되므로, 전체적으로는 워드라인 드라이버(10)들이 메모리 어레이 양측에 같은 갯수로 배열된 것이다.
상기와 같은 워드라인 드라이버(10)들의 배열은 종래의 워드라인 드라이버(1)들의 배치보다 전체 메모리 어레이의 래이아웃면에서 간격(pitch)이 증가하였으므로 그 여유도가 증대하였음을 알수 있다.
한편 상기와 같은 워드라인의 배열형태에서는 꼬이기 전에 최초 인접한 워드라인가는 2배의 간격으로 이격되어 있으므로, 종래에는 단순히 평행하게만 배열된 구조보다는 결합 용량성분이 절반정도로 감소되는 것이다.
평탄 캐패시턴스에서 용량은 평판사이의 거리에 반비례한다는 법칙이 적용됨을 쉽게 이해할 수 있다.
그리고 상기 워드라인들이 꼬이는 부분은 워드라인 접속영역이므로, 워드라인을 꼬여주기 위한 별도의 영역이 필요하지 않다.
상기 워드라인을 꼬아주는데에 따른 결합 용량성분의 감쇄는 하기하는 식(2)로 나타낼 수 있다.
Figure kpo00002
Cc′: 워드라인의 결합 용량성분
(제3b도의 C′12,C′23,C′34,…)
상기 식(2)에 의한 결합 용량성분의 감소효과는 제3b도에 도시되어 있다. 상기 제3b도에서 결합 용량성분들 C′12,C′23,C′34,C′45,…등은 상기 제3a도의 결합 용량성분들 C′12,C′23,C′34,C′45,…등의 약 절반값을 가지고 있다.
그리고 기판 용량성분들 C′1,C′2,C′3,C′4,…등은 상기 제3a도의 기판 용량성분들과 동일하다.
따라서 상기 식(2)에서 나타낸 바와같이 결합 용량성분 C′c가 상기 식(1)의 결합 용량성분 Cc보다 약 1/2배로 줄어들었기 때문에 결합잡음 VCP도 그만큼 줄어들게 됨을 알수 있다.
한편 상기 본 발명의 실시예에서는 4개의 워드라인을 한조로 하여 꼬았는데, 실험결과 4개 이상의 워드라인을 꼬아줄 경우에만 상기와 같은 결합잡음의 감소효과가 나타나게 되므로 필요한 만큼 더 많은 워드라인을 꼬아줄 수가 있다.
그리고 본 발명에 따른 효과가 나타나는 범위내에서 상기 워드라인을 꼬는 횟수도 늘릴 수 있을 것이다.
또한 상기 본 발명의 실시예에서는 워드라인에 대한 경우를 언급하였으나, 반도체 메모리장치내에서 4개 이상의 입출력라인들 가지는 심호버스들, 가령 예를들면 컬럼디코더 또는 로우디코더의 입출력라인 및 데이타 버스등에서도 본 발명의 적용이 가능한 것이다.
한편 상기 본 발명의 실시예에서는 워드라인 드라이버의 배열방법에 관하여서만 언급하였으나 로우어드레스 디코더들의 배열문제도 상기와 같은 운용이 가능하다.
예를들면 로우어드레스 디코더를 상기 워드라인 드라이버들에 각 반대편에 위치시켜 상기 워드라인 드라이버를 구동하기 위한 출력선로를 워드라인 방향으로 배치시킬 수가 있다.
상술한 바와같이 본 발명은 워드라인 드라이버의 배열을 메모리 어레이의 양측에 같은 갯수로 분배시켜 배치함으로써 메모리셀 어레이의 래이아웃에 있어서 여유도 및 면적효율을 개선시키는 이점이 있다.
또한 본 발명은 워드라인을 워드라인 결속영역에서 꼬아줌으로써 워드라인 구동시에 유기되는 결합잡음을 억제시킬 수 있는 효과가 있다.

Claims (4)

  1. 다수의 워드라인들과, 상기 워드라인들을 구동시키기 위한 워드라인 드라이버(10)들과 상기 워드라인 드라이버를 구동시키기 위한 동수의 로우어드레스 디코더드을 구비하는 반도체 메모리 어레이에 있어서, 상기 워드라인들이 최소한 4개 이상으로 하나의 조를 형성하여 각 조에 있는 워드라인들이 최초에 인접한 워드라인과는 서로 인접하지 않도록 꼬여있고, 상기 워드라인 드라이버(10)들이 상기 반도체 메모리 어레이의 양측에 같은 수만큼 나뉘어서 배열됨을 특징으로 하는 반도체 메모리 어레이.
  2. 제1항에 있어서, 상기 워드라인들이 워드라인 접속영역에서 꼬이게 됨을 특징으로 하는 반도체 메모리 어레이.
  3. 제1항에 있어서, 상기 워드라인들이 한번 꼬인후에도 최초에 인접한 워드라인끼리는 서로 인접하지 않도록 2회 이상 꼬여질 수 있음을 특징으로 하는 반도체 메모리 어레이.
  4. 제1항에 있어서, 상기 반도체 메모리 어레이 전체의 워드라인 드라이버(1)들의 갯수가 2N개인 경우 2E(n＞k≥0,n,k정수)의 워드라인들을 구동시키는 동수의 워드라인 드라이버들을 한 단위로 메모리셀 어레이 양측에 번갈아 가며 배열한 방법을 특징으로 하는 반도체 메모리 셀 어레이.
KR1019890020108A 1989-12-29 1989-12-29 반도체 메모리 어레이의 구성방법 Expired KR920010344B1 (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR1019890020108A KR920010344B1 (ko) 1989-12-29 1989-12-29 반도체 메모리 어레이의 구성방법
JP2069926A JPH0792998B2 (ja) 1989-12-29 1990-03-22 半導体メモリアレイ
DE4009836A DE4009836C2 (de) 1989-12-29 1990-03-27 Halbleiterspeichervorrichtung mit vermindertem Wortleitungskopplungsrauschen
GB9006756A GB2239558B (en) 1989-12-29 1990-03-27 Semiconductor memory device
FR9004026A FR2656725B1 (ko) 1989-12-29 1990-03-29
US07/501,758 US5097441A (en) 1989-12-29 1990-03-30 Interdigitated and twisted word line structure for semiconductor memories
CN90106625A CN1021996C (zh) 1989-12-29 1990-07-31 半导体存储设备
IT48185A IT1241520B (it) 1989-12-29 1990-07-31 "dispositivo di memoria a semiconduttori".

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019890020108A KR920010344B1 (ko) 1989-12-29 1989-12-29 반도체 메모리 어레이의 구성방법

Publications (2)

Publication Number Publication Date
KR910013266A KR910013266A (ko) 1991-08-08
KR920010344B1 true KR920010344B1 (ko) 1992-11-27

Family

ID=19294149

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890020108A Expired KR920010344B1 (ko) 1989-12-29 1989-12-29 반도체 메모리 어레이의 구성방법

Country Status (8)

Country Link
US (1) US5097441A (ko)
JP (1) JPH0792998B2 (ko)
KR (1) KR920010344B1 (ko)
CN (1) CN1021996C (ko)
DE (1) DE4009836C2 (ko)
FR (1) FR2656725B1 (ko)
GB (1) GB2239558B (ko)
IT (1) IT1241520B (ko)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0713864B2 (ja) * 1989-09-27 1995-02-15 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
GB2246001B (en) * 1990-04-11 1994-06-15 Digital Equipment Corp Array architecture for high speed cache memory
JPH04271086A (ja) * 1991-02-27 1992-09-28 Nec Corp 半導体集積回路
KR940008722B1 (ko) * 1991-12-04 1994-09-26 삼성전자 주식회사 반도체 메모리 장치의 워드라인 드라이버 배열방법
DE69526006T2 (de) * 1994-08-15 2003-01-02 International Business Machines Corp., Armonk Anordnung mit einem einzigen Verdrillungsgebiet und Verfahren für gepaarte linienförmige Leiter in integrierten Schaltungen
KR0172376B1 (ko) * 1995-12-06 1999-03-30 김광호 서브워드라인 드라이버 구조를 가지는 반도체 메모리장치
US5793383A (en) * 1996-05-31 1998-08-11 Townsend And Townsend And Crew Llp Shared bootstrap circuit
US6034879A (en) * 1998-02-19 2000-03-07 University Of Pittsburgh Twisted line techniques for multi-gigabit dynamic random access memories
JP2000340766A (ja) * 1999-05-31 2000-12-08 Fujitsu Ltd 半導体記憶装置
US7259464B1 (en) * 2000-05-09 2007-08-21 Micron Technology, Inc. Vertical twist scheme for high-density DRAMs
CA2342496A1 (en) 2001-03-30 2002-09-30 Atmos Corporation Twisted wordline straps
US6567329B2 (en) * 2001-08-28 2003-05-20 Intel Corporation Multiple word-line accessing and accessor
KR100541818B1 (ko) * 2003-12-18 2006-01-10 삼성전자주식회사 반도체 메모리 장치의 라인 배치구조
JP4564299B2 (ja) * 2004-07-28 2010-10-20 株式会社東芝 半導体集積回路装置
KR100825525B1 (ko) * 2004-07-28 2008-04-25 가부시끼가이샤 도시바 반도체 집적 회로 장치
US7110319B2 (en) * 2004-08-27 2006-09-19 Micron Technology, Inc. Memory devices having reduced coupling noise between wordlines
JP4058045B2 (ja) * 2005-01-05 2008-03-05 株式会社東芝 半導体記憶装置
US20090154215A1 (en) * 2007-12-14 2009-06-18 Spansion Llc Reducing noise and disturbance between memory storage elements using angled wordlines
JP5612803B2 (ja) * 2007-12-25 2014-10-22 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
US7830221B2 (en) * 2008-01-25 2010-11-09 Micron Technology, Inc. Coupling cancellation scheme
WO2017200883A1 (en) 2016-05-17 2017-11-23 Silicon Storage Technology, Inc. Deep learning neural network classifier using non-volatile memory array
CN106097960B (zh) * 2016-06-16 2018-09-14 武汉华星光电技术有限公司 一种双边驱动装置及平板显示器
CN107622779B (zh) * 2017-10-30 2024-03-26 长鑫存储技术有限公司 一种存储阵列块及半导体存储器
US10699779B2 (en) 2017-11-29 2020-06-30 Silicon Storage Technology, Inc. Neural network classifier using array of two-gate non-volatile memory cells
US11087207B2 (en) 2018-03-14 2021-08-10 Silicon Storage Technology, Inc. Decoders for analog neural memory in deep learning artificial neural network
US10748630B2 (en) 2017-11-29 2020-08-18 Silicon Storage Technology, Inc. High precision and highly efficient tuning mechanisms and algorithms for analog neuromorphic memory in artificial neural networks
US10803943B2 (en) 2017-11-29 2020-10-13 Silicon Storage Technology, Inc. Neural network classifier using array of four-gate non-volatile memory cells
US10438636B2 (en) * 2017-12-07 2019-10-08 Advanced Micro Devices, Inc. Capacitive structure for memory write assist
US11893478B2 (en) 2019-01-18 2024-02-06 Silicon Storage Technology, Inc. Programmable output blocks for analog neural memory in a deep learning artificial neural network
US11409352B2 (en) 2019-01-18 2022-08-09 Silicon Storage Technology, Inc. Power management for an analog neural memory in a deep learning artificial neural network
US11023559B2 (en) 2019-01-25 2021-06-01 Microsemi Soc Corp. Apparatus and method for combining analog neural net with FPGA routing in a monolithic integrated circuit
US10720217B1 (en) 2019-01-29 2020-07-21 Silicon Storage Technology, Inc. Memory device and method for varying program state separation based upon frequency of use
US11423979B2 (en) 2019-04-29 2022-08-23 Silicon Storage Technology, Inc. Decoding system and physical layout for analog neural memory in deep learning artificial neural network

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57208691A (en) * 1981-06-15 1982-12-21 Mitsubishi Electric Corp Semiconductor memory
JPS6059677B2 (ja) * 1981-08-19 1985-12-26 富士通株式会社 半導体記憶装置
JPS59124092A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd メモリ装置
US4729119A (en) * 1984-05-21 1988-03-01 General Computer Corporation Apparatus and methods for processing data through a random access memory system
US4733374A (en) * 1985-03-30 1988-03-22 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device
CA1305255C (en) * 1986-08-25 1992-07-14 Joseph Lebowitz Marching interconnecting lines in semiconductor integrated circuits
JPS63153792A (ja) * 1986-12-17 1988-06-27 Sharp Corp 半導体メモリ装置
JPS63255898A (ja) * 1987-04-14 1988-10-24 Mitsubishi Electric Corp 半導体記憶装置
JPH06105550B2 (ja) * 1987-07-08 1994-12-21 三菱電機株式会社 半導体記憶装置
JP2547615B2 (ja) * 1988-06-16 1996-10-23 三菱電機株式会社 読出専用半導体記憶装置および半導体記憶装置
JPH0713858B2 (ja) * 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置
JPH0713864B2 (ja) * 1989-09-27 1995-02-15 東芝マイクロエレクトロニクス株式会社 半導体記憶装置

Also Published As

Publication number Publication date
DE4009836C2 (de) 1994-01-27
GB9006756D0 (en) 1990-05-23
KR910013266A (ko) 1991-08-08
CN1021996C (zh) 1993-09-01
IT9048185A1 (it) 1992-01-31
DE4009836A1 (de) 1991-07-11
GB2239558B (en) 1993-08-18
US5097441A (en) 1992-03-17
IT1241520B (it) 1994-01-17
IT9048185A0 (it) 1990-07-31
FR2656725A1 (ko) 1991-07-05
GB2239558A (en) 1991-07-03
JPH03203085A (ja) 1991-09-04
FR2656725B1 (ko) 1994-11-04
JPH0792998B2 (ja) 1995-10-09
CN1052966A (zh) 1991-07-10

Similar Documents

Publication Publication Date Title
KR920010344B1 (ko) 반도체 메모리 어레이의 구성방법
EP0169332B1 (en) High density one device memory
US6535451B2 (en) Semiconductor memory
KR930001737B1 (ko) 반도체 메모리 어레이의 워드라인 배열방법
US4827449A (en) Semiconductor device
JPH02154391A (ja) 半導体記憶装置
EP0037233A2 (en) A semiconductor memory device
US10121531B2 (en) Semiconductor memory
US6947344B2 (en) Memory device and method of reading data from a memory cell
USRE36236E (en) Semiconductor memory device
US5680364A (en) Integrated circuit memory device having equally spaced apart cell arrays
US6930908B2 (en) Semiconductor integrated circuit device having ferroelectric capacitor
US7570504B2 (en) Device and method to reduce wordline RC time constant in semiconductor memory devices
US5222038A (en) Dynamic random access memory with enhanced sense-amplifier circuit
US5420816A (en) Semiconductor memory apparatus with configured word lines to reduce noise
JP2009038306A (ja) 半導体記憶装置
JP4398551B2 (ja) 半導体装置
JPH02154462A (ja) 半導体記憶装置
US6111773A (en) Memory circuit having improved sense-amplifier block and method for forming same
US5644527A (en) Semiconductor memory device
KR930001739B1 (ko) 반도체메모리 어레이의 워드라인구조
KR0163549B1 (ko) 서브 워드 라인 구조의 반도체 메모리 장치
JPH06314493A (ja) スタティクランダムアクセスメモリ
KR970009394B1 (ko) 반도체 기억장치
KR100204537B1 (ko) 서브 워드라인과 스트랩 구조를 갖는 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19891229

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19891229

Comment text: Request for Examination of Application

PG1501 Laying open of application
G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19921030

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19930218

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19930226

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19930226

End annual number: 3

Start annual number: 1

PR1001 Payment of annual fee

Payment date: 19950830

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 19961030

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 19970828

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 19981023

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 19991014

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20001013

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20011008

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20021007

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20031008

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20040331

Start annual number: 13

End annual number: 13

PR1001 Payment of annual fee

Payment date: 20051007

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20061030

Start annual number: 15

End annual number: 15

PR1001 Payment of annual fee

Payment date: 20071101

Start annual number: 16

End annual number: 16

PR1001 Payment of annual fee

Payment date: 20081103

Start annual number: 17

End annual number: 17

FPAY Annual fee payment

Payment date: 20091113

Year of fee payment: 18

PR1001 Payment of annual fee

Payment date: 20091113

Start annual number: 18

End annual number: 18

EXPY Expiration of term
PC1801 Expiration of term