JPH06314493A - スタティクランダムアクセスメモリ - Google Patents
スタティクランダムアクセスメモリInfo
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- JPH06314493A JPH06314493A JP5104671A JP10467193A JPH06314493A JP H06314493 A JPH06314493 A JP H06314493A JP 5104671 A JP5104671 A JP 5104671A JP 10467193 A JP10467193 A JP 10467193A JP H06314493 A JPH06314493 A JP H06314493A
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
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Landscapes
- Static Random-Access Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ビット線のピッチを大きくすることが可能で
あり、ビット線抵抗およびビット線間容量を低減し、動
作速度の向上および動作電流の低減を図り、しかもビッ
ト線の加工を容易にした高集積度のＳＲＡＭを提供する
こと。 【構成】 列方向に隣合うメモリセルＭＣ間には、それ
ぞれ単一のビット線Ｂ，Ｂ’が各メモリセルＭＣに接続
されるように配置してある。しかも、同一行で列方向に
隣接するメモリセルＭＣが、相異なる第１ワード線ＷＬ
0 ，ＷＬ2 …および第２ワード線ＷＬ1 ，ＷＬ3 …のい
ずれか一方で選択されるように、同一行に位置する偶数
列のメモリセルＭＣには、第１ワード線が接続してあ
り、同一行に位置する奇数列のメモリセルには、第２ワ
ード線が接続してある。第１ワード線が選択された場合
と、第２ワード線が選択された場合とで、隣接するメモ
リセルＭＣ間に配置されたビット線Ｂ，Ｂ’に通じるメ
モリセルＭＣが切り替わる。
あり、ビット線抵抗およびビット線間容量を低減し、動
作速度の向上および動作電流の低減を図り、しかもビッ
ト線の加工を容易にした高集積度のＳＲＡＭを提供する
こと。 【構成】 列方向に隣合うメモリセルＭＣ間には、それ
ぞれ単一のビット線Ｂ，Ｂ’が各メモリセルＭＣに接続
されるように配置してある。しかも、同一行で列方向に
隣接するメモリセルＭＣが、相異なる第１ワード線ＷＬ
0 ，ＷＬ2 …および第２ワード線ＷＬ1 ，ＷＬ3 …のい
ずれか一方で選択されるように、同一行に位置する偶数
列のメモリセルＭＣには、第１ワード線が接続してあ
り、同一行に位置する奇数列のメモリセルには、第２ワ
ード線が接続してある。第１ワード線が選択された場合
と、第２ワード線が選択された場合とで、隣接するメモ
リセルＭＣ間に配置されたビット線Ｂ，Ｂ’に通じるメ
モリセルＭＣが切り替わる。
Description
【０００１】
【産業上の利用分野】本発明は、スタティクランダムア
クセスメモリ（ＳＲＡＭ）に係り、さらに詳しくは、隣
接するメモリセルのビット線を共有化することにより、
ビット線のピッチを大きくし、ビット線抵抗およびビッ
ト線間容量を低減し、動作速度の向上および動作電流の
低減を図り、しかもビット線の加工を容易にした高集積
度のＳＲＡＭに関する。
クセスメモリ（ＳＲＡＭ）に係り、さらに詳しくは、隣
接するメモリセルのビット線を共有化することにより、
ビット線のピッチを大きくし、ビット線抵抗およびビッ
ト線間容量を低減し、動作速度の向上および動作電流の
低減を図り、しかもビット線の加工を容易にした高集積
度のＳＲＡＭに関する。
【０００２】
【従来の技術】ＳＲＡＭは、電源が供給されている限り
記憶を保持する半導体記憶装置であり、ＤＲＡＭに比べ
て、アクセス時間が早く、低消費電力であり、リフレッ
シュが不要であり、使い易いという利点を有する。
記憶を保持する半導体記憶装置であり、ＤＲＡＭに比べ
て、アクセス時間が早く、低消費電力であり、リフレッ
シュが不要であり、使い易いという利点を有する。
【０００３】ところが、ＳＲＡＭは、１メモリセル当
り、４つのＭＯＳトランジスタおよび一対の負荷抵抗ま
たは６つのトランジスタを有し、高集積化の点で難点を
有している。また、従来のＳＲＡＭにおいては、１メモ
リセルに対し、１本のワード線と、２本のビット線とを
必要とし、このメモリセルがマトリックス状に並んでメ
モリセルアレイを構成している。そのため、行方向には
メモリセルの行数分のワード線が存在し、また列方向に
は列数の二倍分のビット線が存在する。
り、４つのＭＯＳトランジスタおよび一対の負荷抵抗ま
たは６つのトランジスタを有し、高集積化の点で難点を
有している。また、従来のＳＲＡＭにおいては、１メモ
リセルに対し、１本のワード線と、２本のビット線とを
必要とし、このメモリセルがマトリックス状に並んでメ
モリセルアレイを構成している。そのため、行方向には
メモリセルの行数分のワード線が存在し、また列方向に
は列数の二倍分のビット線が存在する。
【０００４】
【発明が解決しようとする課題】メモリセルが縮小され
て行くと、それに応じてワード線およびビット線の各ピ
ッチも縮小されて行く。ここで通常、メモリセルは、ビ
ット線方向に沿って長い長方形であるために、その短辺
がビット線二本分のピッチとなり、ビット線のピッチは
かなり小さくなる。たとえば、１６ＭｂＳＲＡＭでは、
ビット線のピッチは、１．１μｍ程度になる。このよう
なビット線のピッチの縮小は、ビット線幅およびビット
線間スペースの縮小を意味し、このために、ビット線抵
抗およびビット線間容量の増大をもたらし、動作速度の
低下を招く。
て行くと、それに応じてワード線およびビット線の各ピ
ッチも縮小されて行く。ここで通常、メモリセルは、ビ
ット線方向に沿って長い長方形であるために、その短辺
がビット線二本分のピッチとなり、ビット線のピッチは
かなり小さくなる。たとえば、１６ＭｂＳＲＡＭでは、
ビット線のピッチは、１．１μｍ程度になる。このよう
なビット線のピッチの縮小は、ビット線幅およびビット
線間スペースの縮小を意味し、このために、ビット線抵
抗およびビット線間容量の増大をもたらし、動作速度の
低下を招く。
【０００５】また、ビット線は、アルミニウム配線層で
構成されるのが通常であるが、このアルミニウム配線層
の線幅を細くすることは、アルミニウム配線層の良好な
加工が困難になると共に、配線層の信頼性を低下させる
ので好ましくない。そのため、ＳＲＡＭでは、高集積化
を図りつつ、ビット線ピッチを大きくするための構造が
求められていた。
構成されるのが通常であるが、このアルミニウム配線層
の線幅を細くすることは、アルミニウム配線層の良好な
加工が困難になると共に、配線層の信頼性を低下させる
ので好ましくない。そのため、ＳＲＡＭでは、高集積化
を図りつつ、ビット線ピッチを大きくするための構造が
求められていた。
【０００６】本発明は、このような実状に鑑みてなさ
れ、ビット線のピッチを大きくすることが可能であり、
ビット線抵抗およびビット線間容量を低減し、動作速度
の向上および動作電流の低減を図り、しかもビット線の
加工を容易にした高集積度のＳＲＡＭを提供することを
目的とする。
れ、ビット線のピッチを大きくすることが可能であり、
ビット線抵抗およびビット線間容量を低減し、動作速度
の向上および動作電流の低減を図り、しかもビット線の
加工を容易にした高集積度のＳＲＡＭを提供することを
目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＳＲＡＭは、同一行で列方向に隣合うメモ
リセル間には、それぞれ単一のビット線が各メモリセル
に接続されるように配置してあり、しかも、同一行で列
方向に隣接するメモリセルが、相異なる第１ワード線お
よび第２ワード線のいずれか一方で選択されるように、
同一行に位置する偶数列のメモリセルには、第１ワード
線が接続してあり、同一行に位置する奇数列のメモリセ
ルには、第２ワード線が接続してあり、上記第１ワード
線が選択された場合と、第２ワード線が選択された場合
とで、上記隣接するメモリセル間に配置されたビット線
に通じるメモリセルが切り替わることを特徴とする。
に、本発明のＳＲＡＭは、同一行で列方向に隣合うメモ
リセル間には、それぞれ単一のビット線が各メモリセル
に接続されるように配置してあり、しかも、同一行で列
方向に隣接するメモリセルが、相異なる第１ワード線お
よび第２ワード線のいずれか一方で選択されるように、
同一行に位置する偶数列のメモリセルには、第１ワード
線が接続してあり、同一行に位置する奇数列のメモリセ
ルには、第２ワード線が接続してあり、上記第１ワード
線が選択された場合と、第２ワード線が選択された場合
とで、上記隣接するメモリセル間に配置されたビット線
に通じるメモリセルが切り替わることを特徴とする。
【０００８】偶数列のメモリセルの選択か奇数列のメモ
リセルの選択かを区別する列アドレス情報を含む信号に
基づき、上記第１ワード線および第２ワード線のいずれ
か一方のグループを選択する回路を有することが好まし
い。上記隣接するメモリセル間に配置されたビット線
と、記憶情報の読み出し回路および／または書き込み回
路に接続された一対のデータ線とが、各ビット線毎に設
けられた選択スイッチで接続してあり、偶数列のメモリ
セルの選択か奇数列のメモリセルの選択かを区別する列
アドレス情報を含む信号に基づき、この列アドレス情報
を含む信号で選択された一対のビット線と上記一対のデ
ータ線とが導通するように、上記選択スイッチを制御す
る回路を有することが好ましい。
リセルの選択かを区別する列アドレス情報を含む信号に
基づき、上記第１ワード線および第２ワード線のいずれ
か一方のグループを選択する回路を有することが好まし
い。上記隣接するメモリセル間に配置されたビット線
と、記憶情報の読み出し回路および／または書き込み回
路に接続された一対のデータ線とが、各ビット線毎に設
けられた選択スイッチで接続してあり、偶数列のメモリ
セルの選択か奇数列のメモリセルの選択かを区別する列
アドレス情報を含む信号に基づき、この列アドレス情報
を含む信号で選択された一対のビット線と上記一対のデ
ータ線とが導通するように、上記選択スイッチを制御す
る回路を有することが好ましい。
【０００９】上記隣接するメモリセル間に配置されたビ
ット線に接続された各選択スイッチは、一対のカラムス
イッチで構成することができる。または、これら各選択
スイッチは、論理回路と単一のカラムスイッチで構成す
ることもできる。
ット線に接続された各選択スイッチは、一対のカラムス
イッチで構成することができる。または、これら各選択
スイッチは、論理回路と単一のカラムスイッチで構成す
ることもできる。
【００１０】
【作用】本発明のＳＲＡＭでは、隣接するメモリセルの
ビット線を共有化することが可能になり、しかも同一行
のメモリセルに対し、第１ワード線と第２ワード線とを
用いることにより、各メモリセル毎に一対のビット線を
有する場合と同様にして情報の書き込みおよび読み出し
が可能になる。そのため、ビット線を共有化したとして
も、特殊なセンスアンプ、特殊な読み出し回路あるいは
特殊な書き込み回路を用いる必要がない。同一行に位置
する第１ワード線と第２ワード線とのいずれを選択する
かは、偶数列のメモリセルの選択か奇数列のメモリセル
の選択かを区別する列アドレス情報を含む信号に基づき
行なわれる。
ビット線を共有化することが可能になり、しかも同一行
のメモリセルに対し、第１ワード線と第２ワード線とを
用いることにより、各メモリセル毎に一対のビット線を
有する場合と同様にして情報の書き込みおよび読み出し
が可能になる。そのため、ビット線を共有化したとして
も、特殊なセンスアンプ、特殊な読み出し回路あるいは
特殊な書き込み回路を用いる必要がない。同一行に位置
する第１ワード線と第２ワード線とのいずれを選択する
かは、偶数列のメモリセルの選択か奇数列のメモリセル
の選択かを区別する列アドレス情報を含む信号に基づき
行なわれる。
【００１１】隣接するメモリセルのビット線を共有化す
ることにより、ビット線のピッチを従来の二倍に大きく
することができる。したがって、ビット線抵抗およびビ
ット線間容量を低減することができる。その結果、ＳＲ
ＡＭの動作速度の向上および動作電流の低減を図ること
ができる。また、ビット線の加工も容易になる。
ることにより、ビット線のピッチを従来の二倍に大きく
することができる。したがって、ビット線抵抗およびビ
ット線間容量を低減することができる。その結果、ＳＲ
ＡＭの動作速度の向上および動作電流の低減を図ること
ができる。また、ビット線の加工も容易になる。
【００１２】なお、本発明では、同一行のメモリセルに
対して二本のワード線を用いることになるが、ＳＲＡＭ
のメモリセルは、行方向に縦長の形状を有するので、ワ
ード線の加工が困難になることもなく、それが原因でメ
モリセルの縮小化が困難になることもない。
対して二本のワード線を用いることになるが、ＳＲＡＭ
のメモリセルは、行方向に縦長の形状を有するので、ワ
ード線の加工が困難になることもなく、それが原因でメ
モリセルの縮小化が困難になることもない。
【００１３】本発明のＳＲＡＭによれば、結果的に高集
積が可能である。
積が可能である。
【００１４】
【実施例】以下、本発明の一実施例に係るＳＲＡＭにつ
いて、図面を参照しつつ詳細に説明する。図１は本発明
の一実施例に係るＳＲＡＭのメモリセルとビット線との
関係を示す回路図、図２は本発明の一実施例に係るＳＲ
ＡＭの駆動回路を含む全体概略図、図３は図２に示すカ
ラムスイッチの詳細図、図４は本発明の他の実施例で用
いるカラムスイッチの配置図、図５は本発明のさらにそ
の他の実施例で用いるカラムスイッチとＯＲ論理回路と
の配置図である。
いて、図面を参照しつつ詳細に説明する。図１は本発明
の一実施例に係るＳＲＡＭのメモリセルとビット線との
関係を示す回路図、図２は本発明の一実施例に係るＳＲ
ＡＭの駆動回路を含む全体概略図、図３は図２に示すカ
ラムスイッチの詳細図、図４は本発明の他の実施例で用
いるカラムスイッチの配置図、図５は本発明のさらにそ
の他の実施例で用いるカラムスイッチとＯＲ論理回路と
の配置図である。
【００１５】図１に示すように、本発明の一実施例に係
るＳＲＡＭの各メモリセルＭＣは、負荷トランジスタＴ
Ｌ0 …n ，ＴＬ’0 …n としてＰＭＯＳ型ＴＦＴを用い
ており、フリップフロップ回路を構成する一対の駆動ト
ランジスタＴＤ0 …n ，ＴＤ’0 …n と、メモリセル選
択用のワードトランジスタＴＷ0 …n ，ＴＷ’0 …
nと、負荷トランジスタＴＷ0 …n ，ＴＷ’0 …n とを
有する。ワードトランジスタＴＷ0 …n ，ＴＷ’0 …n
は、ワード線ＷＬ0 ，ＷＬ1 に生じるゲート電圧に応じ
て、トランジスタをオン状態とし、駆動トランジスタＴ
Ｄ0 …n ，ＴＤ’0…n で構成されるフリップフロップ
回路に記憶してある情報をビット線Ｂおよび反転ビット
線Ｂ’に送信するようになっている。
るＳＲＡＭの各メモリセルＭＣは、負荷トランジスタＴ
Ｌ0 …n ，ＴＬ’0 …n としてＰＭＯＳ型ＴＦＴを用い
ており、フリップフロップ回路を構成する一対の駆動ト
ランジスタＴＤ0 …n ，ＴＤ’0 …n と、メモリセル選
択用のワードトランジスタＴＷ0 …n ，ＴＷ’0 …
nと、負荷トランジスタＴＷ0 …n ，ＴＷ’0 …n とを
有する。ワードトランジスタＴＷ0 …n ，ＴＷ’0 …n
は、ワード線ＷＬ0 ，ＷＬ1 に生じるゲート電圧に応じ
て、トランジスタをオン状態とし、駆動トランジスタＴ
Ｄ0 …n ，ＴＤ’0…n で構成されるフリップフロップ
回路に記憶してある情報をビット線Ｂおよび反転ビット
線Ｂ’に送信するようになっている。
【００１６】図１に示すように、本実施例では、同一行
に位置する隣合うメモリセルＭＣ間には、単一のビット
線Ｂが配置してある。このビット線Ｂは、選択されるメ
モリセルＭＣに応じて、ビット線Ｂまたは反転ビット線
Ｂ’として取り扱われる。すなわち、本実施例では、隣
合うメモリセルＭＣの間に配置されたビット線Ｂを共有
化している。このため、メモリセル１個当りのビット線
は、等価的に１本となり、ビット線のピッチは、従来に
比較して二倍にすることができる。ただし、メモリ全体
における列方向両端のビット線は、その端部のメモリセ
ルで占有される。
に位置する隣合うメモリセルＭＣ間には、単一のビット
線Ｂが配置してある。このビット線Ｂは、選択されるメ
モリセルＭＣに応じて、ビット線Ｂまたは反転ビット線
Ｂ’として取り扱われる。すなわち、本実施例では、隣
合うメモリセルＭＣの間に配置されたビット線Ｂを共有
化している。このため、メモリセル１個当りのビット線
は、等価的に１本となり、ビット線のピッチは、従来に
比較して二倍にすることができる。ただし、メモリ全体
における列方向両端のビット線は、その端部のメモリセ
ルで占有される。
【００１７】図１に示すように、本実施例では、同一行
に配置されるメモリセルＭＣに対して、二本の第１ワー
ド線ＷＬ0 および第２ワード線ＷＬ1 が配置される。第
１ワード線ＷＬ0 は、偶数列のメモリセルＭＣにおける
ワードトランジスタＴＷ0 ，ＴＷ2 …，ＴＷ’0 ，Ｔ
Ｗ’2 …のゲート電極に接続する。また、第２ワード線
ＷＬ1 は、奇数列のメモリセルＭＣにおけるワードトラ
ンジスタＴＷ1 , ＴＷ3…，ＴＷ’1 , ＴＷ’3 …のゲ
ート電極に接続する。
に配置されるメモリセルＭＣに対して、二本の第１ワー
ド線ＷＬ0 および第２ワード線ＷＬ1 が配置される。第
１ワード線ＷＬ0 は、偶数列のメモリセルＭＣにおける
ワードトランジスタＴＷ0 ，ＴＷ2 …，ＴＷ’0 ，Ｔ
Ｗ’2 …のゲート電極に接続する。また、第２ワード線
ＷＬ1 は、奇数列のメモリセルＭＣにおけるワードトラ
ンジスタＴＷ1 , ＴＷ3…，ＴＷ’1 , ＴＷ’3 …のゲ
ート電極に接続する。
【００１８】次に、図２に基づき、本実施例のＳＲＡＭ
の駆動回路について説明する。なお、図２では、説明の
便宜のために、実際のセルパターンでは同一行に位置す
るメモリセルＭＣを、偶数列と奇数列とで２行に分けて
記載してある。図２に示すように、同一行に配置される
メモリセルＭＣに対して、それぞれ二本の第１ワード線
ＷＬ0 ，ＷＬ2 …および第２ワード線ＷＬ1 ，ＷＬ3 …
が配置される。第１ワード線ＷＬ0 ，ＷＬ2 …は、それ
ぞれ偶数列のメモリセルＭＣに接続する。また、第２ワ
ード線ＷＬ1 ，ＷＬ3 …は、それぞれ奇数列のメモリセ
ルＭＣに接続する。
の駆動回路について説明する。なお、図２では、説明の
便宜のために、実際のセルパターンでは同一行に位置す
るメモリセルＭＣを、偶数列と奇数列とで２行に分けて
記載してある。図２に示すように、同一行に配置される
メモリセルＭＣに対して、それぞれ二本の第１ワード線
ＷＬ0 ，ＷＬ2 …および第２ワード線ＷＬ1 ，ＷＬ3 …
が配置される。第１ワード線ＷＬ0 ，ＷＬ2 …は、それ
ぞれ偶数列のメモリセルＭＣに接続する。また、第２ワ
ード線ＷＬ1 ，ＷＬ3 …は、それぞれ奇数列のメモリセ
ルＭＣに接続する。
【００１９】第１ワード線ＷＬ0 ，ＷＬ2 …の左端部に
は、第１ＡＮＤ論理回路２が接続してある。また、第２
ワード線ＷＬ1 ，ＷＬ3 …の左端部には、第２ＡＮＤ論
理回路４が接続してある。第１，第２ＡＮＤ論理回路
２，４の一方の入力端子には、行アドレスデコーダＲＤ
の出力信号Ｒ0 …Ｒ2 n-1 -1が入力するようになってい
る。しかも、同一行に対応する一対の第１，第２ＡＮＤ
論理回路２，４の一方の入力端子には、同一の出力信号
Ｒ0 …Ｒ2 n-1 -1が入力するようになっている。行アド
レスデコーダＲＤには、行アドレス信号Ｘ0 …Ｘn-1 が
入力するようになっている。
は、第１ＡＮＤ論理回路２が接続してある。また、第２
ワード線ＷＬ1 ，ＷＬ3 …の左端部には、第２ＡＮＤ論
理回路４が接続してある。第１，第２ＡＮＤ論理回路
２，４の一方の入力端子には、行アドレスデコーダＲＤ
の出力信号Ｒ0 …Ｒ2 n-1 -1が入力するようになってい
る。しかも、同一行に対応する一対の第１，第２ＡＮＤ
論理回路２，４の一方の入力端子には、同一の出力信号
Ｒ0 …Ｒ2 n-1 -1が入力するようになっている。行アド
レスデコーダＲＤには、行アドレス信号Ｘ0 …Ｘn-1 が
入力するようになっている。
【００２０】第１，第２ＡＮＤ論理回路２，４の他方の
入力端子には、偶数列のメモリセルの選択か奇数列のメ
モリセルの選択かを区別する列アドレス情報を含む信号
が入力するようになっている。本実施例では、偶数列の
メモリセルの選択か奇数列のメモリセルの選択かを区別
する列アドレス情報として、列アドレスデコーダＣＤへ
入力する列アドレス信号Ｙ0 …Ｙn-1 の内のＹ0 （ＬＳ
Ｂ（Least Significant Bit ））を用いている。そし
て、一方の第１ＡＮＤ論理回路２の他方の入力端子に
は、列アドレス信号Ｙ0 がＮＯＴ論理回路６を通して反
転された反転信号が入力し、他方の第２ＡＮＤ論理回路
４の他方の入力端子には、列アドレス信号Ｙ0 がそのま
ま入力するようになっている。
入力端子には、偶数列のメモリセルの選択か奇数列のメ
モリセルの選択かを区別する列アドレス情報を含む信号
が入力するようになっている。本実施例では、偶数列の
メモリセルの選択か奇数列のメモリセルの選択かを区別
する列アドレス情報として、列アドレスデコーダＣＤへ
入力する列アドレス信号Ｙ0 …Ｙn-1 の内のＹ0 （ＬＳ
Ｂ（Least Significant Bit ））を用いている。そし
て、一方の第１ＡＮＤ論理回路２の他方の入力端子に
は、列アドレス信号Ｙ0 がＮＯＴ論理回路６を通して反
転された反転信号が入力し、他方の第２ＡＮＤ論理回路
４の他方の入力端子には、列アドレス信号Ｙ0 がそのま
ま入力するようになっている。
【００２１】その結果、列アドレス信号Ｙ0 に基づき、
現在選択しているメモリセルＭＣが、偶数列か奇数列か
を判断することができ、偶数列である場合には、第１ワ
ード線ＷＬ0 ，ＷＬ2 …に接続されるメモリセルＭＣの
みを駆動し、メモリセルＭＣ間に位置するビット線Ｂを
偶数列のメモリセル用として利用することができる。ま
た、奇数列である場合には、第２ワード線ＷＬ1 ，ＷＬ
3 …のみを駆動し、メモリセルＭＣ間に位置するビット
線Ｂを奇数列のメモリセル用として利用することができ
る。
現在選択しているメモリセルＭＣが、偶数列か奇数列か
を判断することができ、偶数列である場合には、第１ワ
ード線ＷＬ0 ，ＷＬ2 …に接続されるメモリセルＭＣの
みを駆動し、メモリセルＭＣ間に位置するビット線Ｂを
偶数列のメモリセル用として利用することができる。ま
た、奇数列である場合には、第２ワード線ＷＬ1 ，ＷＬ
3 …のみを駆動し、メモリセルＭＣ間に位置するビット
線Ｂを奇数列のメモリセル用として利用することができ
る。
【００２２】本実施例では、図２に示すように、各ビッ
ト線Ｂの端部には、選択スイッチとしてのカラムスイッ
チ８，１０，１２を介して一対のデータ線Ｄ，Ｄ’が接
続してある。一対のデータ線Ｄ，Ｄ’は、図示省略して
ある記憶情報の読み出し回路および／または書き込み回
路に接続してある。図２に示すように、メモリ全体にお
ける列方向両端のビット線Ｂ，Ｂ’に接続してあるカラ
ムスイッチ８は、従来と同様に、単一であるが、メモリ
セルＭＣ間に配置された単一のビット線Ｂには、一対の
カラムスイッチ１０，１２が接続してある。
ト線Ｂの端部には、選択スイッチとしてのカラムスイッ
チ８，１０，１２を介して一対のデータ線Ｄ，Ｄ’が接
続してある。一対のデータ線Ｄ，Ｄ’は、図示省略して
ある記憶情報の読み出し回路および／または書き込み回
路に接続してある。図２に示すように、メモリ全体にお
ける列方向両端のビット線Ｂ，Ｂ’に接続してあるカラ
ムスイッチ８は、従来と同様に、単一であるが、メモリ
セルＭＣ間に配置された単一のビット線Ｂには、一対の
カラムスイッチ１０，１２が接続してある。
【００２３】カラムスイッチ１０，１２は、たとえば図
３に示すように、ＭＯＳトランジスタなどで構成してあ
り、列アドレスデコーダＣＤからの出力信号Ｃ0 …Ｃ2
m-1 -1に応じて、選択される列のメモリセルＭＣに対応
する一方のビット線Ｂをデータ線Ｄに接続し、他方の反
転ビット線Ｂ’を反転データ線Ｄ’に接続する作用を有
する。たとえば列アドレスデコーダＣＤからの出力信号
Ｃ1 のみがハイ（Ｈ）であり、他の出力信号がロー
（Ｌ）である場合には、出力信号Ｃ1 に対応する列のメ
モリセルＭＣの両端に位置するビット線Ｂおよび反転ビ
ット線Ｂ’が、それぞれデータ線Ｄおよび反転データ線
Ｄ’に接続される。しかも、本実施例では、選択された
メモリセルＭＣに対して列方向に隣接するメモリセルＭ
Ｃからのデータが同じビット線に混入することはない。
３に示すように、ＭＯＳトランジスタなどで構成してあ
り、列アドレスデコーダＣＤからの出力信号Ｃ0 …Ｃ2
m-1 -1に応じて、選択される列のメモリセルＭＣに対応
する一方のビット線Ｂをデータ線Ｄに接続し、他方の反
転ビット線Ｂ’を反転データ線Ｄ’に接続する作用を有
する。たとえば列アドレスデコーダＣＤからの出力信号
Ｃ1 のみがハイ（Ｈ）であり、他の出力信号がロー
（Ｌ）である場合には、出力信号Ｃ1 に対応する列のメ
モリセルＭＣの両端に位置するビット線Ｂおよび反転ビ
ット線Ｂ’が、それぞれデータ線Ｄおよび反転データ線
Ｄ’に接続される。しかも、本実施例では、選択された
メモリセルＭＣに対して列方向に隣接するメモリセルＭ
Ｃからのデータが同じビット線に混入することはない。
【００２４】本実施例では、隣接するメモリセルＭＣの
ビット線Ｂ，Ｂ’を共有化することが可能になり、しか
も同一行のメモリセルＭＣに対し、第１ワード線ＷＬ
0 ，ＷＬ2 …と第２ワード線ＷＬ1 ，ＷＬ3 …とを用い
ることにより、各メモリセルＭＣ毎に一対のビット線を
有する場合と同様にして情報の書き込みおよび読み出し
が可能になる。そのため、ビット線Ｂ，Ｂ’を共有化し
たとしても、特殊なセンスアンプ、特殊な読み出し回路
あるいは特殊な書き込み回路を用いる必要がない。同一
行に位置する第１ワード線ＷＬ0 ，ＷＬ2 …と第２ワー
ド線ＷＬ1 ，ＷＬ 3 …とのいずれを選択するかは、偶数
列のメモリセルの選択か奇数列のメモリセルの選択かを
区別する列アドレス情報を含む信号ＬＳＢに基づき行な
われる。本実施例では、隣接するメモリセルＭＣのビッ
ト線Ｂ，Ｂ’を共有化することにより、ビット線Ｂ，
Ｂ’のピッチを従来の二倍に大きくすることができる。
したがって、ビット線抵抗およびビット線間容量を低減
することができる。その結果、ＳＲＡＭの動作速度の向
上および動作電流の低減を図ることができる。また、ビ
ット線Ｂ，Ｂ’の加工も容易になる。
ビット線Ｂ，Ｂ’を共有化することが可能になり、しか
も同一行のメモリセルＭＣに対し、第１ワード線ＷＬ
0 ，ＷＬ2 …と第２ワード線ＷＬ1 ，ＷＬ3 …とを用い
ることにより、各メモリセルＭＣ毎に一対のビット線を
有する場合と同様にして情報の書き込みおよび読み出し
が可能になる。そのため、ビット線Ｂ，Ｂ’を共有化し
たとしても、特殊なセンスアンプ、特殊な読み出し回路
あるいは特殊な書き込み回路を用いる必要がない。同一
行に位置する第１ワード線ＷＬ0 ，ＷＬ2 …と第２ワー
ド線ＷＬ1 ，ＷＬ 3 …とのいずれを選択するかは、偶数
列のメモリセルの選択か奇数列のメモリセルの選択かを
区別する列アドレス情報を含む信号ＬＳＢに基づき行な
われる。本実施例では、隣接するメモリセルＭＣのビッ
ト線Ｂ，Ｂ’を共有化することにより、ビット線Ｂ，
Ｂ’のピッチを従来の二倍に大きくすることができる。
したがって、ビット線抵抗およびビット線間容量を低減
することができる。その結果、ＳＲＡＭの動作速度の向
上および動作電流の低減を図ることができる。また、ビ
ット線Ｂ，Ｂ’の加工も容易になる。
【００２５】なお、本実施例では、同一行のメモリセル
に対して二本のワード線を用いることになるが、ＳＲＡ
Ｍのメモリセルは、行方向に縦長の形状を有するので、
ワード線の加工が困難になることもなく、それが原因で
メモリセルの縮小化が困難になることもない。
に対して二本のワード線を用いることになるが、ＳＲＡ
Ｍのメモリセルは、行方向に縦長の形状を有するので、
ワード線の加工が困難になることもなく、それが原因で
メモリセルの縮小化が困難になることもない。
【００２６】本実施例のＳＲＡＭによれば、結果的に高
集積が可能である。なお、本発明は、上述した実施例に
限定されるものではなく、本発明の範囲内で種々に改変
することができる。たとえば各ビット線Ｂ，Ｂ’とデー
タ線Ｄ，Ｄ’とを選択的に接続する選択スイッチは、図
２に示す実施例に限定されず、図４に示すような接続関
係のカラムスイッチ１０ａ，１２ａを用いることもでき
る。この実施例でも、メモリ全体における列方向両端の
ビット線Ｂ，Ｂ’に接続してあるカラムスイッチ８は、
従来と同様に、単一であるが、メモリセルＭＣ間に配置
された単一のビット線Ｂには、一対のカラムスイッチ１
０ａ，１２ａが接続してある。
集積が可能である。なお、本発明は、上述した実施例に
限定されるものではなく、本発明の範囲内で種々に改変
することができる。たとえば各ビット線Ｂ，Ｂ’とデー
タ線Ｄ，Ｄ’とを選択的に接続する選択スイッチは、図
２に示す実施例に限定されず、図４に示すような接続関
係のカラムスイッチ１０ａ，１２ａを用いることもでき
る。この実施例でも、メモリ全体における列方向両端の
ビット線Ｂ，Ｂ’に接続してあるカラムスイッチ８は、
従来と同様に、単一であるが、メモリセルＭＣ間に配置
された単一のビット線Ｂには、一対のカラムスイッチ１
０ａ，１２ａが接続してある。
【００２７】ただし、この実施例では、上記実施例と異
なり、偶数列のメモリセルＭＣが選択された場合と、奇
数列のメモリセルＭＣが選択された場合とで、同一のビ
ット線が、ビット線になったり反転ビット線になったり
することがないように接続してある。すなわち、この実
施例では、偶数列のメモリセルＭＣと奇数列のメモリセ
ルＭＣとでは、ビット線および反転ビット線の配置が左
右逆転する。この実施例でも、上記実施例と同様に、列
アドレスデコーダＣＤからの出力信号Ｃ0 …Ｃ 2 m-1 -1
に応じて、選択される列のメモリセルＭＣに対応する一
方のビット線Ｂをデータ線Ｄに接続し、他方の反転ビッ
ト線Ｂ’を反転データ線Ｄ’に接続し、選択されない他
のビット線とデータ線Ｄ，Ｄ’とを接続することはな
い。
なり、偶数列のメモリセルＭＣが選択された場合と、奇
数列のメモリセルＭＣが選択された場合とで、同一のビ
ット線が、ビット線になったり反転ビット線になったり
することがないように接続してある。すなわち、この実
施例では、偶数列のメモリセルＭＣと奇数列のメモリセ
ルＭＣとでは、ビット線および反転ビット線の配置が左
右逆転する。この実施例でも、上記実施例と同様に、列
アドレスデコーダＣＤからの出力信号Ｃ0 …Ｃ 2 m-1 -1
に応じて、選択される列のメモリセルＭＣに対応する一
方のビット線Ｂをデータ線Ｄに接続し、他方の反転ビッ
ト線Ｂ’を反転データ線Ｄ’に接続し、選択されない他
のビット線とデータ線Ｄ，Ｄ’とを接続することはな
い。
【００２８】また、図５に示すように、隣接するメモリ
セルＳＣ間に配置される単一のビット線Ｂ，Ｂ’に接続
される各選択スイッチは、ＯＲ論理回路１４と単一のカ
ラムスイッチ１６とで構成することもできる。この実施
例でも、上記実施例と同様に、列アドレスデコーダＣＤ
からの出力信号Ｃ0 …Ｃ2 m-1 -1に応じて、選択される
列のメモリセルＭＣに対応する一方のビット線Ｂをデー
タ線Ｄに接続し、他方の反転ビット線Ｂ’を反転データ
線Ｄ’に接続し、選択されない他のビット線とデータ線
Ｄ，Ｄ’とを接続することはない。
セルＳＣ間に配置される単一のビット線Ｂ，Ｂ’に接続
される各選択スイッチは、ＯＲ論理回路１４と単一のカ
ラムスイッチ１６とで構成することもできる。この実施
例でも、上記実施例と同様に、列アドレスデコーダＣＤ
からの出力信号Ｃ0 …Ｃ2 m-1 -1に応じて、選択される
列のメモリセルＭＣに対応する一方のビット線Ｂをデー
タ線Ｄに接続し、他方の反転ビット線Ｂ’を反転データ
線Ｄ’に接続し、選択されない他のビット線とデータ線
Ｄ，Ｄ’とを接続することはない。
【００２９】また、上述した実施例では、負荷トランジ
スタとしてＴＦＴを用いたが、本発明に係るＳＲＡＭで
は、半導体基板上に形成する一対のＭＯＳトランジスタ
を負荷トランジスタとして用いることもできる。ただ
し、その場合には、１メモリセル当りの６トランジスタ
を半導体基板上に形成するので、ＴＦＴ負荷型ＳＲＡＭ
に比較して集積度が低下する。また、本発明は、負荷ト
ランジスタの代わりに、ポリシリコン膜などで構成する
負荷抵抗を用いたＳＲＡＭに対しても適用することがで
きる。
スタとしてＴＦＴを用いたが、本発明に係るＳＲＡＭで
は、半導体基板上に形成する一対のＭＯＳトランジスタ
を負荷トランジスタとして用いることもできる。ただ
し、その場合には、１メモリセル当りの６トランジスタ
を半導体基板上に形成するので、ＴＦＴ負荷型ＳＲＡＭ
に比較して集積度が低下する。また、本発明は、負荷ト
ランジスタの代わりに、ポリシリコン膜などで構成する
負荷抵抗を用いたＳＲＡＭに対しても適用することがで
きる。
【００３０】
【発明の効果】以上説明してきたように、本発明によれ
ば、隣接するメモリセルのビット線を共有化することが
可能になり、しかも同一行のメモリセルに対し、第１ワ
ード線と第２ワード線とを用いることにより、各メモリ
セル毎に一対のビット線を有する場合と同様にして情報
の書き込みおよび読み出しが可能になる。そのため、ビ
ット線を共有化したとしても、特殊なセンスアンプ、特
殊な読み出し回路あるいは特殊な書き込み回路を用いる
必要がない。
ば、隣接するメモリセルのビット線を共有化することが
可能になり、しかも同一行のメモリセルに対し、第１ワ
ード線と第２ワード線とを用いることにより、各メモリ
セル毎に一対のビット線を有する場合と同様にして情報
の書き込みおよび読み出しが可能になる。そのため、ビ
ット線を共有化したとしても、特殊なセンスアンプ、特
殊な読み出し回路あるいは特殊な書き込み回路を用いる
必要がない。
【００３１】また、本発明では、隣接するメモリセルの
ビット線を共有化することにより、ビット線のピッチを
従来の二倍に大きくすることができる。したがって、ビ
ット線抵抗およびビット線間容量を低減することができ
る。その結果、ＳＲＡＭの動作速度の向上および動作電
流の低減を図ることができる。また、ビット線の加工も
容易になる。
ビット線を共有化することにより、ビット線のピッチを
従来の二倍に大きくすることができる。したがって、ビ
ット線抵抗およびビット線間容量を低減することができ
る。その結果、ＳＲＡＭの動作速度の向上および動作電
流の低減を図ることができる。また、ビット線の加工も
容易になる。
【００３２】なお、本発明では、同一行のメモリセルに
対して二本のワード線を用いることになるが、ＳＲＡＭ
のメモリセルは、行方向に縦長の形状を有するので、ワ
ード線の加工が困難になることもなく、それが原因でメ
モリセルの縮小化が困難になることもない。
対して二本のワード線を用いることになるが、ＳＲＡＭ
のメモリセルは、行方向に縦長の形状を有するので、ワ
ード線の加工が困難になることもなく、それが原因でメ
モリセルの縮小化が困難になることもない。
【００３３】本発明のＳＲＡＭによれば、結果的に高集
積が可能である。
積が可能である。
【図１】図１は本発明の一実施例に係るＳＲＡＭのメモ
リセルとビット線との関係を示す回路図である。
リセルとビット線との関係を示す回路図である。
【図２】図２は本発明の一実施例に係るＳＲＡＭの駆動
回路を含む全体概略図である。
回路を含む全体概略図である。
【図３】図３は図２に示すカラムスイッチの詳細図であ
る。
る。
【図４】図４は本発明の他の実施例で用いるカラムスイ
ッチの配置図である。
ッチの配置図である。
【図５】図５は本発明のさらにその他の実施例で用いる
カラムスイッチとＯＲ論理回路との配置図である。
カラムスイッチとＯＲ論理回路との配置図である。
２ 第１ＡＮＤ論理回路 ４ 第２ＡＮＤ論理回路 ６ ＮＯＴ論理回路 ８，１０，１０ａ，１２，１２ａ，１６ カラムスイッ
チ Ｂ ビット線 Ｂ’ 反転ビット線 ＭＣ メモリセル ＴＤ0 …n ，ＴＤ’0 …n 駆動トランジスタ ＴＷ0 …n ，ＴＷ’0 …n ワードトランジスタ ＴＬ0 …n ，ＴＬ’0 …n 負荷トランジスタ ＷＬ0 ，ＷＬ2 … 第１ワード線 ＷＬ1 ，ＷＬ3 … 第２ワード線 Ｄ データ線 Ｄ’ 反転データ線 ＲＤ 行アドレスデコーダ ＣＤ 列アドレスデコーダ Ｘ0 …Ｘn-1 行アドレス信号 Ｙ0 …Ｙn-1 列アドレス信号
チ Ｂ ビット線 Ｂ’ 反転ビット線 ＭＣ メモリセル ＴＤ0 …n ，ＴＤ’0 …n 駆動トランジスタ ＴＷ0 …n ，ＴＷ’0 …n ワードトランジスタ ＴＬ0 …n ，ＴＬ’0 …n 負荷トランジスタ ＷＬ0 ，ＷＬ2 … 第１ワード線 ＷＬ1 ，ＷＬ3 … 第２ワード線 Ｄ データ線 Ｄ’ 反転データ線 ＲＤ 行アドレスデコーダ ＣＤ 列アドレスデコーダ Ｘ0 …Ｘn-1 行アドレス信号 Ｙ0 …Ｙn-1 列アドレス信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】図１に示すように、本発明の一実施例に係
るＳＲＡＭの各メモリセルＭＣは、負荷トランジスタＴ
Ｌ0 …j ，ＴＬ’0 …j としてＰＭＯＳ型ＴＦＴを用い
ており、フリップフロップ回路を構成する一対の駆動ト
ランジスタＴＤ0 …j ，ＴＤ’0 …j と、メモリセル選
択用のワードトランジスタＴＷ0 …j ，ＴＷ’0 …
j と、負荷トランジスタＴＷ0 …j ，ＴＷ’0 …j とを
有する。ワードトランジスタＴＷ0 …j ，ＴＷ’0 …j
は、ワード線ＷＬ0 ，ＷＬ1 に生じるゲート電圧に応じ
て、トランジスタをオン状態とし、駆動トランジスタＴ
Ｄ0 …j ，ＴＤ’0…j で構成されるフリップフロップ
回路に記憶してある情報をビット線Ｂおよび反転ビット
線Ｂ’に送信するようになっている。
るＳＲＡＭの各メモリセルＭＣは、負荷トランジスタＴ
Ｌ0 …j ，ＴＬ’0 …j としてＰＭＯＳ型ＴＦＴを用い
ており、フリップフロップ回路を構成する一対の駆動ト
ランジスタＴＤ0 …j ，ＴＤ’0 …j と、メモリセル選
択用のワードトランジスタＴＷ0 …j ，ＴＷ’0 …
j と、負荷トランジスタＴＷ0 …j ，ＴＷ’0 …j とを
有する。ワードトランジスタＴＷ0 …j ，ＴＷ’0 …j
は、ワード線ＷＬ0 ，ＷＬ1 に生じるゲート電圧に応じ
て、トランジスタをオン状態とし、駆動トランジスタＴ
Ｄ0 …j ，ＴＤ’0…j で構成されるフリップフロップ
回路に記憶してある情報をビット線Ｂおよび反転ビット
線Ｂ’に送信するようになっている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】第１ワード線ＷＬ0 ，ＷＬ2 …の左端部に
は、第１ＡＮＤ論理回路２が接続してある。また、第２
ワード線ＷＬ1 ，ＷＬ3 …の左端部には、第２ＡＮＤ論
理回路４が接続してある。第１，第２ＡＮＤ論理回路
２，４の一方の入力端子には、行アドレスデコーダＲＤ
の出力信号Ｒ0 …Ｒk (k=2n-1-1)が入力するようになっ
ている。しかも、同一行に対応する一対の第１，第２Ａ
ＮＤ論理回路２，４の一方の入力端子には、同一の出力
信号Ｒ0 …Ｒ2 n-1 -1が入力するようになっている。行
アドレスデコーダＲＤには、行アドレス信号Ｘ0 …Ｘ
n-1 が入力するようになっている。
は、第１ＡＮＤ論理回路２が接続してある。また、第２
ワード線ＷＬ1 ，ＷＬ3 …の左端部には、第２ＡＮＤ論
理回路４が接続してある。第１，第２ＡＮＤ論理回路
２，４の一方の入力端子には、行アドレスデコーダＲＤ
の出力信号Ｒ0 …Ｒk (k=2n-1-1)が入力するようになっ
ている。しかも、同一行に対応する一対の第１，第２Ａ
ＮＤ論理回路２，４の一方の入力端子には、同一の出力
信号Ｒ0 …Ｒ2 n-1 -1が入力するようになっている。行
アドレスデコーダＲＤには、行アドレス信号Ｘ0 …Ｘ
n-1 が入力するようになっている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】カラムスイッチ１０，１２は、たとえば図
３に示すように、ＭＯＳトランジスタなどで構成してあ
り、列アドレスデコーダＣＤからの出力信号Ｃ0 …Ｃk
(k=2 m-1-1)に応じて、選択される列のメモリセルＭＣに
対応する一方のビット線Ｂをデータ線Ｄに接続し、他方
の反転ビット線Ｂ’を反転データ線Ｄ’に接続する作用
を有する。たとえば列アドレスデコーダＣＤからの出力
信号Ｃ1 のみがハイ（Ｈ）であり、他の出力信号がロー
（Ｌ）である場合には、出力信号Ｃ1 に対応する列のメ
モリセルＭＣの両端に位置するビット線Ｂおよび反転ビ
ット線Ｂ’が、それぞれデータ線Ｄおよび反転データ線
Ｄ’に接続される。しかも、本実施例では、選択された
メモリセルＭＣに対して列方向に隣接するメモリセルＭ
Ｃからのデータが同じビット線に混入することはない。
３に示すように、ＭＯＳトランジスタなどで構成してあ
り、列アドレスデコーダＣＤからの出力信号Ｃ0 …Ｃk
(k=2 m-1-1)に応じて、選択される列のメモリセルＭＣに
対応する一方のビット線Ｂをデータ線Ｄに接続し、他方
の反転ビット線Ｂ’を反転データ線Ｄ’に接続する作用
を有する。たとえば列アドレスデコーダＣＤからの出力
信号Ｃ1 のみがハイ（Ｈ）であり、他の出力信号がロー
（Ｌ）である場合には、出力信号Ｃ1 に対応する列のメ
モリセルＭＣの両端に位置するビット線Ｂおよび反転ビ
ット線Ｂ’が、それぞれデータ線Ｄおよび反転データ線
Ｄ’に接続される。しかも、本実施例では、選択された
メモリセルＭＣに対して列方向に隣接するメモリセルＭ
Ｃからのデータが同じビット線に混入することはない。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】また、図５に示すように、隣接するメモリ
セルＳＣ間に配置される単一のビット線Ｂ，Ｂ’に接続
される各選択スイッチは、ＯＲ論理回路１４と単一のカ
ラムスイッチ１６とで構成することもできる。この実施
例でも、上記実施例と同様に、列アドレスデコーダＣＤ
からの出力信号Ｃ0 …Ｃk (k=2m-1-1)に応じて、選択さ
れる列のメモリセルＭＣに対応する一方のビット線Ｂを
データ線Ｄに接続し、他方の反転ビット線Ｂ’を反転デ
ータ線Ｄ’に接続し、選択されない他のビット線とデー
タ線Ｄ，Ｄ’とを接続することはない。
セルＳＣ間に配置される単一のビット線Ｂ，Ｂ’に接続
される各選択スイッチは、ＯＲ論理回路１４と単一のカ
ラムスイッチ１６とで構成することもできる。この実施
例でも、上記実施例と同様に、列アドレスデコーダＣＤ
からの出力信号Ｃ0 …Ｃk (k=2m-1-1)に応じて、選択さ
れる列のメモリセルＭＣに対応する一方のビット線Ｂを
データ線Ｄに接続し、他方の反転ビット線Ｂ’を反転デ
ータ線Ｄ’に接続し、選択されない他のビット線とデー
タ線Ｄ，Ｄ’とを接続することはない。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 ２ 第１ＡＮＤ論理回路 ４ 第２ＡＮＤ論理回路 ６ ＮＯＴ論理回路 ８，１０，１０ａ，１２，１２ａ，１６ カラムスイッ
チ Ｂ ビット線 Ｂ’ 反転ビット線 ＭＣ メモリセルＴＤ0 …j ，ＴＤ’0 …j 駆動トランジスタＴＷ0 …j ，ＴＷ’0 …j ワードトランジスタＴＬ0 …j ，ＴＬ’0 …j 負荷トランジスタ ＷＬ0 ，ＷＬ2 … 第１ワード線 ＷＬ1 ，ＷＬ3 … 第２ワード線 Ｄ データ線 Ｄ’ 反転データ線 ＲＤ 行アドレスデコーダ ＣＤ 列アドレスデコーダ Ｘ0 …Ｘn-1 行アドレス信号 Ｙ0 …Ｙn-1 列アドレス信号
チ Ｂ ビット線 Ｂ’ 反転ビット線 ＭＣ メモリセルＴＤ0 …j ，ＴＤ’0 …j 駆動トランジスタＴＷ0 …j ，ＴＷ’0 …j ワードトランジスタＴＬ0 …j ，ＴＬ’0 …j 負荷トランジスタ ＷＬ0 ，ＷＬ2 … 第１ワード線 ＷＬ1 ，ＷＬ3 … 第２ワード線 Ｄ データ線 Ｄ’ 反転データ線 ＲＤ 行アドレスデコーダ ＣＤ 列アドレスデコーダ Ｘ0 …Ｘn-1 行アドレス信号 Ｙ0 …Ｙn-1 列アドレス信号
Claims (5)
- 【請求項１】 スタティクランダムアクセスメモリにお
ける同一行で列方向に隣合うメモリセル間には、それぞ
れ単一のビット線が各メモリセルに接続されるように配
置してあり、しかも、同一行で列方向に隣接するメモリ
セルが、相異なる第１ワード線および第２ワード線のい
ずれか一方で選択されるように、同一行に位置する偶数
列のメモリセルには、第１ワード線が接続してあり、同
一行に位置する奇数列のメモリセルには、第２ワード線
が接続してあり、 上記第１ワード線が選択された場合と、第２ワード線が
選択された場合とで、上記隣接するメモリセル間に配置
されたビット線に通じるメモリセルが切り替わることを
特徴とするスタティクランダムアクセスメモリ。 - 【請求項２】 偶数列のメモリセルの選択か奇数列のメ
モリセルの選択かを区別する列アドレス情報を含む信号
に基づき、上記第１ワード線および第２ワード線のいず
れか一方のグループを選択する回路を有する請求項１に
記載のスタティクランダムアクセスメモリ。 - 【請求項３】 上記隣接するメモリセル間に配置された
ビット線と、記憶情報の読み出し回路および／または書
き込み回路に接続された一対のデータ線とが、各ビット
線毎に設けられた選択スイッチで接続してあり、偶数列
のメモリセルの選択か奇数列のメモリセルの選択かを区
別する列アドレス情報を含む信号に基づき、この列アド
レス情報を含む信号で選択された一対のビット線と上記
一対のデータ線とが導通するように、上記選択スイッチ
を制御する回路を有する請求項１または２に記載のスタ
ティクランダムアクセスメモリ。 - 【請求項４】 上記隣接するメモリセル間に配置された
ビット線に接続された各選択スイッチは、一対のカラム
スイッチで構成してある請求項３に記載のスタティクラ
ンダムアクセスメモリ。 - 【請求項５】 上記隣接するメモリセル間に配置された
ビット線に接続された各選択スイッチは、論理回路と単
一のカラムスイッチで構成してある請求項３に記載のス
タティクランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5104671A JPH06314493A (ja) | 1993-04-30 | 1993-04-30 | スタティクランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5104671A JPH06314493A (ja) | 1993-04-30 | 1993-04-30 | スタティクランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314493A true JPH06314493A (ja) | 1994-11-08 |
Family
ID=14386940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5104671A Pending JPH06314493A (ja) | 1993-04-30 | 1993-04-30 | スタティクランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314493A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980053665A (ko) * | 1996-12-27 | 1998-09-25 | 김영환 | 반도체 메모리 장치 |
| JP2009277341A (ja) * | 2008-05-14 | 2009-11-26 | Taiwan Semiconductor Manufacturing Co Ltd | Ｓｒａｍセルの書き込みマージンを改善する書き込みアシスト回路 |
-
1993
- 1993-04-30 JP JP5104671A patent/JPH06314493A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980053665A (ko) * | 1996-12-27 | 1998-09-25 | 김영환 | 반도체 메모리 장치 |
| JP2009277341A (ja) * | 2008-05-14 | 2009-11-26 | Taiwan Semiconductor Manufacturing Co Ltd | Ｓｒａｍセルの書き込みマージンを改善する書き込みアシスト回路 |
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