JPH0421956B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はアクセスタイムの向上および消費電
力の低減が可能な半導体メモリ装置に関するもの
である。

〔従来技術〕

第１図は従来の半導体メモリ装置を示すブロツ
ク図である。同図において、１はマトリツクス状
に配列し、その詳細な回路を第２図に示すメモリ
セル、２ａおよび２ｂは相補的な関係にある一対
のビツト線、３は選択時に同一行上にあるメモリ
セル１を活性化するワード線、４は行アドレス情
報を解読する行デコーダ、５は行アドレス信号
線、６ａおよび６ｂは前記ビツト線２ａおよび２
ｂにそれぞれ接続するビツト線負荷、７は電源端
子である。

なお、第２図に示すメモリセル１において、８
ａおよび８ｂはMOSトランジスタ、抵抗などで
構成する負荷素子、９ａおよび９ｂはインバータ
トラジスタ、１０ａおよび１０ｂはアクセストラ
ンジスタ、１１ａおよび１１ｂはメモリセル１の
ストアノードである。

次に、上記構成による半導体メモリ装置の動作
について、一例として、ストアノード１１ｂおよ
び１１ｂがそれぞれ“Ｈ”レベルおよび“Ｌ”レ
ベルに書き込まれている場合について説明する。
まず、読み出しの場合には読み出そうとするセル
のアドレス情報をアドレス信号線５に入力する。
そして、このワード線３が活性化されると、“Ｌ”
レベルをストアしているアクセストランジスタ１
０ｂが導通する。このため、電源端子７からビツ
ト線負荷６ｂ、ビツト線２ｂ、アクセストランジ
スタ１０ｂ、インバータトランジスタ９ｂの経路
を電流が流れ、読み出すことができる。

この構成による半導体メモリ装置は同一行上の
すべてのメモリセルが活性化されるので、全列に
電源からメモリセルに電流が流れ込み、コラム数
の多い大容量スタテイツクRAMを構成する場
合、消費電流が大きくなる。そこで、消費電流を
少なくするため、従来は第３図に示す半導体メモ
リ装置が提案されている。この場合、行デコーダ
４をメモリセルプレーンの中央に配し、ワード線
を左側ワード線３ａおよび右側ワード線３ｂに分
割し、左右のメモリセル群の選択された方のメモ
リセル群のワード線のみ活性化することにより、
全列の内、半数の列だけ電流パスを生じさせるも
のである。なお、１２ａおよび１２ｂはそれぞれ
左側ワード線３ａあるいは右側ワード線３ｂを選
択するアンドゲート、１３ａおよび１３ｂはそれ
ぞれこのアンドゲート１２ａおよび１２ｂを開状
態にするゲート信号線である。

次に、第４図は第３図の思想に基づいて構成し
た従来の半導体メモリ装置を示す配置図である。
この場合、行デコーダ４ａおよび４ｂを複数列配
置し、ワード線３ａ〜３ｄをその倍数だけ分割
し、直流電流路のできる数を減少させるものであ
る。

しかしながら、従来の半導体メモリ装置は数多
くの行デコーダを設ける必要がある。このため、
チツプ面積の増大を招き、速度性能や歩留りを損
うなど欠点があつた。

〔発明の概要〕

したがつて、この発明の目的は高速で、しかも
低消費電力で大容量の半導体メモリ装置を提供す
るものである。

この発明はメモリセルをマトリクス状に配置し
たメモリセルアレイを列方向に分割して配置した
Ｎ個のメモリセル群と、このＮ個のメモリセル群
の各々に対応して設けられ、Ｎ個のメモリセル群
のうちの特定のものを選択するメモリセル群選択
線と、アクセスすべきメモリセル群の行アドレス
情報を解読する行デコーダと、この行デコーダの
出力端子に接続され、Ｎ個のメモリセル群に亘つ
て配置された前置ワード線と、Ｎ個のメモリセル
群の各々に対応して設けられ、メモリセル群選択
線の活性化されるワード線からなり、さらにメモ
リセル群選択線はメモリセル群セレクタ出力に連
結され、かつメモリセル群セレクタ出力は列デコ
ーダにも連結された構成としたものであり、以下
実施例を用いて詳細に説明する。

〔発明の実施例〕

第５図はこの発明に係る半導体メモリ装置の一
実施例を示すブロツク図であり、一例として、列
方向に３個に分割したメモリセル群１ａ，１ｂお
よび１ｃを配置した場合を示す。同図において、
１４ａ，１４ｂおよび１４ｃはこのメモリセル群
１ａ〜１ｃを選択するメモリセル群選択線、１５
はワード線３ａ〜３ｃと同一方向に並行して配置
した前置ワード線、１６ａ，１６ｂおよび１６ｃ
は入力端子がそれぞれ前置ワード１５とメモリセ
ル群選択線１４ａ〜１４ｃに接続し、出力端子が
それぞれワード線３ａ〜３ｃに接続するアンドゲ
ートである。また、１７ａ〜１７ｃはメモリセル
群セレクタで、列アドレス情報のうちの上位の列
アドレス信号が入力され、メモリセル群１ａ，１
ｂ，１ｃのうちの特定のメモリセル群を選択する
ためセレクタ出力を出力し、選択したメモリセル
群に対応したメモリセル群選択信号線を活性化す
る。またメモリセル群セレクタ１７ａ〜１７ｃは
列選択のためのプリデコード手段としても働き、
その出力は各々列アドレス情報のうちの下位の列
アドレス信号を受け、対応したメモリセル群にお
けるアクセスすべきメモリセルの列アドレス情報
を解読する列デコーダ１８ａ〜１８ｃに連結され
る。

なお、メモリセル面積を低減させるために、ワ
ード線３ａ〜３ｃはMOSトランジスタ１０ａお
よび１０ｂのゲートと同一層のポリシリコン層で
形成する一方、前置ワード線１５はこのワード線
３ａ〜３ｃであるこのポリシリコン層とは別のポ
リシリコン層あるいはアルミ、モリブデン、モリ
ブデンシリサイドなどの金属配線層で形成する。

次に、上記構成による半導体メモリ装置の動作
について説明する。まず、例えばメモリセル群１
ａ内のメモリセルを選択する場合、アクセスすべ
きメモリセル群１ａの行アドレス情報を行デコー
ダ４で解読し、前置ワード線１５の一本を活性化
する。そして、メモリセル群選択線１４ａに選択
信号を加えると、アンドゲート１６ａが開き、ワ
ード線３ａを活性化する。したがつて、図示せぬ
電源から図示せぬビツト線を経て、メモリセル群
１ａへ流れ込むコラム電流が流れるのは選択され
たメモリセル群１ａ内にあるコラムのみである。
また、メモリセル群セレクタ１７ａ〜１７ｃは列
選択のためのプリデコーダとして働くので、各列
デコーダ１８ａ，１８ｂ，１８ｃの入力信号はメ
モリセル群内の列を示す列アドレス信号及び対応
したメモリセル群セレクタのセレクタ出力となる
ので、各列デコーダ１８ａ〜１８ｃを単純化で
き、通常の列デコーダを構成した場合に比し著し
くレイアウト面積が低減されるなどの効果をも
ち、、しかも、各列デコーダ１８ａ〜１８ｃに対
して、対応したメモリセル群セレクタ１７ａ〜１
７ｃからのセレクタ出力が入力されているため、
選択すべきメモリセルが存在するメモリセル群に
おける選択すべきメモリセルが接続されるビツト
線２ａ，２ｂしか選択されないため、選択された
ビツト線における浮遊容量が増加せず、選択され
たビツト線の充放電に要する時間の遅延が抑制さ
れて選択すべきメモリセルからの情報の読み出し
速度及び選択すべきメモリセルへの情報の書き込
み速度の遅延が抑制されているという効果をも有
する。

なお、以上はメモリセル群１ａ内のメモリセル
１の選択について説明したが、他のメモリセル群
１ｂおよび１ｃについても同様にできることはも
ちろんである。さらに、メモリセル群を３個に分
割した場合について説明したが、Ｎ個（Ｎ≧２）
に分割しても同様にできることはもちろんであ
る。また、前置ワード線１５のみを低抵抗材料で
構成しておけば、ワード線の抵抗は多少大きくて
も、長さが短かいため、容量が小さく、高速にメ
モリセルをアクセスすることができる。また、ア
ンドゲート１６ａ〜１６ｃは入力端子が２個、出
力端子１個のため、回路構成が簡単になるので、
チツプ面積の増大は無視することができる。ま
た、行デコーダ４はチツプの中央に配置してもよ
く、チツプの端に配置してもよいことはもちろん
である。また、以上の実施例では行デコーダをチ
ツプの端に配置したが、チツプの中央に設けても
よいことはもちろんである。

〔発明の効果〕

以上詳細に説明したように、この発明に係る半
導体メモリ装置によればメモリセルの選択を前置
ワード線とワード線の２段階に分けて行なうよう
に、行選択を階層的に行なうため、列の直流電流
路のある列数を減少することができるので、高速
で、しかも低消費電力の大容量の半導体メモリ装
置を構成することができる効果がある。

また、メモリセル群セレクタが列選択のための
プリデコーダとして働くために、列デコーダを単
純化でき、レイアウト面積を著しく低減すること
ができる効果があり、しかも、それぞれの列デコ
ーダが対応したメモリセル群セレクタのセレクタ
出力を受けるとともに列アドレス情報のうちの下
位の列アドレス信号を受けているため、選択すべ
きメモリセルが存在するメモリセル群における選
択すべきメモリセルが接続されるビツト線しか選
択されないため、選択すべきメモリセルからの情
報の読み出し速度及び選択すべきメモリセルへの
情報の書き込み速度の遅延が抑制されるという効
果をも有する。

【図面の簡単な説明】

第１図は従来の半導体メモリ装置を示すブロツ
ク図、第２図は第１図のメモリセルの詳細な回路
図、第３図は従来の他の半導体メモリ装置を示す
ブロツク図、第４図は従来の他の半導体メモリ装
置を示す配置図、第５図はこの発明に係る半導体
メモリ装置の一実施例を示すブロツク図である。 １……メモリセル、１ａおよび１ｂ……メモリ
セル群、２ａおよび２ｂ……ビツト線、３……ワ
ード線、４……行デコーダ、５……行アドレス信
号線、６ａおよび６ｂ……ビツト線負荷、７……
電源端子、８……負荷素子、９……インバータト
ランジスタ、１０……アクセストランジスタ、１
１……ストアノード、１２ａおよび１２ｂ……ア
ンドゲート、１３ａおよび１３ｂ……ゲート信号
線、１４ａ〜１４ｃ……メモリセル選択線、１５
……前置ワード線、１６ａ〜１６ｃ……アンドゲ
ート、１７ａ〜１７ｃ……メモリセル群セレク
タ、１８ａ〜１８ｃ……列デコーダ。なお、同一
符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ メモリセルをマトリクス状に配置したメモリ
   セルアレイを列方向に分割して配列したＮ個のメ
   モリセル群と、 列アドレス情報のうちの上位の列アドレス信号
   が入力され、前記Ｎ個のメモリセル群のうちの特
   定のメモリセル群を選択するためのメモリセル群
   セレクタと、 前記Ｎ個のメモリセル群の各々に対応して設け
   られ、前記メモリセル群セレクタのセレクタ出力
   を受けるメモリセル群選択線と、 前記Ｎ個のメモリセル群の各々に対応して設け
   られ、それぞれが対応したメモリセル群セレクタ
   のセレクタ出力を受けるとともに前記列アドレス
   情報のうちの下位の列アドレス信号を受け、対応
   したメモリセル群におけるアクセスすべきメモリ
   セルの列アドレス情報を解読する複数の列デコー
   ダと、 アクセスすべきメモリセルの行アドレス情報を
   解読する行デコーダと、 この行デコーダの出力端子に接続され、前記Ｎ
   個のメモリセル群に亘つて配置された前置ワード
   線と、 前記Ｎ個のメモリセル群の各々に対応して設け
   られ、前記メモリセル群選択線の活性状態と前記
   前置ワード線の選択信号とに基づいて活性化され
   る分割ワード線とを備えた半導体メモリ装置。