JPH02154391A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に複数のメモリア
レイからなる半導体記憶装置に関する。

［従来の技術］ 第７図は、一般的なダイナミック・ランダム・アクセス
−メモリ（以下、ＤＲＡＭという）の主要部の構成を示
す回路図である。

第７図において、メモリアレイ１０には、複数のワード
線ＷＬＯ〜ＷＬｉおよび゛複数のビット線対ＢＯ，ＢＯ
−Ｂｊ、Ｂｊが互いに交差するように配置されており、
それらの交点にメモリセルＭＣが設けられている。すな
わち、複数のメモリセルＭＣがマトリクス状に配置され
ている。ビット線対ＢＯ，ＢＯ〜Ｂｊ、Ｂｊの各々は、
トランジスタＱｌ、Ｑ２からなるＩ１０ゲートを介して
入出力線対Ｉ１０．Ｉ１０に接続されている。また、ビ
ット線対ＢＯ，ＢＯ〜Ｂｊ、Ｂｊの各々には、センスア
ンプＳＡが接続されている。複数のセンスアンプＳＡが
センスアンプ部３０を構成し、複数のＩ１０ゲートがＩ
１０ゲート部４０を構成する。

Ｘデコーダ２０は、外部から与えられるＸアドレス信号
に応答して、ワード線ＷＬＯ〜ＷＬｉのうち１つを選択
し、そのワード線の電位を立上げる。これにより、選択
されたワード線に接続される複数のメモリセルＭＣに蓄
えられた情報電荷が、データとしてそれぞれ対応するビ
ット線に読出される。その結果、各ビット線対を構成す
る２つのビット線間に微小な電位差が生じる。この微小
な電位差が対応するセンスアンプＳＡにより増幅される
。一方、Ｙデコーダ５０は、外部から与えられるＹアド
レス信号に応答して、１組のビット線対を選択し、対応
するＩ１０ゲートにコラム選択線ＣＬを介してコラム選
択信号を与える。これにより、選択されたビット線対が
入出力線対Ｉ１０゜Ｉｌｏに接続される。その結果、入
出力線対重１０、Ｉｌｏにデータが読出され、そのデー
タは出力系回路（図示せず）を通して外部出力ビンに出
力される。

第８Ａ図は、最も一般的なりＲＡＭのメモリセルの断面
図である。シリコン基板１０１上にｎ＋拡散領域１０２
および１０５ｒ形成されている。

ｎ＋拡散領域１０２、第１ポリシリコン層１０３および
これらの間の薄い酸化膜１０４により蓄積容量が形成さ
れる。また、ｎ＋拡散領域１０２、ｎ＋拡散領域１０５
、およびそれらの間の領域の上部に絶縁膜を介して設け
られた第２ポリシリコン層１０６によりアクセストラン
ジスタが形成される。さらに、第１アルミニウム層１０
７とｎ＋拡散領域１０５との間にコンタクトが形成され
ている。第１ポリシリコン層１０３がセルプレート電極
として用いられ、第２ポリシリコン層１０６がワード線
として用いられ、第１アルミニウム層１０７がビット線
として用いられる。なお、このようにして形成されたメ
モリセルは酸化シリコン膜１０８により他のメモリセル
から分離されている。

メモリセルの等価回路を第８Ｃ図に示す。ビット線ＢＬ
が第８Ａ図の第１アルミニウム層１０７により形成され
、ワード線ＷＬが第２ポリシリコン層１０６により形成
される。また、ストレージノードＮがｎ＋拡散領域１０
２により形成され、セルプレート電極ＰＬが第１ポリシ
コン層１０３により形成される。

ポリシリコン層およびアルミニウム層は容易に形成され
るので、従来より半導体記憶装置の配線材料として多く
用いられてきた。なお、アルミニウムの融点はポリシリ
コンの融点よりも低いので、ワード線ＷＬとしてはポリ
シリコン層が用いられる。

第９図は、第７図に示した構成を有するＤＲＡＭの全体
のレイアウトを示すブロック図である。

このＤＲＡＭは、１列に配列された８個のメモリアレイ
を含む。これらの８個のメモリアレイは、４つのブロッ
クに分割され、各ブロックはメモリアレイ１０ａおよび
メモリアレイ１０ｂを含む。

メモリアレイ１０ａとメモリアレイ１０ｂとの間には、
メモリアレイ１０ａに対応するセンスアンプ部３０およ
びＩ１０ゲート部４０、メモリアレイ１０ｂに対応する
センスアンプ部３０およびＩ１０ゲート部４０、および
それらに共通のＹデコーダ５０が配置されている。また
、メモリアレイ１０ａおよび１０ｂの各々にはＸデコー
ダ２０が設けられている。さらに、１列に配列された８
個のメモリアレイの側部には、周辺回路６０が設けられ
ている。周辺回路６０は、メモリアレイ１０ａ、１０ｂ
ＳＸデコーダ２０、Ｙデコーダ５０、センスアンプ部３
０などを駆動するための信号を発生する回路、外部から
与えられるアドレス信号をＸデコーダ２０およびＸデコ
ーダ５０に与えるためのアドレスバッファ、およびデー
タをＩ１０ゲート部４０に人力または出力するための回
路などを含む。

なお、特開昭６２−１８０５９４号公報には、２つのメ
モリセルアレイブロックを備え、かつそれらのメモリセ
ルアレイブロックの間に通常アクセス用周辺回路および
リフレッシュ用周辺回路が配置された半導体記憶装置が
開示されている。この半導体記憶装置においては、２つ
のメモリセルアレイブロックのうちいずれか一方が選択
的に駆動される。この半導体記憶装置は、通常アクセス
用周辺回路およびリフレッシュ用周辺回路と２つのメモ
リセルアレイブロックとの間に接続される配線が短くて
済むという利点を有する。しかしながら、通常アクセス
用周辺回路およびリフレッシュ用周辺回路により２つの
メモリセルアレイブロックしか駆動されないので、大容
量化に限度があるという欠点がある。

ところで、たとえばＩＭビットＤＲＡＭの場合、１つの
メモリアレイには、２５６本のワード線、および５１２
組のビット線対が含まれる。したがって、各ワード線は
１０２４本のビット線を横切ることになり、かなり長く
なる。そのため、上記のようにワード線がポリシリコン
層により形成されている場合、そのワード線の抵抗値が
高くなる。

その結果、Ｘデコーダ２０の出力が立上がってから、Ｘ
デコーダ２０から最も遠い位置にあるメモリセルのアク
セストランジスタのゲート電位が立上がるまで、かなり
の遅延時間がある。この遅延時間はＤＲＡＭのアクセス
時間の遅延につながり、そのＤＲＡＭの性能を劣化させ
ることになり好ましくない。

そこでワード線における遅延を解消するために、次の述
べるワード線の杭打ち配線が用いられている。このワー
ド線の杭打ち配線を説明するための図を第１０Ａ図およ
び第１０Ｂ図に示す。ポリシリコン層により形成された
ワード線ＷＬの上部にアルミニウム層ＡＬが設けられて
いる。ワード線ＷＬを４等分することにより得られた３
つの点および両端の２つの点において、ワード線ＷＬと
アルミニウム層ＡＬとの間にコンタクト部ＣＮが形成さ
れる。アルミニウムのシート抵抗（単位幅当たりの抵抗
）はポリシリコンのシート抵抗よりも３桁程度低いので
、無視することができる。杭打ち配線がない場合のＸデ
コーダ２０から最も遠い位置にあるメモリセルまでのワ
ード線ＷＬの抵抗値を４ＲＯとする。第１０Ａ図に示す
ように杭打ち配線がある場合には、互いに隣り合うコン
タクト部ＣＮとコンタクト部ＣＮとの中間の位置にある
メモリセルまでの抵抗値が最も高くなる。しかし、この
場合の抵抗値は（１／２）ＲＯとなり、杭打ち配線がな
い場合の抵抗値に比べて１／８になる。

上記のようにワード線に杭打ち配線を設ける場合には、
ワード線とアルミニウム層とのコンタクト部を設けるた
めに、メモリセル間に隙間を設ける必要がある。そのた
め、第１０Ｂ図に示すように、メモリアレイ１０は、４
つのメモリセル群第１に分割され、メモリセル第１１と
メモリセル群第１との間に杭打ち部１２となる隙間が設
けられる。

このようにワード線の杭打ち配線が、設けられる場合の
メモリセルの断面図を第８Ｂ図に示す。第８Ｂ図のメモ
リセルにおいては、ビット線が第１アルミニウム層１０
７の代わりに第３ポリシリコン層１０９により形成され
る。また、ワード線となる第２ポリシリコン層１０６の
上部に第１アルミニウム層第１０がその第２ポリシリコ
ン層１０６と平行に形成される。第１アルミニウム層第
１０と第２ポリシリコン層１０６との間に、第１０Ａ図
に示すように、一定距離ごとにコンタクト部が形成され
る。これにより、第２ポリシリコン層１０６からなるワ
ード線の抵抗値が減少し、ワード線により伝達される電
位変化の遅延時間が減少する。

次に、第第１図は、他のＤＲＡＭの主要部の構成を示す
回路図である。このＤＲＡＭにおいては、Ｘデコーダ５
０が複数のメモリアレイに共通に用いられる。第第１図
においては、Ｙデコーダ５０はメモリアレイ１０ａおよ
び１０ｂに共通に用いられている。この場合、Ｙデコー
ダ５０のコラム選択線ＣＬはアルミニウム層により形成
される。

このコラム選択線ＣＬはメモリアレイ１０ａおよび１０
ｂを縦断するように設けられる。通常のコラム選択線は
、ビット線、ワード線およびワード線の杭打ち配線のい
ずれかを形成する配線層と同じ配線層で形成されている
ので、コラム選択線がメモリアレイを縦断することはで
きない。そのため、第８Ａ図および第８Ｂ図に示される
ようにメモリセル内で第１アルミニウム層が用いられて
いる場合は、コラム選択線は第２アルミニウム層により
形成される。

上記のことに関しては、たとえば、ＩＥＥＥＪＯＵＲＮ
ＡＬ　　ＯＦ　　５ＯＬＩＤ−９ＴＡＴＥＣＩＲＣＵＩ
ＴＳ、　　　ＶＯＬ、５Ｃ−２１，Ｎｏ。

３、ＪＵＮＥ　　１９８６の第８図にも示されている。

第第１図に示される構成の利点は、１つのＹデコーダが
メモリアレイ群の端部に設けられ、かつコラム選択線の
みが複数のメモリアレイに延ばされているので、メモリ
アレイごとにＹデコーダが設けられる必要がないことで
ある。

また、第第１図のＤＲＡＭにおいては、シェアードセン
スアンプが用いられている。シエアードセンスアンプに
おいては、第第１図に示すように、１つのセンスアンプ
ＳＡにより２組のビット線対が駆動される。すなわち、
センスアンプＳＡは、トランジスタＱ３．Ｑ４を介して
メモリアレイ１０ａのビット線対ＢＬＩ、ＢＬ２に接続
されかつトランジスタＱ５．Ｑ６を介してメモリアレイ
１０ｂのビット線対ＢＬ３．ＢＬ４に接続されている。

複数のトランジスタＱ３−ｉ”ｉびＱ４が第１のアレイ
選択スイッチ７０ａを構成し、複数のトランジスタＱ５
およびＱ６が第２のアレイ選択スイッチ７０ｂを構成す
る。

第第１図に示されるシェアードセンスアンプの動作を第
１２図のタイミングチャートを用いて簡単に説明する。

第１２図において、外部から与えられるロウアドレスス
トローブ信号ＲＡＳがｒＨＪレベルである非活性時には
、第１のスイッチ活性化信号φ。

、および第２のスイッチ活性化信号φ、２はともにｒＨ
Ｊレベルとなっている。したがって、トランジスタＱ３
〜Ｑ６はすべてオン状態となっており、ビット線対ＢＬ
Ｉ、ＢＬ２およびビット線対ＢＬ３．ＢＬ４がセンスア
ンプＳＡに接続されている。

ロウアドレスストローブ信号ＲＡＳがｒＬＪレベルに立
下がることによりＤＲＡＭが活性状態となると、外部か
ら与えられるＸアドレス信号に応答して、メモリアレイ
１０ａおよび１０ｂのうちいずれか一方が選択される。

たとえば、メモリアレイ１０ａが選択されると、第１の
スイッチ活性化信号φ８．はｒＨＪレベルを維持するが
第２のスイッチ活性化信号φ、２は「Ｌ」レベルに立下
がる。これにより、トランジスタＱ５．Ｑ６がオフ状態
となり、ビット線対ＢＬ３．ＢＬ４がセンスアンプＳＡ
から切り離される。この場合、メモリアレイ１０ｂ内の
すべてのビット線対がセンスアンプから切り離される。

次に、Ｘアドレス信号に応答して、メモリアレイ１０ａ
内の１本のワード線ＷＬの電位が立上がり、そのワード
線に接続された複数のメモリセルに蓄えられた情報電荷
がそれぞれ対応するビット線に読出される。このとき、
メモリアレイ１０ｂ内のワード線の電位は立上がらない
。センスアンプ活性化信号φ、ＡがｒＨＪレベルに立上
がることによりセンスアンプＳＡが活性化され、各ビッ
ト線対を構成する２本のビット線間の電位差が増幅され
る。第１２図においてビット線対の各ビット線の電位は
、ＢＬ、ＢＬで示される。その後、外部から与えられる
Ｘアドレス信号に応答して、１つのコラム選択線ＣＬが
選択され、そのコラム選択線ＣＬに与えられるコラム選
択信号φ。、がｒＨＪレベルに立上がる。その結果、１
組のトランジスタＱｌ、Ｑ２がオンし、対応するビット
線対ＢＬＩ、ＢＬ２が入出力線対Ｉ１０．Ｉ１０に接続
される。

なお、上記のようなシエアードセンスアンプは、第１３
図に示すように、コラム選択線がメモリアレイを縦断し
ない構成を有するＤＲＡＭにも適用可能である。この場
合は、第１３図に示すように、メモリアレイ１０ａ内の
ビット線対ＢＬＩ、ＢＬ２を入出力線対Ｉ１０．Ｉ１０
に接続するためには、センスアンプＳＡの活性化後、再
びトランジスタＱ５．Ｑ６をオン状態にすることにより
ビット線対ＢＬＩ、ＢＬ２をビット線対ＢＬ３．ＢＬ４
を介して入出力線対Ｉ１０．Ｉ１０に接続する必要があ
る。このとき、メモリアレイ１０ｂ内のビット線におい
て充放電が行なわれるので、第１３図のＤＲＡＭは、第
第１図のＤＲＡＭに比べて消費電力およびアクセス時間
の点で不利である。

第１４図は、第第１図の構成を有するＤＲＡＭの全体の
レイアウトを示すブロック図である。

第１４図において、８個のメモリアレイが１列に配列さ
れ、その端部に１つのＹデコーダ５０が設けられている
。これらの８個のメモリアレイは４つのブロックに分割
され、各ブロックはメモリアレイ１０ａおよびメモリア
レイ１０ｂにより構成されている。メモリアレイ１０ａ
とメモリアレイ１０ｂとの間には、メモリアレイ１０ａ
を選択するための第１のアレイ選択スイッチ７０ａ１メ
モリアレイ１０ｂを選択するための第２のアレイ選択ス
イッチ７０ｂ１それらに共通のセンスアンプ部３０およ
びＩ１０ゲート部４０が設けられている。また、各メモ
リアレイにはＸデコーダ２０が設けられている。さらに
、１列に配列された８個のメモリアレイの側部には、周
辺回路６０が設けられている。

このＤＲＡＭにおいては、１つのＹデコーダ５０により
８個のメモリアレイにおける列の選択が行なわれる。そ
のため、Ｙデコーダ５０から複数のメモリアレイを縦断
するようにコラム選択線が設けられている。第１４図に
おいては、１本のコラム選択線ＣＬのみが代表的に示さ
れている。

第９図および第１４図に示されるように、８個のメモリ
アレイが１列に配列されているのは、これらのＤＲＡＭ
が長方形のパッケージに入れられるためである。シェア
ードセンスアンプが用いられた第１４図のＤＲＡＭにお
いては、１つのＹデコーダしか必要とされないので、第
１４囚のＤＲＡＭは第９図のＤＲＡＭに比べて長辺方向
に短くなるという利点がある。

なお、Ｙデコーダからのコラム選択線が複数のメモリア
レイブロックを縦断するように設けられている半導体記
憶装置に関しては、特開昭６３−３９１９６号公報にも
示されている。

次に、パッケージとチップ上のバッドとの関係について
説明する。

第１５図はＩＭビットＤＲＡＭのデュアル・インライン
・パッケージ（Ｄ　Ｉ　Ｐ）のビン配置を示す図であり
、第１６図はそのパッケージに装着されるチップの一例
を示す図である。第１５図に示すように、長方形のパッ
ケージの両側の長辺にピンＰ１〜Ｐ１８が設けられてい
る。このようなパッケージの形状に起因する制約により
、第１６図に示すようにバッドｐ１〜ｐ１８はチップの
短辺付近に配列されている。メモリアレイ、デコーダ、
センスアンプなどからなる回路部分８０の両側部に周辺
回路６０が配置されている。バッドｐ１〜ｐ１８から、
周辺回路６０に配線が設けられている。通常、アルミニ
ウムにより形成される配線の幅は２μｍ程度である。し
かし、電源線（Ｖｃ　ｃ　）および接地線Ｃ，Ｖｓ　ｓ
　）には大きな電流が流れるため、それらの幅は１００
μｍ程度必要となる。

［発明が解決しようとする課題］ 第１４図に示される従来のＤＲＡＭにおいては、複数の
メモリアレイに対して１つのＹデコーダが設けられてい
るので、Ｙデコーダを形成するための面積が小さく、高
集積化を図ることができるという利点がある。しかしな
がら、Ｙデコーダから複数のメモリアレイを縦断するよ
うに設けられているコラム選択線が非常に長くなる。こ
れにより、コラム選択線の抵抗値が増大し、Ｙデコーダ
から最も遠い位置にあるメモリアレイにおいては、コラ
ム選択信号の伝達が遅れるという問題があった。

また、１列に配列された複数のメモリアレイの端部にＹ
デコーダが設けられ、それらのメモリアレイに沿うよう
に周辺回路が設けられているので、周辺回路からＹデコ
ーダへ接続される配線の長さが長くなり、信号の伝達が
遅延するという問題もあった。

この発明の目的は、チップ面積を増大させることなく、
信号の伝達の遅延がない大容量半導体記憶装置を得るこ
とである。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、複数の第１および第
２のメモリアレイ、複数の第１および第２の列選択線、
列選択手段、複数の行選択手段、および列選択手段およ
び複数の行選択手段を駆動するための回路手段を備える
。

複数の第１および第２のメモリアレイの各々は、複数列
および複数行に配列された複数のメモリセルを含む。複
数の第１の列選択線は、複数列に対応して設けられる。

複数の第１の列選択線の各々は、複数の第１のメモリア
レイにおける対応する複数列を共通に選択するために用
いられる。また、複数の第２の列選択線は、複数列に対
応して設けられる。複数の第２の列選択線の各々は、複
数の第２のメモリアレイにおける対応する複数列を共通
に選択するために用いられる。列選択手段は、複数の第
１および第２のメモリアレイの複数列のうちいずれかを
選択するために、複数の第１および第２の列選択線のい
ずれかを選択する。複数の行選択手段は、複数の第１お
よび第２のメモリアレイに対応して設けられる。複数の
行選択手段の各々は、対応するメモリアレイの複数行の
いずれかを選択する。

また、複数の第１のメモリアレイおよび複数の第２のメ
モリアレイは、同一列に配列され、複数の第１のメモリ
アレイと複数の第２のメモリアレイとの間に、列選択手
段および回゛路手段が配置される。

［作用］ この発明に係る半導体記憶装置においては、第１の列選
択線により複数の第１のメモリアレイにおける列の選択
が行なわれ、第２の列選択線により複数の第２のメモリ
アレイにおける列の選択が行なわれるので、第１の列選
択線および第２の列選択線の各々の長さが短くなる。そ
のため、第１のメモリアレイおよび第２のメモリアレイ
における列を選択するための列選択信号が遅延しない。

また、複数の第１および第２のメモリアレイにおける列
の選択を行なうために、１つの列選択手段のみが使用さ
れるので、チップ面積が低減される。

さらに、列選択手段および複数の行選択手段を駆動する
ための回路手段が複数の第１のメモリアレイと複数の第
２のメモリアレイとの間において列選択手段の近傍に設
けられているので、その回路手段から列選択手段に接続
される配線が短くなる。また、その回路手段から複数の
行選択手段に接続される配線のうち、最も長い配線の長
さが、最小となる。

［実施例］ 以下、この発明の実施例を図面を用いて詳細に説明する
。

第１図は、この発明の一実施例によるＤＲＡＭの全体の
レイアウトを示す図である。

第１図において、８個のメモリアレイが１列に配列され
ている。それらの８個のメモリアレイは４つのブロック
に分割され、各ブロックはメモリアレイ１０ａおよびメ
モリアレイ１０ｂを含む。

４つのブロックは、中央部でそれぞれ２つのブロックか
らなる部分に分割されている。その中央部には、周辺回
路６０が配置され、その周辺回路６０を挾むように２つ
のＹデコーダ５１および５２が配置されている。８個の
メモリアレイの各々には、Ｘデコーダ２０が設けられて
いる。

メモリアレイ１０ａとメモリアレイ１０ｂとの間には、
メモリアレイ１０ａを選択するための第１のアレイ選択
スイッチ７０ａ１メモリアレイ１０ｂを選択するための
第２のアレイ選択スイッチ７０ｂ１それらに共通に用い
られるセンスアンプ部３０およびＩ１０ゲート部４０が
設けられている。

また、Ｙデコーダ５１から、周辺回路６０の一方側に配
列された３つのメモリアレイを縦断してＩ１０ゲート部
４０に、複数の第１のコラム選択線が設けられている。

また、Ｙデコーダ５２から、周辺回路６０の他方側に配
列された３つのメモリアレイを縦断してＩ１０ゲート部
４０に、複数の第２のコラム選択線が設けられている。

第１図においては、１本の第１のコラム選択線ＣＬＩお
よび１本の第２のコラム選択線ＣＬ２が、代表的に破線
で示されている。

メモリアレイ１０ａおよび１０ｂの各々の構成は、第７
図に示されるメモリアレイ１０の構成と同様である。ま
た、第１のアレイ選択スイッチ７０　ａ　ｓセンスアン
プ部３０、Ｉ１０ゲート部４０および第２のアレイ選択
スイッチ７０ｂの構成は、第第１図に示される構成と同
様である。

第２図は、第１図に示される周辺回路６０の構成を説明
するためのブロック図である。第２図において、ＲＡＳ
バッファ６１は、外部から与えられるロウアドレススト
ローブ信号ＲＡＳに応答して、内部ロウアドレスストロ
ーブ信号ＲＡＳを発生する。アドレスバッファ６２は、
内部ロウアドレスストローブ信号ＲＡＳをトリガにして
、外部から与えられるアドレス信号ＡＯ〜Ａ９を取込み
、Ｘアドレス信号ＡＸを発生する。Ｘデコーダ駆動回路
６３は、内部ロウアドレスストローブ信号ＲＡＳに応答
して、Ｘデコーダ駆動信号φｘｏを発生する。Ｘデコー
ダ２０は、このＸデコーダ駆動信号φ×ｏに応答して、
Ｘアドレス信号ＡＸに従って１本のワード線を選択し、
その電位を立上げる。センスアンプ駆動回路６４は、内
部ロウアドレスストローブ信号ＲＡＳに応答して、所定
の遅延の後にセンスアンプ活性化信号φＳ＾を発生する
。センスアンプ部３０は、このセンスアンプ活性化信号
φＳＡに応答して、ビット線対の電位差を増幅する。

一方、ＣＡＳバッファ６５は、外部から与えられるコラ
ムアドレスストローブ信号ＣＡＳに応答して、内部コラ
ムアドレスストローブ信号ＣＡＳを発生する。アドレス
バッファ６２は、この内部コラムアドレスストローブ信
号ＣＡＳをトリガにして、外部から与えられるアドレス
信号ＡＯ−Ａ９を取込み、Ｙアドレス信号ＡＹを発生す
る。Ｙデコーダ駆動回路６６は、内部コラムアドレスス
トローブ信号ＣＡＳに応答して、Ｙデコーダ駆動信号φ
ＹＯを発生する。ＹデコーダおよびＩ１０ゲート部から
なるブロック５３は、このＹデコーダ駆動信号φｙｏに
応答して、Ｙアドレス信号ＡＹに従って１組のビット線
対を入出力線対Ｉ１０゜Ｉｌｏに接続する。

プリアンプ駆動回路７１は、内部ロウアドレスストロー
ブ信号ＲＡＳおよび内部コラムアドレスストローブ信号
ＣＡＳに応答して、プリアンプ駆動信号φＰＡＥを発生
する。プリアンプ７２は、このプリアンプ駆動信号φＰ
ＡＥに応答して、入出力線対Ｉ１０．Ｉ１０上の情報を
増幅し、それを続出データＲＤとして出力アンプ７３に
送る。

出力アンプ７３は、内部コラムアドレスストローブ信号
ＣＡＳに応答して、読出データＲＤを増幅し、それを外
部データ出力ビンＰ１７に出力データＤＯＩＪＴとして
出力する。

また、書込制御回路７４は、内部コラムアドレスストロ
ーブ信号ＣＡＳをトリガにして、外部から与えられる制
御信号Ｒ／Ｗを取込み、書込可能信号φｖＥを発生する
。ＤＩＮバッファ７５は、内部コラムアドレスストロー
ブ信号ＣＡＳをトリガにして、外部データ入力ビンＰ１
に与えられる入力データＤＩＮを取込み、内部書込デー
タを発生する。書込バッファ７６は、書込可能信号φ。

Ｅに応答して、内部書込データを入出力線対■１０、Ｉ
ｌｏに伝達する。

このようにして、メモリアレイ１０内のデータが外部デ
ータ出力ビンＰ１７に出力され、また、外部データ入力
ビンＰ１に与えられるデータがメモリアレイ１０内に書
込まれる。

第１図に示される周辺回路６０には、第２図に示される
ＲＡＳバッファ６１、アドレスバッファ６２、Ｘデコー
ダ駆動回路６３、センスアンプ駆動回路６４、ττゴバ
ッファ６５、Ｙデコーダ駆動回路６６、書込制御回路７
４およびＤｌ−バッファ７５が含まれる。

第１図に示されるＤＲＡＭにおいては、第１４図に示さ
れる従来のＤＲＡＭに比べて、各コラム選択線の長さが
約半分となっているので、コラム選択信号の遅延時間も
約半分なる。そのため、ＤＲＡＭにおけるアクセス時間
を短縮することができる。また、周辺回路６０の近傍に
Ｙデコーダ５１および５２が配置されているので、周辺
回路６０からＹデコーダ５１および５２に接続されるＹ
アドレス線などの配線が短くなる。また、周辺回路６０
から各Ｘデコーダ２０に接続されるＸアドレス線などの
配線のうち、最も長い配線の長さも最小となる。したが
って、信号の遅延が減少され、かつ、チップ面積が縮小
される。

第３図は、第１図のＤＲＡＭのチップの半分の構成を示
す図である。各メモリアレイ１０８．１０ｂのワード線
ＷＬには、第１０Ａ図に示されるように、杭打ち配線が
設けられている。メモリアレイ１０ａおよび１０ｂの各
々は、４つのメモリセル群第１に分割されている。隣り
合うメモリセル群第１とメモリセル群第１との間には、
ワード線抗打ち部１２のための隙間が設けられている。

このワード線杭打ち＃１２にはコラム選択線は通ってい
ない。したがって、このワード線杭打ち部１２に、周辺
回路６０とパッドＰＤとを接続するための配線層りが通
される。この配線層りは、パッドＰＤから中央部の周辺
回路６ｏまで外部信号、電源電位、接地電位などを伝達
する外部信号配線、電源線、接地線などの配線として使
用される。この配線層りは、コラム選択線ＣＬと同種の
層により形成することができる。

第４Ａ図は、メモリアレイの一部分の平面パターンを示
す図である。また、第４Ｂ図は、この実施例のＤＲＡＭ
に含まれるメモリセルの断面図である。

第４Ｂ図に示すように、第１°ｇ図に示されたメモリセ
ルと同様に、セルプレートが第１ポリシリコン層１０３
により形成され、ワード線が第２ポリシリコン層１０６
により形成され、ビット線が第３ポリシリコン層１０９
により形成されている。

また、ワード線の杭打ち配線が第１アルミニウム層第１
０により形成されている。なお、アクセストランジスタ
のゲート電極、すなわちワード線はポリサイド層により
形成されてもよく、ワード線の杭打ち配線はアルミニウ
ム以外の低抵抗金属配線層により形成されてもよい。

また、第４Ａ図に示すように、メモリセルＭＣは、コン
タクト部第１４において第３ポリシリコン層１０９から
なるビット線に接続されている。

第３ポリシリコン層１０９からなるビット線は１列のメ
モリセルＭＣについて１本設けられている。

また第３ポリシリコン層１０９からなる１組のビット線
対の間に第２アルミニウム層第１１からなるコラム選択
線が設けられている。

なお、コラム選択線となる第２アルミニウム層第１１は
、たとえば、第４Ｂ図に示されるように、メモリセルの
上部に設けられる。

第２アルミニウム層第１１からなるコラム選択線は１組
のビット線対について多くとも１本しか必要とされない
ので、コラム選択線間のピッチはビット線間の倍のピッ
チで十分である。したがって、第２アルミニウム層第１
１からなる２つのコラム選択線の間に、第２アルミニウ
ム層により形成される配線を設けることが可能となる。

！ｆｉ４Ａ図に示すように、第２アルミニウム層第１１
からなるコラム選択線とコラム選択線第１１との間に、
同様に第２アルミニウム層第１２および第１３からなる
配線層を設けることが可能となる。これらの第２アルミ
ニウム層第１２および第１３を用いることにより、パッ
ドＰＤから中央部の周辺回路６０まで外部信号線、電源
線、接地線などを設けることができる。

上記のように、電源線および接地線は、他の外部信号線
よりも太くすることが必要である。そのために、複数の
コラム選択線の間に複数の電源線および接地線を走らせ
、これらの複数の電源線および複数の接地線をそれぞれ
中央部の周辺回路６０において互いに接続する。これに
より、１本の太い配線を設けたのと同様の効果が得られ
る。

従来のＤＲＡＭにおいては、パッドから周辺回路に接続
される外部信号線、電源線、接地線などの配線は、メモ
リアレイの外部に設けられていたので、チップ面積が増
大していた。これに対して、この実施例においては、第
３図および第４Ａ図に示されるように、外部信号線、電
源線、接地線などの配線がメモリアレイを縦断するよう
に設けられるので、配線のために必要な面積が減少し、
チップ面積を縮小することが可能となる。

第５図は、この実施例のＤＲＡＭのチップを示す図であ
る。

第５図に示すように、バッドｐ１〜ｐ１８は、チップの
両端部に設けられている。バッドｐ１〜ｐ１８と周辺回
路６０との間に接続される外部信号線、電源線、接地線
などの配線は、メモリアレイ、デコーダ、センスアンプ
などからなる第１の回路部分８０ａまたは第２の回路部
分８０ｂを縦断するように設けられている。この実施例
のＤＲＡＭにおいては、周辺回路６ｏがチップの中央部
に設けられ、かつ、外部信号線、電源線、接地線などの
配線がチップの周辺部に設けられず、メモリアレイを縦
断するように設けられているので、チップの短辺方向の
長さが短縮される。これらの配線は、コラム選択線を形
成する配線層と同種の配線層により形成されるので、こ
れらの配線をメモリアレイを縦断させるために、特別な
層を設ける必要はない。

また、近年のＤＲＡＭでは、第６図に示すような２組の
入出力線対を含む構成が多く用いられている。第６図に
おいて、コラム選択線ＣＬａが活性化されると、ビット
線対Ｂｌ、Ｂｌが入出力線対第１０１．ｌ１０１に接続
され、同時にビット線対Ｂ２．Ｂ２が入出力線対第１０
２．ｌ１０２に接続される。また、コラム選択線ＣＬｂ
が活性化されると、ビット線対Ｂ３．Ｂ３が入出力線対
第１０１、ｌ１０１に接続され、同時にビット線対Ｂ４
．Ｂ４が入出力線対ｌ／σ２．ｌ１０２に接続される。

第６図の構成を有するＤＲＡＭにおいては、コラム選択
線間のピッチがビット線間のピッチの４倍になる。した
がって、第６図のＤＲＡＭに第３図および第４Ａ図の構
成を適用すると、コラム選択線の間により太い配線を通
すことが可能となる。

なお、上記実施例においては、この発明をワード線の杭
打ち配線を有するＤＲＡＭに適用した場合について説明
したが、この発明は、ワード線の杭打ち配線を有さない
ＤＲＡＭその他の半導体記憶装置にも同様に適用するこ
とができる。

［発明の効果］ 以上のようにこの発明によれば、複数の第１のメモリア
レイと複数の第２のメモリアレイとの間に回路手段およ
び列選択手段が設けられており、第１の列選択線により
複数の第１のメモリアレイにおける列の選択が行なわれ
、第２の列選択線により複数の第２のメモリアレイにお
ける列の選択が行なわれるので、第１および第２の列選
択線の各々の長さが短くなり、それらの列選択線におけ
る信号の遅延がなくなりかつチップ面積が減少する。ま
た、回路手段と複数の行選択手段との間の配線のうち最
も長い配線の長さが短くなるので、それらの配線におけ
る信号の遅延もなくなる。したがって、高速動作が可能
でかつチップ面積の小さい半導体記憶装置が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＤＲＡＭのレイアウ
トを示すブロック図である。第２図は第１図のＤＲＡＭ
に含まれる周辺回路の構成を示すブロック図である。第
３図は第１図のＤＲＡＭに含まれるメモリアレイの構成
を示すブロック図である。第４Ａ図は第３図に示される
メモリアレイの一部分の平面レイアウトを示す図である
。第４Ｂ図は第３図に示されるメモリアレイに含まれる
メモリセルの断面図である。第５図は第１図のＤＲＡＭ
のチップ上の配線を示す図である。第６図はこの発明を
適用することができる他のＤＲＡＭの主要部の構成を示
す図である。第７図はＤＲＡＭにおけるメモリアレイの
一般的な構成を示す図である。第８Ａ図はＤＲＡＭにお
けるメモリアレイの一例を示す断面図である。第８Ｂ図
はＤＲＡＭにおけるメモリセルの他の例を示す断面図で
ある。第８Ｃ図はメモリセルの等価回路図である。 第９図は従来のＤＲＡＭのレイアウトを示すブロック図
である。第１０Ａ図はワード線の杭打ち配線を説明する
ための図である。第１０Ｂ図はワード線の杭打ち配線が
用いられた従来のＤＲＡＭのメモリセルの構成を示すブ
ロック図である。第第１図はシエアードセンスアンプが
用いられるＤＲＡＭの主要部の構成を示す回路図である
。第１２図はシエアードセンスアンプの動作を説明する
ためのタイミングチャートである。第１３図はコラム選
択線がメモリアレイを縦断しないタイプのシエアードセ
ンスアンプが用いられたＤＲＡＭの主要部の構成を示す
回路図である。第１４図は従来の他のＤＲＡＭのレイア
ウトを示すブロック図である。第１５図は一般的なＩＭ
ビットＤＲＡＭのパッケージのビン配置図である。第１
６図は従来のＩＭビットＤＲＡＭのチップ上の配線を示
す図である。 図において、１０ａ、１０ｂはメモリアレイ、２０はＸ
デコーダ、３０はセンスアンプ部、４０はＩ１０ゲート
部、５１．５２はＹデコーダ、７０ａは第１のアレイ選
択スイッチ、７０ｂは第２のアレイ選択スイッチ、ＣＬ
Ｉは第１のコラム選択線、Ｃｌ３は第２のコラム選択線
である。 なお、各図中同一符号は同一または相当部分を示す。 第４Ａ図 ＩＣ：ｌモＩＩπｊし １０９：埠３片ごリジリ〕〉層 第１１：第２ア１しご：クム層 第１２：￥〉アＬξニウム／層 第１３：第２アルミニウム層 第１４：コニタクト音Ｐ 第１０Ａ図 フｎ 第１０８図 ３Ｕ コリ つり フリ 第１３ 図 第１４ 図 フ０

Claims (1)

1. 【特許請求の範囲】 各々が複数列および複数行に配列された複数のメモリセ
   ルを含む複数の第１および第２のメモリアレイ、 前記複数列に対応して設けられ、かつ各々が前記複数の
   第１のメモリアレイにおける対応する複数列を共通に選
   択するために用いられる複数の第１の列選択線、 前記複数列に対応して設けられ、かつ各々が前記複数の
   第２のメモリアレイにおける対応する複数列を共通に選
   択するために用いられる複数の第２の列選択線、 前記複数の第１および第２のメモリアレイの前記複数列
   のいずれかを選択するために、前記複数の第１および第
   ２の列選択線のいずれかを選択する列選択手段、 前記複数の第１および第２のメモリアレイに対応して設
   けられ、各々が対応するメモリアレイの前記複数行のい
   ずれかを選択する複数の行選択手段、および 前記列選択手段および前記複数の行選択手段を駆動する
   ための回路手段を備え、 前記複数の第１のメモリアレイおよび前記複数の第２の
   メモリアレイは、同一列に配列され、前記複数の第１の
   メモリアレイと前記複数の第２のメモリアレイとの間に
   、前記列選択手段および前記回路手段が配置される、半
   導体記憶装置。