Hintergrund der Erfindung:
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Die Erfindung betrifft eine dynamische
Halbleiterspeichervorrichtung, und insbesondere einen dynamischen Speicher
mit einem Schema geteilter Leseverstärker.
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Die Speicherkapazität dynamischer Speicher wurde deutlich
erhöht und ein Mega-Bit-Speicher sind in diesem Feld
allgemein erhältlich geworden. Begleitet durch das Ansteigen der
Speicherkapazität wurde die Anzahl der Speicherzellen, die
mit jeder Bitleitung verbunden sind, erhöht, und
aufgrunddessen erhöht sich die effektive Kapazität der Bitleitung.
Der Pegel eines von einer Bitleitung aus einer ausgewählten
Speicherzelle ausgelesenen Signals ist durch das Verhältnis
einer Kapazität CM der Speicherzelle zur
Bitleitungskapazität CD bestimmt, d.h. CM/CD. Aufgrunddessen vermindert das
Ansteigen der Anzahl der Speicherzellen an den
entsprechenden Bitleitungen das Lesesignal auf der Bitleitung, und es
ist schwierig, ein ausgelesenes Signal auf einer Bitleitung
mit hoher Empfindlichkeit und hoher Geschwindigkeit zu
lesen.
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Zur Lösung des obigen Nachteils wurde ein Schema mit
geteilten Leseverstärkern vorgeschlagen und vorteilhaft in
dynamischen 256K-Bit und 1-Megabit-Speichern verwendet. Bei
dem Schema mit geteilten Leseverstärkern sind die
Speicherzellen, die mit jedem Leseverstärker zugeordnet sind, mit
zwei oder mehr Paaren von Bitleitungen angeordnet, und nur
ein Paar der Bitleitungen wird selektiv mit dem
Leseverstärker verbunden. Auf diese Weise ist die Anzahl der
Speicherzellen, die mit jeder Bitleitung verbunden sind,
reduziert, und aufgrunddessen ist die Effektivkapazität der
Bitleitung tatsächlich reduziert und erhöht die
Empfindlichkeit beim Lesen eines Signals aus einer ausgewählten
Speicherzelle. Die Einzelheiten des oben beschriebenen
Schemas geteilter Leseverstärker sind in der
US-Patentbeschreibung Nr. 4366559, erteilt für Misaizu u.a.,
beschrieben.
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In dynamischen Speichern sind eine Anzahl von Paaren von
Bitleitungen parallel zueinander angeordnet. Die Hälfte der
Bitleitungen sind parallel an einer Seite der
Leseverstärker angeordnet, und die andere Hälfte der Bitleitungen
sind parallel an der anderen Seite der Leseverstärker
angeordnet, im typischen Schema geteilter Leseverstärker. Beim
Lesen werden die Bitleitungen an der einen oder der anderen
Seite der Leseverstärker elektrisch mit den Leseverstärkern
verbunden und einer Verstärkung durch die Leseverstärker
ausgesetzt. Durch die Verstärkung der obigen Bitleitungen
einer Seite wird jedes Paar Bitleitungen, das auf einen
vorgegebenen Pegel vorgeladen wurde, auf unterschiedliche
Potentiale geändert. Insbesondere wird eine aus jedem Paar
der Bitleitungen auf Massepotential entladen. Da die
Bitleitungen parallel zueinander angeordent sind, ist eine
Streukapazität CBB zwischen aneinandergrenzenden zwei
Bitleitungen vorhanden. Eine Potentialänderung in einer
Bitleitung beeinflußt somit die angrenzende Bitleitung od.
Bitleitungen über die Streukapazität (CBB) als Rauschen.
Dies reduziert die Betriebsbreite der Speicher und
vermindert die Empfindlichkeit beim Lesen wesentlich.
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Die EP-A-0055572 beschreibt einen Speicher, der
verschachtelte Bitleitungspaare aufweist, um effektiv Kondensatoren
zu integrieren. Das spezielle Lay-Out macht es
erforderlich, die Bitleitungen in geschachtelter Weise anzuordnen
und sie mit einzelnen Leseverstärkern zu verbinden.
Zusammenfassung der Erfindung
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Es ist eine Aufgabe der Erfindung, einen dynamischen
Halbleiterspeicher mit verbessertem Schema geteilter
Leseverstärker zu schaffen. Es ist eine weitere Aufgabe der
Erfindung, einen dynamischen Halbleiterspeicher mit hoher
Empfindlichkeit beim Lesen von Informationen zu schaffen.
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Ein dynamischer Halbleiterspeicher gemäß der Erfindung
umfaßt zumindest ein erstes und ein zweites Paar
Bitleitungen, die jeweils ein Paar Bitleitungen parallel zueinander
angeordnet aufweisen, einen Leseverstärker mit einem Paar
Eingangsanschlüssen und eine Übertragungsschaltung zum
selektiven Verbinden eines der Paare Bitleitungen der
obengenannten zumindest ersten und zweiten Bitleitungspaare mit
dem Paar der Eingangsanschlüsse des Leseverstärkers und
zeichnet sich dadurch aus, daß die Bitleitungen des ersten
Bitleitungspaares und die Bitleitungen des zweiten
Bitleitungspaares abwechselnd parallel zueinander angeordnet
sind.
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Erfindungsgemäß ist zwischen dem Paar der Bitleitungen, die
mit dem Eingangsanschluß des Leseverstärkers verbunden
sind, zumindest eine Bitleitung vorgesehen, die nicht mit
dem Leseverstärker verbunden ist, und dadurch wird die
Streukapazität zwischen dem Paar Bitleitungen, das mit dem
Leseverstärker verbunden ist, effektiv reduziert.
Kurzbeschreibung der Zeichnungen
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Fig. 1 ist ein schematisches Blockdiagramm eines bekannten
Halbleiterspeichers;
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Fig. 2 ist ein schematisches Blockdiagramm eines Speichers
gemäß einer Ausführungsform der Erfindung;
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Fig. 3 ist ein schematisches Schaltungsdiagramm eines
Speichers gemäß einer weiteren Ausführungsform der Erfindung;
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Fig. 4 ist ein Zeitverlaufsdiagramm zur Erläuterung des
Betriebs des Speichers gemäß Fig. 3.
Detaillierte Beschreibung der Erfindung:
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Ein Hauptteil eines bekannten dynamischen
Halbleiterspeichers ist in Fig. 1 dargestellt.
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In Fig. 1 sind vier Paare von Bitleitungen BL1, , BL4,
beispielsweise gezeigt, wobei zwei Leseverstärker SA1
und SA2 vorgesehen sind. Ein Paar Bitleitungen BL1 und
sind mit einem Paar Eingangsanschlüssen a und b des
Leseverstärkers SA1 über ein Paar Übertragungstore Q&sub1;&sub1; und Q&sub1;&sub2;
verbunden, und ein paar Bitleitungen BL2 und sind mit
den Eingangsanschlüssen a und b des Leseverstärkers SA1
über ein Paar Übertragungstore Q&sub2;&sub1; und Q&sub2;&sub2; verbunden.
Entsprechend ist ein Paar Bitleitungen BL3, und ein Paar
Bitleitungen BL4 und mit einem Paar Eingangsanschlüsse
a und b des Leseverstärkers SA2 über ein Paar
Übertragungstore Q&sub3;&sub1;, Q&sub3;&sub2; bzw. ein Paar Übertragungstore Q&sub4;&sub1; und Q&sub4;&sub2;
verbunden. Die Bitleitungen BL1 und sind mit einem Paar
Busleitungen I/01 und über ein Paar
Spalten-Auswahltransistoren Q/Y&sub1;&sub1; und Q/Y&sub1;&sub2; verbunden, die von einem
Spalten-Auswahlsignal φY1 gesteuert werden, und das Paar
Bitleitungen BL3 und sind mit I/01 und über ein Paar
Spalten-Auswahltransistoren QY31 und QY32 verbunden, die
durch ein Spalten-Auswahlsignal φY3 gesteuert werden. In
entsprechender Weise sind das Paar Bitleitungen BL2 und
und das Paar Bitleitungen BL4 und mit einem Paar
Busleitungen I/02 und über ein Paar Spalten-Auswahltore
QY21 und QY22 verbunden, die durch ein
Spalten-Auswahlsignal φY2 gesteuert werden, und ein Paar
Spalten-Auswahltransistoren
QY41 und QY42, die durch ein
Spalten-Auswahlsignal φY4 gesteuert werden, verbunden.
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Eine Vielzahl Wortleitungen WL11-WL1n sind in Zeilen
angeordnet und schneiden die Bitleitungen der bezüglich der
Leseverstärker SA1 und SA2 linken Seite, und eine Vielzahl
von Wortleitungen WL21-WL2n sind an der rechten Seite der
Leseverstärker angeordnet. Dynamische Ein-Transistor-
Speicherzellen MC sind an den Schnittpunkten der
Wortleitungen und einer jeden Paares von Bitleitungen angeordnet,
wie dargestellt.
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Die einzelnen Bitleitungen sind mit Vorlade-Transistoren Qp
zum Vorladen auf eine Vorladepotential Vp in Abhängigkeit
von einem Vorlade-Steuersignal φP vorgesehen. Die
Busleitungen I/01 und können elektrisch mit den
Busleitungen I/02 und verbunden werden.
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Beim Lesen werden die einzelnen Bitleitungen durch die
Vorladetransistoren QP vorgeladen, bevor die Auswahl der
Wortleitungen erfolgt. Anschließend wird eine der Wortleitungen
entsprechend einer Zeilen-Adressinformation ausgewählt.
Wenn eine der Wortleitungen WL11 bis WL1n auf der linken
Seite auszuwählen ist, geht ein Tor-Steuersignal φT1 auf
hohen Pegel (Vcc), wobei φT2 auf niedrigen Pegel (Masse)
geht. Wenn eine der Wortleitungen WL21 bis WL2n auf der
rechten Seite auszuwählen ist, geht ein Tor-Steuersignal
φT2 auf hohen Pegel, wobei φT1 auf niedrigem Pegel ist.
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Die nachstehende Erläuterung erfolgt für den Fall, in dem
die Wortleitung WL 11 ausgewählt ist und alle verwendeten
Transistoren N-Kanal-Feldeffekttransistoren mit isoliertem
Gate sind.
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Da die Wortleitung WL11 ausgewählt ist, sind die
linksseitigen Bitleitungen BL1, , BL3 und mit den
Eingangsanschlüssen
der Leseverstärker SA1 und SA2 durch leitende
Übertragungstransistoren Q11, Q12, Q31 und Q32 in
Abhängigkeit von dem hohen Pegel von φT1 verbunden, während die
rechtsseitigen Bitleitungen BL2, , BL4 und
elektrisch von den Leseverstärkern SA1 und SA2 isoliert sind,
da die Übertragungstortransistoren Q21, Q22, Q41 und Q42
nichtleitend sind. Anschließend verursachen die
Speicherzellen MC, die mit der ausgewählten Wortleitung WL11
verbunden sind, geringe Potentialänderungen der entsprechenden
Bitleitungspaare (BL1, ) und (BL3, ).
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Darauffolgend ändert sich ein Lese-Freigabesignal SE vom
hohen Pegel (Vcc) auf niedrigen Pegel (Masse), so daß die
Leseverstärker SA1 und SA2 freigegeben werden.
Dementsprechend wird eine aus jedem Paar der Bitleitungen durch den
Leseverstärker aufgrund des Verstärkers zu Masse entladen.
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Wenn beispielsweise die Speicherzelle, die mit der
Wortleitung WL11 und der Bitleitung BL1 verbunden ist, und die
Speicherzelle, die mit WL11 und BL3 verbunden ist, eine
Information mit hohem Pegel (oder "1") speichern, haben die
Bitleitungen BL1 und BL3 einen höheren Pegel als die
Bitleitungen und . Die Bitleitungen und werden
durch die Leseverstärker SA1 bzw. SA2 zu Massepegel
entladen.
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Da die Streukapazitäten CBB zwischen den entsprechenden
zwei aneinandergrenzenden Bitleitungen vorhanden sind,
beeinflußt der obengenannte Potentialabfall der Bitleitungen
und die Bitleitungen BL1 und BL3 und vermindert die
Potentiale auf den Bitleitungen BL1 und BL3 aufgrund der
Kapazitäten CBB. Mit anderen Worten verringern die
Streukapazitäten CBB die Potentialdifferenz zwischen den
Bitleitungen in jedem Paar der Bitleitungen entgegengesetzt, und
die tatsächliche Empfindlichkeit des Leseverstärkers ist
verschlechtert.
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Bezugnehmend auf Fig. 2 wird ein dynamischer Speicher gemäß
einer ersten Ausführungsform der Erfindung erläutert.
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In Fig. 2 sind die Teile, die denen der Fig. 1 entsprechen,
mit denselben Bezugsziffern versehen, und alle verwendeten
Transistoren sind N-Kanal-Feldeffekttransistoren.
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Wie in Fig. 2 dargestellt ist, sind die Bitleitungen zweier
Bitleitungspaare (BL1, ) und (BL2, ), die dem
Leseverstärker SA1 zugeordnet sind, abwechselnd parallel
angeordnet. Insbesondere sind die Bitleitungen BL1 und
eines Bitleitungspaares auf beiden Seiten der Bitleitung BL2
eines anderen Bitleitungspaares angeordnet, und die
Bitleitungen BL2 und eines anderen Bitleitungspaares sind auf
beiden Seiten der Bitleitung des obengenannten einen
Bitleitungspaares angeordnet. In gleicher Weise sind die
Bitleitungen der zwei Bitleitungspaare (BL3, ) und (BL4,
), die elektrisch mit den Eingangsanschlüssen a und b
des Leseverstärkers SA2 über zwei Paare Übertragungstor-
Transistoren (Q31, Q32) und (Q41, Q42) verbunden sind,
abwechselnd parallel wie dargestellt angeordnet.
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Das Paar Bitleitungen BL1 und sind elektrisch mit einem
Paar Busleitungen I/O und über ein Paar
Spalten-Auswahltransistoren Q/Y11 und Q/Y12 verbunden, die durch ein
Spalten-Auswahlsignal φY1 gesteuert werden.
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In gleicher Weise sind andere Paare von Bitleitungen (BL2,
), (BL3, ), (BL4, ) elektrisch mit dem Paar
Busleitungen I/O und über ein Paar
Spalten-Auswahltransistoren (QY21, QY22), (QY31, QY32) bzw. (QY41, QY42)
verbunden.
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Eine Vielzahl von Wortleitungen WL1, WLn sind in
Zeilenrichtungen angeordnet, und Speicherzellen sind an den
entsprechenden
Schnittpunkten der Wortleitung und einer der
Bitleitungen, die demselben Leseverstärker zugeordnet sind,
angeordnet. Beispielsweise sind die Speicherzellen MC an
den Schnittpunkten von (WL1, BL1), (WL2, ), (WL3, BL2)
und (WL4, ) angeordnet. Die entsprechenden Bitleitungen
sind zur Vorladung mit Vorladungstransistoren QP versehen.
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Ein Lesebetrieb dieser Ausführungsform wird im Folgenden
beschrieben.
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Vor einem Lesevorgang sind alle Bitleitungen auf eine
Vorladungsspannung Vp, die Vcc oder Vcc/2 betragen kann, durch
die Vorladungstransistoren Qp in Abhängigkeit vom hohen
Pegel von φP aufgeladen worden.
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Wenn die Zeilen-Adressinformation bestimmt wird, wird eine
der Wortleitungen ausgewählt. In diesem Fall, wenn eine
ungeradzahlige Wortleitung wie WL1, WL3 ausgewählt wird, wird
das Steuersignal φT1 auf hohen Pegel gebracht, wobei φT2
auf niedrigem Pegel ist, so daß das Paar Bitleitungen BL1,
mit den Eingängen der Leseverstärker SA1 verbunden
werden, und das Paar Bitleitungen BL3, werden mit den
Eingängen des Leseverstärkers SA2 verbunden, so daß die
ungradzahligen der Paare der Bitleitungen wie BL1, BL3 mit
den Leseverstärkern verbunden werden. Währenddessen sind
die Übertragungstor-Transistoren Q21, Q22, Q41 und Q42, die
von φT1 gesteuert werden, alle nichtleitend, und somit sind
die ungradzahligen der Bitleitungspaare (BL2, ), (BL4,
) von den Leseverstärkern isoliert und befinden sich im
hochimpedanten Zustand bzw. in einem Schwebezustand.
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Angenommen, daß die Wortleitung WL1 ausgewählt wird, werden
die Bitleitungen BL1 und elektrisch mit den Eingängen a
und b des Leseverstärkers SA1 verbunden, und die
Bitleitungen BL3 und werden elektrisch mit den Eingängen a und b
des Leseverstärkers SA2 verbunden. Die in der Speicherzelle
MC am Schnittpunkt von WL1 und BL1 gespeicherte Information
wird auf die Bitleitung BL1 ausgelesen, und eine in der
Speicherzelle MC am Schnittpunkt von WL1 und BL3
gespeicherte Information erscheint auf der Bitleitung BL3.
Aufgrunddessen treten geringe Potentialdifferenzen zwischen
den Bitleitungen BL1 und BL1 und zwischen BL3 und auf.
Anschließend wird das Lese-Freigabesignal φSe auf niedrigen
aktiven Pegel gebracht, so daß die Leseverstärker SA1 und
SA2 die oben erwähnten geringen Potentialdifferenzen
vergrößern. Im Ergebnis werden eine der Bitleitungen BL1 und
und eine der Bitleitungen BL3 und zu Massepotential
entladen.
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Erfindungsgemäß sind die elektrisch mit den Leseverstärkern
verbundenen Bitleitungen nicht einander benachbart. Mit
anderen Worten sind die mit den Leseverstärkern elektrisch
verbundenen Bitleitungen und die nicht mit den
Leseverstärkern elektrisch verbundenen Bitleitungen abwechselnd
angeordnet. Dementsprechend wird die elektrostatische
Kopplung zwischen den Bitleitungen, die mit dem Leseverstärker
verbunden sind, deutlich auf die Hälfte des bekannte Falles
reduziert.
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Insbesondere erfolgt die Kopplung zwischen den Bitleitungen
BL1 und durch eine Reihenverbindung von zwei
Kapazitäten CBB1 und aufgrunddessen beträgt der Effektivwert
dieser Kopplung CBB/2. In gleicher Weise beträgt die
Kopplung zwischen den Bitleitungen und BL3 ebenfalls CBB/2.
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Demensprechend wird der Einfluß der einen Bitleitung, die
mit dem Leseverstärker verbunden ist, auf die anderen
Bitleitungen effektiv reduziert, und der Leseverstärker kann
die Differenz der entsprechenden Bitleitungspaare mit hoher
Empfindlichkeit verstärken.
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Bezugnehmend auf Fig. 3 wird ein dynamischer Speicher gemäß
einer zweiten Ausführungsform erläutert. Diese
Ausführungsform entspricht dem detaillierten Beispiel der
obenbeschriebenen Ausführungsform der Fig. 2. In dieser
Ausführungsform sind vier Pseudo-Wortleitungen DW1-DW4
vorgesehen, und Pseudo-Zellen DMC aus jeweils Transistoren Q11 und
Q12 und einem Kondensator C1 sind an den Schnittpunkten der
Pseudowortleitungen und der Bitleitungen vorgesehen. Die
Pseudozellen DMC werden durch ein Rücksetzsignal φRs
rückgesetzt, und die Kapazität von C&sub1; beträgt die Hälfte der
Kapazität eines Speicherzellen-Kondensators C&sub1;&sub3;. Der
Leseverstärker SA wird durch zwei kreuzgekoppelte Transistoren
Q&sub1; und Q&sub2; gebildet.
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Die entsprechenden Zeitablaufdiagramme des Speichers der
Fig. 3 sind in Fig. 4 dargestellt.
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Anhand der Ausführungsbeispiele wurde erläutert, daß die
Erfindung zum Erreichen einer hohen Empfindlichkeit von
dynamischen Speichern vorteilhaft ist.