[go: up one dir, main page]

KR920007909B1 - 램 테스트시 고속 기록방법 - Google Patents

램 테스트시 고속 기록방법 Download PDF

Info

Publication number
KR920007909B1
KR920007909B1 KR1019890016775A KR890016775A KR920007909B1 KR 920007909 B1 KR920007909 B1 KR 920007909B1 KR 1019890016775 A KR1019890016775 A KR 1019890016775A KR 890016775 A KR890016775 A KR 890016775A KR 920007909 B1 KR920007909 B1 KR 920007909B1
Authority
KR
South Korea
Prior art keywords
memory
data
input
output
line
Prior art date
Application number
KR1019890016775A
Other languages
English (en)
Other versions
KR910010530A (ko
Inventor
최훈
서동일
Original Assignee
삼성전자 주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 김광호 filed Critical 삼성전자 주식회사
Priority to KR1019890016775A priority Critical patent/KR920007909B1/ko
Priority to US07/496,517 priority patent/US5046049A/en
Priority to JP2079039A priority patent/JP2585831B2/ja
Priority to DE4010292A priority patent/DE4010292A1/de
Priority to GB9007255A priority patent/GB2238638B/en
Priority to FR9004087A priority patent/FR2654865B1/fr
Priority to CN90104919A priority patent/CN1018401B/zh
Priority to IT02080390A priority patent/IT1287696B1/it
Publication of KR910010530A publication Critical patent/KR910010530A/ko
Application granted granted Critical
Publication of KR920007909B1 publication Critical patent/KR920007909B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

램 테스트시 고속 기록방법
제1도는 종래의 램 테스트시 고속 기록 회로도.
제2도는 본 발명의 실시 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1메모리영역 2 : 제2메모리영역
4 : 입출력부 5 : 로오데코더
6 : 로우어드레스 버퍼 7 : 시스템 제어부
8 : 데이타 콘트롤부 9, 10 : 입출력 드라이버
S/A1, S/A2, S/A3… : 센스 앰프 S1, S2, S3… : A메모리셀
M1, M2, …, MC1MC2 : MOS트랜지스터
본 발명은 메모리소자에 관한것으로 고집적 메모리소자(DRAM)에서 메모리 테스트시 고속으로 기록할 수 있는 램 테스트시 고속기록방법에 관한 것이다. 고밀도 집적된 메모리소자는 고집적화가 될 수록 여러가지 층과 패턴이 요구되는 정교환 공정이 사용되고 먼지나 기타오염등의 불순물의 정도에 따라 메모리소자의 불량율이 결정된다.
특히, 고집적 메모리소자에서 집적도가 증가될수록 불량율도 증가되기 때문에 최근에는 메모리소자내에서 내부적으로 램 테스트를 할 수 있는 회로를 내장시키게 되었다.
이와같은 메모리소자내에서 내부적으로 램 테스트를 하는 경우에도 집적도가 높을수록 테스트하는 시간이 길어지게 되는 단점이 있는 것이었다. 즉, 고속 램 테스트를 실현하기 위한 종래의 기술은 테스트 신호에 의하여 비트단위(X4,X8,X16)로 테스트하도록 하고 있다. 테스트 신호에 의하여 X 비트 단위로 입출력 라인을 통하여 기록 (WRITE)하고, X비트단위로 입출력 라인을 통하여 리드(READ))된 데이타를 비교하여 에러를 체크하기 때문에, 테스트 타임으로 소요되는 시간은 집적도 /X 비트가 되어 집적도가 높아질수록 테스트타임도 증가되는 것이었다. 검사시간을 줄이기 위하여 고속 램 기록(flsah write)방식이 있다. 이는 하나의 워드라인이 선택되면 그에 연결된 전 메모리셀의 비트라인을 입출력라인과 접속케하여 한번에 대량의 기록이 가능하다.(즉 종래회로도 1에서 고속 램 기록시 클럭신호(CL1,CL2,CL3,CL4)는 모두 고상태로 유지되어 비트라인과 입출력라인을 연결해 준다.)
그러나, 이와 같은 고속 램 기록(flsah write)시 램에 기록하는 방식은 디램 (DRAM)의 반도체 구조상 한쌍의 비트라인(B/L),(B/L바)의 위치가 일정단위로 비트라인(B/L),(B/L바) 또는 비트라인(B/L바),(B/L)순으로 혼재되어 있어 상기 비트라인의 위치와, 메모리셀의 위치에 따라 선택된 워드라인에 연결된 메모리셀에는 일정단위의 데이타를 내부적으로 전부 동일한 데이타(1 또는 0)의 내용으로 기록할 수가 없는 것이었다.
본 발명은 이와같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 램 고속기록시 선택된 워드라인에 연결된 전 메모리셀에 동일한 데이타 내용이 기록될 수 있는 램 테스트시 고속기록 방법을 제공하고자 하는 것이다.
본 발명에 의한 램 테스트시에는 고속기록시 메모리셀내에 내부적(INTERNAL )으로 동일한 데이타를 기록할 수가 있으며, 또한, 메모리셀내에 외부적(EXTERNAL)으로도 동일한 데이타를 기록할 수가 있다.
이와같은 목적을 달성하기 위한 본 발명의 특징은, 로우어드레스 신호를 메모리 어레이에 전송하기 위하여 로우어드레스 버퍼 및 로우 데코더가 포함되는 전송수단과 ; 메모리 어레이의 각 메모리셀내에 기록될 데이타를 공급하기 위한 입출력 드라이버 및 데이타 콘트롤부를 가지는 데이타 공급수단과 ; 각각의 센스앰프 및 메모리셀로 구성되는 제1메모리영역 및 제2메모리영역을 가지는 메모리 어레이와 ; 입출력라인에 연결되고 상기 데이타 공급수단 및 메모리 어레이의 제1 및 제2메모리영역을 연결시키는 게이트 수단과, 를 포함하는 메모리 램에 있어서, 제1 및 제2메모리영역의 페어로 형성되는 비트라인은 비트라인 및 비트라인바가 혼재되지 않고 비트라인, 비트라인바 순으로 상기 메모리 어레이를 형성시키는 램 테스트시 고속기록 방법에 있는 것이다.
이하, 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제1도는 종래의 램 테스트시 고속 기록회로도를 나타내고 있다. 여기서 로우어드레스 신호를 전송하는 전송수단은 로우어드레스버퍼(6) 및 로우데코더(5)가 포함되고, 메모리셀내에 기록될 데이타를 공급하는 데이타 수단은 데이타 공급부(8) 및 입출력 드라이버(9)(10)가 포함된다.
메모리어레이(array)에는 각각 제1메모리영역(1) 및 제2메모리영역(2)과 같은 다수개의 메모리영역이 형성되고, 각각의 메모리영역에는 입출력단자(I/O)(I/O바)와 메모리영역이 연결하기 위한 게이트수단이 포함되고 게이트 수단은 도면과 같은 MOS트랜지스터(MC1)(MC2)…로 구성된다. 그리고 상기 컬럼선택신호(CL1)(CL2)…에 의하여 제어되는 MOS트랜지스터(MC1)(MC2)…는 입출력부(4)를 통하여 데이타 공급수단의 입출력 드라이버(9)(10)와 연결된다. 따라서 제1 및 제2메모리영역 (1)(2)은 비트라인(B/L), 바트라인바(B/L바) 및 비트라인바(B/L바), 비트라인(B/L)순으로 혼재된채 배열되어 메모리 어레이를 구성하게 된다.
이와같은 회로에서는 시스템 제어부(7)의 로우 어드레스신호가 로우어드레스버퍼(6)를 통하여 로우 데코더(5)에 인가되면 해당메모리셀을 선택하는 워드라인 (W0),(W1)…에 로우 어드레스신호를 보내게 된다. 그리고 시스템 제어부(7)에서 메모리셀에 기록될 정보는 데이타 공급부(8)를 통하여 입출력드라이버(9),(10)에 인가되어 입출력라인(B/L),(B/L바)에 공급되는 ＂1＂ 또는 ＂0＂의 데이타를 실어 주게된다. 상기 입출력라인(B/L)과 입출력라인(B/L바)에는 항상 상반된 데이타가 실리게 되는 것으로, 모든 메모리셀에 테스트용 데이타를 기록하기 위하여 컬럼 선택신호(CL1),(CL2)…에 의하여 비트라인(B/L), (B/L바)과 입출력라인(I/O),(I/O바)이 서로 연결하게 된다.
이때, 비트라인(B/L)이 입출력라인(I/O)과 연결되고 페어인 비트라인(B/L바)는 입출력라인(I/O바)과 연결되어, 워드라인에 의하여 선택된 메모리셀들에게 상기 입출력라인에 실린 데이타를 기록시키게 된다.
그러나, 제1메모리영역(1) 또는 제2메모리영역(2)을 살펴보면 하나의 워드라인(W0)에서 비트라인(B/L) 및 비트라인(B/L바)가 혼재되어 있어 하나의 워드라인 선택시 그 워드라인에 연결된 메모리셀에는 데이타 ＂1＂, ＂0＂이 혼재되어 기록된다.
예를들어, 워드라인(W0)이 선택된 경우에 비트라인(B/L)에 연결된 메모리셀 (S1),(S5)…에는 입출력라인(I/O)에서 공급되는 데이타 ＂1＂이 기록하게 되나, 유드라인(W0)이 선택시 연결되는 비트라인(B/L바)에 연결된 메모리셀(S9),(S13)에 입출력라인(I/O바)에서 공급되는 데이타 ＂0＂이 기록되게 된다. 따라서, 램 테스트를 위한 고속 기록(Flash Write)시에 메모리셀의 데이타가 ＂1＂ 또는 ＂0＂이 혼재되어 외부적 (EXTERNAL)으로만 동일한 데이타를 기록할 수 있다. 물론, 이와같은 고속 기록시에 모든 컬럼 선택신호(CL1),(CL2)…는 H레벨 신호로서 입출력라인과 비트라인들을 모두 연결하여, 하나의 워드라인에 연결된 모든 메모리셀에 기록이 가능하다.
제2도는 본 발명의 실시회로도를 나타내고 있다. 일반적인 디램(DRAM)의 구조와 동일한 제1메모리영역(1) 및 제2메모리영역(2)은 반도체 설계상에 구성되는 구조를 나타낸다.
즉, 제1메모리영역(1) 및 제2메모리영역(2)은 동일한 구조를 갖고 있으며, 각각 메모리셀들을 다수개 갖고 있다.
제1메모리영역(1)은 비트라인(B/L)에 MOS트랜지스터(MC1) 및 캐패시턴스 (C1)로 구성되는 메모리셀(S1)이 워드라인(W0)을 통하여 연결되고, 다음 워드라인 (W1)을 통하여 연결된 메모리셀(S2)이 상기 비트라인(B/L)에 순차적으로 연결된다. 페어를 구성하는 비트라인(B/L바)에는 워드라인(W2)을 통하여 메모리셀(S3)이 연결되고, 워드라인(W3)을 통하여는 메모리셀(S4)이 연결된다.
상기 비트라인(B/L), (B/L바)에는 차전압을 감지 증폭하는 센서앰프(S/A1)와, 입출력부(4)의 입출력라인(I/O),(I/O바)를 연결시키기 위한 MOS트랜지스터 (MC1), (MC2)가 연결된다.
여기서 메모리영역은 제1 및 제2메모리영역만을 도시하고 있으나, 메모리용량에 따라 다수개가 존재하며, 특히, 제1메모리영역(1) 및 제2메모리영역(2)에 일반적으로 혼재되어 있는 한쌍의 비트라인(B/L), (B/L바)은, 각각 비트라인(B/L)과 비트라인 (B/L바)순으로 나열되게 구성되어 있다. 그리고, 상기한 메모리영역의 메모리셀에 입출력되는 데이타를 제어하기 위한 시스템 제어부(7)는 로우(ROW)어드레스 신호를 처리하기 위한 어드레스 버퍼(6)와, 기록되는 데이타를 제어하기 위한 데이타 콘트롤부(8)에 연결되고, 상기 로우 어드레스버퍼(6)는 로우 데코더(5)를 통하여 상기한 제1 또는 제2메모리영역(1),(2)의 워드라인(W0),(W1),(W2)…에 연결되게 구성한다. 또한, 데이타 콘트롤부(8)는 입출력 드라이버(9),(10)를 통하여 입출력부(4)에 연결되어 입출력라인(I/O),(I/O바)에 기록될 데이타가 공급되게 구성한다.
따라서, 로우어드레스신호를 전송하는 전송수단은 로우어드레스 버퍼(6) 및 로우데코더(5)가 포함되고, 메모리셀내에 기록될 데이타를 공급하는 데이타 수단은 데이타 콘트롤부(8) 및 입출력드라이버(9)(10)가 포함된다. 메모리 어레이(array)에는 각각 제1메모리영역(1) 및 제2메모리영역(2)과 같은 다수개의 메모리영역이 형성되고, 각각의 메모리영역에는 입출력단자(I/O)(I/O바)와 메모리영역이 연결하기 위한 게이트수단이 포함되고 게이트수단은 도면과 같은 MOS트랜지스터(MC1)(MC2)…로 구성된다. 그리고 상기 컬럼선택신호(CL1)(CL2)…에 의하여 제어되는 MOS트랜지스터 (MC1)(MC2)…는 입출력부(4)를 통하여 데이타 공급수단의 입출력 드라이버(9) (10)와 연결된다. 특히, 메모리 어레이를 구성하는 제1 및 제2메모리영역(1)(2)의 비트라인(B/L)(B/L바)은 제1도와 같이 비트라인(B/L), 비트라인바(B/L바) 및 비트라인(B/L바) 비트라인(B/L)순으로 혼재되어 형성되지 않고 비트라인(B/L), 비트라인바(B/L바) …순으로 교호로 형성되게 한다.
먼저, 기록(WRITE) 및 읽기(READ)동작을 하는 것은 일반적인 DRAM의 동작과 동일한 것으로 이때 제1메모리영역(1)에서의 동작상태를 살펴보면 다음과 같다. 컬럼 선택신호(CL1)에 의하여 MOS트랜지스터(MC1),(MC2)가 턴온되어 입출력라인 (I/O),(I/O바)이선택되면, 입출력라인(I/O),(I/O바)이 비트라인(B/L),(B/L바) 및 센스앰프(S/A1)에 연결된다. 메모리셀(S1)에 데이타 기록시에는 칼럼 선택신호(CL1)에 의하여 MOS트랜지스터(MC1)가 턴온되면, 비트라인(B/L)으로 인가되는 입출력라인 (I/O)의 상태신호가 워드라인(W0)에 의하여 선택된 MOS트랜지스터(MC1)를 턴온시켜 캐패시터(C1)에 충전시키게 된다. 그리고 리드(READ)시에는 워드라인(W0)으로 해당 개도의 메모리셀(S1)내의 MOS트랜지스터(MC1)를 턴온시켜 캐패시터(C1)에 충전된 전하가 비트라인(B/L)으로 방전되고 센스앰프(S/A1)에서 이 비트라인(B/L)의 상태신호를 감지하여 증폭된 상태신호를 컬럼선택신호에 의하여 선택된 MOS트랜지스터(MC1)를 통하여 입출력라인(I/O)에 공급시켜 주게된다. 여기서 센스앰프(S/A)에 연결된 메모리셀(S1)에 대하여 기술하였지만 나머지 메모리셀(S2),(S3)…들도 동일하게 기록하고 리드하게 된다.
또한, 본 발명에서 고속으로 램 테스트를 하기 위하여 고속으로 램에 데이타가 기록되는 과정을 살펴보면, 데이타 기록시 시스템제어부(7)에서 로우 어드레스버퍼(6)를 통하여 해당 메모리셀의 로우 어드레스신호가 공급되게 되고 이 신호는 로우데코더 (5)를 통하여 해당 메모리셀의 워드라인을 선택하게 된다. 로우 어드레스신호에 의하여 워드라인(W0)이 선택되는 경우에는 이 워드라인(W0)에 연결된 잔 메모리셀(S1), (S3),(S9)…에 데이타를 기록하기 위하여 모든 컬럼 선택신호(CL1),(CL2),(CL3)…가 H레벨신호로서 MOS트랜지스터의게이트측에 인가시켜 비트라인(B/L), (B/L바)이 입출력부(4)의 입출력라인(I/O),(I/O바)과 연결하게 된다.
기록될 데이타가 ＂1＂인 경우 데이타 콘트롤부(8)에서 입출력 드라이버(9),(10)를 제어하여, 입출력라인(I/O)에 데이타 ＂1＂의 신호를 실리게 하고, 워드라인(W0)에 의하여 선택된 메모리셀(S1),(S5),(S9)…에는 데이타 ＂1＂의 신호가 기록되게 된다. 다른 로우 어드레스신호에 의하여 제1메모리영역(1) 및 제2메모리영역(2)내의 워드라인 (W2)이 선택된 경우에 워드라인(W2)에 연결된 메모리셀(S7),(S11),(S15)…등은 비트라인(B/L바)을 통하여 기록될 데이타 ＂1＂가 공급되는 것으로, 데이타 콘트롤부(8)에서 로우 어드레스버프(76)를 통하여 출력되는 로우 어드레스신호를 받아 워드라인 (W2),(W3),(W6),(W7)…이 선택되는 경우를 감지하여 입출력 드라이브(9)(10)를 제어시켜 입출력라인(I/O바)에 데이타 ＂1＂상태신호를 실게된다.
따라서 메모리셀내에 내부적(INTERNAL)으로 모두 동일한 ＂1＂ 또는 ＂0＂의 데이타를 기록할 수가 있다. 외부적(EXTERNAL)으로 동일한 ＂1＂ 또는 ＂0＂의 데이타가 기록되는 경우에는 로우 어드레스버퍼(6)에서 워드라인(W2)(W3)(W6)(W7)…순으로 선택시 데이타 콘트롤부(8)를 제어하는 루틴이 제거된 상태에서 상기와 같이 동일하게 동작된다. 따라서 데이타 콘트롤부(8)에서 입출력드라이버(9)(10)를 통하여 출력되는 데이타신호 입출력라인(I/O)과 입출력라인(I/O바)에는 서로 상반된 데이타가 실리게 되고 워드라인(W2)(W3)…순으로 선택된 메모리셀들에 ＂1＂의 데이타가 기록될때에 워드라인(W2)(W3)…순으로 선택된 메모리셀들에는 ＂0＂의 데이타가 기록되어 외부적으로만 동일한 데이타를 기록할 수 있다.
이상에서와 같이 본 발명은 메모리 어레이의 구성에 있어 하나의 워드라인에 연결된 메모리셀의 비트라인(B/L)(B/L바)에 혼재되지 않고 비트라인, 비트라인바의 순으로 나열되있기 때문에 하나의 워드라인 선택시 하나의 워드라인에 연결된 전 메모리셀에 동일한 데이타 구성이 가능하다.
또한, 메모리셀의 데이타 패턴을 구성하기 위하여 데이타 콘트롤부를 두어 로우 어드레스신호에 의하여 제어되게 하여 입출력라인에 저장하고자 하는 데이타 신호를 원하는 데이타를 실리게 할 수가 있는 것이다.
따라서, 고속 기록시(Flash Write)시에 외부적으로 ＂1＂ 또는 ＂0＂의 데이타를 동일하게 모든 메모리셀에 저장시킬 수가 있으며, 내부적으로도 ＂1＂ 또는 ＂0＂의 데이타를 모든 메모리셀에 저장할 수가 있는 것이다.
이와같이 고속으로 외부적으로 ＂1＂ 또는 ＂0＂ 및 내부적으로 ＂1＂ 또는 ＂0＂로 데이타를 기록할 수 있어 램 테스트 시간을 크게 단축시킬 수 있기 때문에 화상처리 메모리소자에 적용되는 경우 메모리의 모든 셀을 최단시간동안 처리할 수가 있다.

Claims (2)

  1. 로우 어드레스신호를 메모리어레이에 전송하기 위하여, 로우 어드레스버퍼(6) 및 로우데코더(5)가 포함되는 전송수단과; 메모리 어레이의 각 메모리셀내에 기록될 데이타를 공급하기 위한 입출력 드라이버(9)(10) 및 데이타 공급부(8)를 가지는 데이타 공급수단과; 각각의 센스앰프 및 메모리셀로 구성되는 제1메모리영역(1) 및 제2메모리영역(2)을 가지는 메모리 어레이와; 입출력라인(I/O)(i/o바)에 연결되고 상기 데이타 공급수단 및 메모리 어레이의 제1 및 제2메모리영역을 연결시키는 게이트 수단과 ; 를 포함하는 메로리 램에 있어서 제1 및 제2메모리영역(1),(2)의 페어로 형성되는 비트라인(B/L)(B/L바)는 비트라인(B/L) 및 비트라인(B/L바)가 혼재되지 않고 비트라인 (B/L), 비트라인(B/L바)순으로 상기 메모리 어레이를 형성시키는 램 테스트시 고속기록방법.
  2. 제1항에 있어서, 데이타 공급수단을 형성하는 데이타 공급부는 상기 로우 어드레스 버퍼(6)에 의하여 제어되는 데이타 콘트롤부(8)로 구성하고 메모리셀에 데이타 패턴을 공급하기 위하여 로우어드레스버퍼(6)의 다수개 로우어드레스신호의 입력중 하나를 사용하여 콘트롤 신호로 입출력드라이버(9)(10)에 공급되게 하는 램 테스트시 고속기록방법.
KR1019890016775A 1989-11-18 1989-11-18 램 테스트시 고속 기록방법 KR920007909B1 (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR1019890016775A KR920007909B1 (ko) 1989-11-18 1989-11-18 램 테스트시 고속 기록방법
US07/496,517 US5046049A (en) 1989-11-18 1990-03-20 Method of flash write for testing a RAM
JP2079039A JP2585831B2 (ja) 1989-11-18 1990-03-29 Ｒａｍテスト用高速記録回路
DE4010292A DE4010292A1 (de) 1989-11-18 1990-03-30 Hochgeschwindigkeitsschreibverfahren zum testen eines ram
GB9007255A GB2238638B (en) 1989-11-18 1990-03-30 RAM and method of testing a RAM
FR9004087A FR2654865B1 (fr) 1989-11-18 1990-03-30 Procede d'ecriture rapide pour tester une memoire a acces aleatoire.
CN90104919A CN1018401B (zh) 1989-11-18 1990-06-20 用于测试随机存取存储器的高速写方法
IT02080390A IT1287696B1 (it) 1989-11-18 1990-06-28 Metodo di scrittura a lampo per testare una ram

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019890016775A KR920007909B1 (ko) 1989-11-18 1989-11-18 램 테스트시 고속 기록방법

Publications (2)

Publication Number Publication Date
KR910010530A KR910010530A (ko) 1991-06-29
KR920007909B1 true KR920007909B1 (ko) 1992-09-19

Family

ID=19291793

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890016775A KR920007909B1 (ko) 1989-11-18 1989-11-18 램 테스트시 고속 기록방법

Country Status (8)

Country Link
US (1) US5046049A (ko)
JP (1) JP2585831B2 (ko)
KR (1) KR920007909B1 (ko)
CN (1) CN1018401B (ko)
DE (1) DE4010292A1 (ko)
FR (1) FR2654865B1 (ko)
GB (1) GB2238638B (ko)
IT (1) IT1287696B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200488043Y1 (ko) * 2018-08-30 2018-12-06 오영동 차량의 클리닝 장치

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2673395B2 (ja) * 1990-08-29 1997-11-05 三菱電機株式会社 半導体記憶装置およびそのテスト方法
JP2704041B2 (ja) * 1990-11-09 1998-01-26 日本電気アイシーマイコンシステム株式会社 半導体メモリ装置
US5241500A (en) * 1992-07-29 1993-08-31 International Business Machines Corporation Method for setting test voltages in a flash write mode
US5424988A (en) * 1992-09-30 1995-06-13 Sgs-Thomson Microelectronics, Inc. Stress test for memory arrays in integrated circuits
US5319606A (en) * 1992-12-14 1994-06-07 International Business Machines Corporation Blocked flash write in dynamic RAM devices
US5452405A (en) * 1993-01-25 1995-09-19 Hewlett-Packard Company Method and apparatus for delta row decompression
US5488691A (en) * 1993-11-17 1996-01-30 International Business Machines Corporation Memory card, computer system and method of operation for differentiating the use of read-modify-write cycles in operating and initializaiton modes
US5452429A (en) * 1993-11-17 1995-09-19 International Business Machines Corporation Error correction code on add-on cards for writing portions of data words
DE10245713B4 (de) * 2002-10-01 2004-10-28 Infineon Technologies Ag Testsystem und Verfahren zum Testen von Speicherschaltungen
CN100343923C (zh) * 2003-01-28 2007-10-17 华为技术有限公司 一种测试sdram器件的方法
JP5125028B2 (ja) * 2006-08-18 2013-01-23 富士通セミコンダクター株式会社 集積回路
CN109448771B (zh) * 2018-12-25 2023-08-15 北京时代全芯存储技术股份有限公司 记忆体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58139399A (ja) * 1982-02-15 1983-08-18 Hitachi Ltd 半導体記憶装置
JPH0666436B2 (ja) * 1983-04-15 1994-08-24 株式会社日立製作所 半導体集積回路装置
JPS60115099A (ja) * 1983-11-25 1985-06-21 Fujitsu Ltd 半導体記憶装置
US4661930A (en) * 1984-08-02 1987-04-28 Texas Instruments Incorporated High speed testing of integrated circuit
JPS61202400A (ja) * 1985-03-05 1986-09-08 Mitsubishi Electric Corp 半導体記憶装置
JPS6446300A (en) * 1987-08-17 1989-02-20 Nippon Telegraph & Telephone Semiconductor memory
JPS63104296A (ja) * 1986-10-21 1988-05-09 Nec Corp 半導体記憶装置
JP2610598B2 (ja) * 1987-03-16 1997-05-14 シーメンス・アクチエンゲゼルシヤフト 半導体メモリへのデータの並列書込み回路装置
JP2609211B2 (ja) * 1987-03-16 1997-05-14 シーメンス・アクチエンゲゼルシヤフト メモリセルの検査回路装置および方法
JPS643893A (en) * 1987-06-25 1989-01-09 Nec Corp Semiconductor storage device
US5051995A (en) * 1988-03-14 1991-09-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having a test mode setting circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200488043Y1 (ko) * 2018-08-30 2018-12-06 오영동 차량의 클리닝 장치

Also Published As

Publication number Publication date
JP2585831B2 (ja) 1997-02-26
IT9020803A0 (it) 1990-06-28
GB2238638B (en) 1994-08-03
DE4010292A1 (de) 1991-05-23
IT9020803A1 (it) 1991-12-29
CN1052209A (zh) 1991-06-12
GB2238638A (en) 1991-06-05
FR2654865B1 (fr) 1994-10-28
JPH03168999A (ja) 1991-07-22
KR910010530A (ko) 1991-06-29
CN1018401B (zh) 1992-09-23
FR2654865A1 (fr) 1991-05-24
US5046049A (en) 1991-09-03
IT1287696B1 (it) 1998-08-07
GB9007255D0 (en) 1990-05-30

Similar Documents

Publication Publication Date Title
US5305278A (en) Semiconductor memory device having block write function
KR920007909B1 (ko) 램 테스트시 고속 기록방법
US4581720A (en) Semiconductor memory device
KR920001081B1 (ko) 램 테스트시 고속기록회로
US7515450B2 (en) Nonvolatile semiconductor storage device
JPH0378720B2 (ko)
US4669064A (en) Semiconductor memory device with improved data write function
US7085171B2 (en) Semiconductor memory device
US5781493A (en) Semiconductor memory device having block write function
JP2001273773A (ja) 半導体メモリ装置
JPH05342855A (ja) 半導体メモリ回路
JPS63247992A (ja) 集積メモリ回路
US4875189A (en) Random access memory device with nibble mode operation
US6330198B1 (en) Semiconductor storage device
JP2871967B2 (ja) デュアルポート半導体記憶装置
US5365480A (en) Memory cells and a memory apparatus using them
KR0156608B1 (ko) 용장성 직렬 엑세스 메모리부를 구비한 반도체 기억장치
KR100195671B1 (ko) 반도체 메모리 장치
KR20050067578A (ko) 일정한 데이터 억세스 타이밍을 유지할 수 있는 반도체메모리 장치
JP2973895B2 (ja) 半導体記憶装置
KR100262003B1 (ko) 반도체 메모리
US5359567A (en) Semiconductor memory device
JP3106686B2 (ja) 半導体記憶装置
KR950008542B1 (ko) 반도체 불휘발성 기억장치
JP2629767B2 (ja) メモリ装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19891118

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19891118

Comment text: Request for Examination of Application

PG1501 Laying open of application
G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19920822

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19921209

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19930308

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19930308

End annual number: 3

Start annual number: 1

PR1001 Payment of annual fee

Payment date: 19950830

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 19960830

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 19970828

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 19980828

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 19990814

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20000814

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20010807

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20020807

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20030808

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20040331

Start annual number: 13

End annual number: 13

PR1001 Payment of annual fee

Payment date: 20050802

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20060830

Start annual number: 15

End annual number: 15

PR1001 Payment of annual fee

Payment date: 20070903

Start annual number: 16

End annual number: 16

PR1001 Payment of annual fee

Payment date: 20080904

Start annual number: 17

End annual number: 17

FPAY Annual fee payment

Payment date: 20090914

Year of fee payment: 18

PR1001 Payment of annual fee

Payment date: 20090914

Start annual number: 18

End annual number: 18

EXPY Expiration of term
PC1801 Expiration of term