JPS61202400A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、半導体記憶装置に関し、特に、メモリセル
の機能テスト時に、複数のメモリセルに同一データを同
時に書込むことができる半導体記憶装置に関するもので
ある。

［従来の技術］ 第４図は、従来の半導体記憶装置の主に入力（書込）回
路の電気的構成を示す概略ブロック図である。

まず、第４図に示した半導体記憶装置の構成について説
明する。第４図において、入力データＷは、データ書込
用端子１を介してデータ入力バッファ２に与えられる。

これに応じて、データ人力バッファ２は、入力データＷ
と、Ｗを反転した信号Ｗとを出力する。データ入力パン
ツ７２から出力された信号Ｗはさらに、トランジスタ３
，５゜７および９の各々の一方の導通端子に与えられ、
データ人力バッファ２から出力された信号Ｗはざらに、
トランジスタ４．６．８および１０の各々の一方の導通
端子に与えられる。トランジスタ３および４の各々の他
方の導通端子からの出力は、前１増幅器１１を介して増
幅された後、１ピツトのメモリセル１５に結合される。

同様に、トランジスタ５および６の各々の他方の導通端
子からの出力は、前Ｉ増幅器１２を介して増幅された後
、１ピツトのメモリセル１６に結合され、トランジスタ
７および８の各々の他方の導通端子からの出力は、前置
増幅器１３を介して増幅された後、１ピツトのメモリセ
ル１７に結合され、トランジスタ９および１０の各々の
他方の導通端子からの出力は、前置増幅器１４を介して
増幅された後、１ピツトのメモリセル１８に結合される
。トランジスタ３および４のオン・オフはメモリセル選
択回路１つの出力信＠Ｃ１によって制御され、トランジ
スタ５および６のオン・オフはメモリセル選択回路２０
の出力信号Ｃ２によって制御され、トランジスタ７およ
び８のオン・オフはメモリセル選択回路２１の出力信号
Ｃ，によって制御され、トランジスタ９８′３よび１０
のオン・オフはメモリセル選択回路２２の出力信号Ｃ４
によって制御される。端子２３にはアドレス信号Ａ、が
、端子２４にはアドレス信号Ａ、が、端子２５にはアド
レス信＠Ａ、が、端子２６にはアドレス信号へ、が与え
られ、これらのアドレス信号によってメモリセル選択回
路１９ないし２２のいずれかが選択されて駆動される。

これらのメモリセル選択回路１９ないし２２の各々は、
通常入力された２つのアドレス信号が双方ともローレベ
ルである場合にのみ選択され駆動されるように構成され
ているものとする。たとえば、第４図に示した回路にお
いて、アドレス信号Ａ、およびＡｃが共にローレベルで
ある場合には、メモリセル選択回路１９が選択されてそ
の出力信号Ｃ７がハイレベルになる。一方、メモリセル
選択回路２０にはアドレス信号Ａ、およびＡｃが入力さ
れているが、上述の場合にはＡｃがローレベルであるた
めＡｃはハイレベルであり、したがってこのメモリセル
選択回路２０は選択されない。

ざらに、メモリセル選択回路２１１３よび２２も上述の
場合には同様に選択されない。

次に、第４図に示した従来の半導体記憶装置の動作につ
いて説明する。データ書込時には、データ書込用端子１
に入力データＷが与えられる。そしてデータ人力バッフ
ァ２は相補的な信号の組（Ｗ、Ｗ）を出力する。この状
態で、信号（Ｗ。

Ｗ）が各メモリセルに到達し、そこに書込まれるために
は、トランジスタ３ないし１０がオン状態でなければな
らない。従来の半導体記憶装置においては、アドレス信
号Ａｍ　、Ａｍ　、Ａｃ　、Ａｃによって指定された１
つのメモリセル選択回路（たとえば、メモリセル選択回
路１９）によって１組のトランジスタ（たとえば、トラ
ンジスタ３および４）がオン状態にされ、１ピツトのメ
モリセル（たとえばメモリセル１５）にだけデータが書
込まれる。次に、アドレス信号を変化させることによっ
て、他のメモリセル選択回路を順次指定し、順番に１ピ
ツトずつ各メモリセルにデータを書込む。

ところで、一般に従来の半導体記憶装置では、半導体記
憶装置をパッケージに組入れる前のウェハ状態でメモリ
セルの機能テストを行なっている。

この機能テストは、メモリ試験袋Ｍ（図示せず）と半導
体記憶装置との間の信号のやりとりによって実行される
。たとえば、最初に半導体記憶装置を構成するすべての
メモリセルに、メモリ試験装置によって一定の論理値（
たとえば“０”）を書込む。次に、メモリセルを１ピツ
トずつ読出し、予め書込まれている論理値と一致するか
否かを調べることによって当該メモリセルが正常に機能
しているか否かを判定する。従来の半導体記憶装置では
、上述の機能テストのための各メモリセルへのデータの
書込は、第４図に示した従来のデータ入力回路を介して
行なわれていた。

［発明が解決しようとする問題点］ 従来の半導体記憶装置は、上述のように、メモリセルの
機能テスト時に、複数のメモリセルにテスト用データを
１ピツトずつ書込まなければならなかったので、半導体
記憶ａｍの大容量化に伴ない、１つの半導体記憶装置あ
たりの機能テスト時間が非常に長くなるという問題点が
あった。

それゆえに、この発明の主たる目的は、上述の問題点を
解消し、メモリセル機能テスト時に複数のメモリセル選
択回路を同時に駆動することによって、複数のメモリセ
ルへ同一データを同時に書込むことができ、機能テスト
時間を大幅に短縮することができる半導体記憶１ｕｌｌ
提供することである。

［問題点を解決するための手段］ この発明にかかる半導体記憶＠置では、通常の動作時に
は、データを書込むべきメモリセルを指定するメモリセ
ル指定信号がそのままの状態でメモリセル選択手段に与
えられ、この結果、指定されたメモリセルにのみデータ
が書込まれる一方で、テストモード時には、メモリセル
指定信号に関係なく、メモリセル選択手段をずべて同時
に駆動するように構成したものである。

［作用］ この発明においては、複数のメモリセルの中から１ピツ
トずつメモリセルを選択してデータを書込む通常の書込
手段に加えて、すべてのメモリセル選択回路を同時に駆
動する機能を設番プだので、複数ビットのメモリセルに
同一データを同時に富込むことができる。

［実飽例］ 第１図は、この発明の一実施例である半導体記憶装置の
電気的構成を示す概略ブロック図である。

ｊＩｌ！１図に示した実施例の構成は、以下の点を除い
て第４図に示した従来の半導体記憶装置の構成と同じで
ある。すなわち、アドレス信号入力端子２３ないし２６
と、゛メモリ選択回１１９ないし２２との間にアドレス
制御回路２７が設けられており、さらにテストモード切
換信号（以下、ＴＭ倍信号入力端子２８からＴＭ倍信号
アドレス制御回路２７に与えられていることである。

次に、第１図に示した実施例の動作の概略について説明
する。ＴＭ倍信号、テストモード時にハイレベルに立上
がる信号であり、テストモード時以外の場合（以下、ノ
ーマルモードという）にはローレベルに立下がる信号で
ある。

まず、ノーマルモードの場合には、第１図に示した回路
は、アドレス制御回路２７を含まない第４図の従来の回
路と全く同一の動作をする。すなわち、ＴＭ倍信号ロー
レベルのときには、アドレス信号Ａａ　、Ａ＋＋　、Ａ
ｃ　、Ａ−によって選択された１つのメモリセル選択回
路が働いてその関連するトランジスタの組をオン状態に
制御し、上述のアドレス信号によって指定されたいずれ
かのメモリセルに従来通りの手順で入力データを書込む
。

一方、テストモード時すなわちＴＭ倍信号ハイレベルに
立ち上がったときには、アドレス制御回路２７によって
、メモリセル選択回路１９ないし２２に入力されるアド
レス信号はすべてローレベルにされるので、メモリセル
選択回路１９ないし２２は、関連するトランジスタの組
をオン状態に駆動するハイレベルの信号Ｃ盲〜Ｃ６を同
時に出力する。すなわち、ＴＭ倍信号ハイレベルのとき
には、トランジスタ３ないし１ｏはすべてオン状態とな
り、データ入力バッフ７２の出力信号（Ｗ。

Ｗ）はメモリセル１５ないし１８のすべてに書込まれる
ことになる。

次に、第２図は第１図に示したアドレス制御回路２７の
詳細を示す回路図である。

まず、第２図に示したアドレス制御回路２７の構成につ
いて説明する。アドレス制御回路２７は、第１図のアド
レス信号入力端子２３ないし２６がらアドレス信号を受
取るとともにＴＭ信号入力端子２８からＴＭ倍信号受取
り、さらにアドレス信号入力の各々に対応する出力端子
２３′ないし２６′を有している。

ざらに、アドレス信号入力端子２３はトランジスタ２９
のドレインに接続され、このトランジスタ２９のゲート
は、プルアップ用の高抵抗３８とトランジスタ３７のド
レインとの接続点である内部ノードＮに接続され、さら
にトランジスタ２９のソースはアドレス信号出力端子２
３−に接続されている。また、アドレス信号入力端子２
４はトランジスタ３０のドレインに接続され、トランジ
スタ３０のゲートは内部ノードＮに接続され、トランジ
スタ３０のソースはアドレス信号出力端子２４−に接続
されている。また、アドレス信号入力端子２５はトラン
ジスタ３１のドレインに接続され、トランジスタ３１の
ゲートは内部ノードＮに接続され、トランジスタ３１の
ソースはアドレス信号出力端子２５′に接続されている
。また、アドレス信号入力端子２６はトランジスタ３２
のドレインに接続され、トランジスタ３２のゲートは内
部ノードＮに接続され、トランジスタ３２のソースはア
ドレス信号出力端子２６′に接続されている。

ざらに、アドレス信号出力端子２３′は、トランジスタ
３３のドレインにも接続されており、トランジスタ３３
のゲートはＴＭ信号入力端子２８に接続され、トランジ
スタ３３のソースは接地されている。また、アドレス信
号出力端子２４−はトランジスタ３４のドレインにも接
続されており、トランジスタ３４のゲートはＴＭ信号入
力端子２８に接続され、トランジスタ３４のソースは接
地されている。また、アドレス信号出力端子２５′はト
ランジスタ３５のドレインにも接続されており、トラン
ジスタ３５のゲートはＴＭ信号入力端子２８に接続され
、トランジスタ３５のソースは接地されている。また、
アドレス信号出力端子２６′はトランジスタ３６のドレ
インにも接続されており、トランジスタ３６のゲートは
ＴＭ信号入力端子２８に接続され、トランジスタ３６の
ソースは接地されている。トランジスタ３７のドレイン
は内部ノードＮに接続され、そのゲートはＴＭ信号入力
端子２８に接続され、そのソースは接地されている。高
抵抗３８の一端は電源Ｖｃｃに接続され、その他端は内
部ノードＮに接続されている。

次に、第２図に示したアドレス制御回路２７の動作につ
いて説明する。まず、ノーマルモードの場合、すなわち
ＴＭ倍信号ローレベルのときに１１、トランジスタ３３
ないし３７はオフ状態にある。

したがって、内部ノードＮは高抵抗３８を通じてハイレ
ベルになっており、このためトランジスタ２９ないし３
２はオン状態になるので、アドレス信号出力端子２３′
ないし２６′には、それぞれ対応する入力端子２３ない
し２６からのアドレス信号がそのまま出力される。すな
わち、ノーマルモード時には、アドレス制御回路２７は
通常のデータ書込動作に全く影響を及ぼさない。

次に、テストモード時、すなわちＴＭ倍信号ノ＼イレベ
ルのときには、トランジスタ３３なし１シ３７はオン状
態にある。トランジスタ３７のオン抵抗と高抵抗３８の
抵抗値とを適当に選択すれば、内部ノードＮをローレベ
ルにすることができる。

この場合、トランジスタ２９ないし３２はオフ状態にな
るので、入力端子２３ないし２６のアドレス信号は出力
端子２３′ないし２６′からは出力されない。また一方
で、トランジスタ３３な６％　Ｌ／３６がオン状態にあ
るので、アドレス信号出力端子２３′ないし２６′は、
これらのトランジスタ３３ないし３６を通じてすべて接
地されており、ローレベルにクランプされる。すなわち
、テストモード時には、メモリセル選択回路１９ないし
２２のすべてにローレベルの信号のみが与えられ、これ
らのメモリセル選択回路はすべて選択されて駆動される
ことになる。

なお、上述の実施例では、メモリセル選択回路１９ない
し２２がＮＯＲ型の場合、すなわち各メモリセル選択回
路に入力されたアドレス信号がすべてローレベルである
場合にのみ当該メモリセル選択回路が選択されるように
構成されている場合に適したアドレス制御回路２７の一
例を示したが、メモリセル選択回路１９ないし２２がＯ
Ｒ型の場合、すなわち各メモリセル選択回路に入力され
たアドレス信号のうち、少なくとも１つがハイレベルで
ある場合に当該メモリセル−選択回路が選択されるよう
に構成されている場合に適したアドレス制御回路２７の
一例を第３図に示している。第３図に示したアドレス制
御回路２７は、トランジスタ３３ないし３６の各導通経
路が、電圧源Ｖｃｃと各アドレス信号ラインとの間に接
続されているという点で第２図に示したアドレス制御回
路２７と異なっている。すなわち、第２図に示したアド
レス制御回路の接続をわずかに変更するだけでＯＲ型メ
モリセル選択回路に適したアドレス制御回路を得ること
ができる。

なお、上述の実施例では１つのデータ書込用端子から４
ピツトのメモリセルにデータが書込まれる半導体記憶装
置について説明したが、これは何ビットであってもよく
、半導体記憶装置の形式も、どのようなものであっても
よい。

ざらに、複数ビットの並列読出手段を兼備えれば、さら
にテスト時間を短縮できることは明白である。

〔発明の効果］ 以上のように、この発明によれば、簡単な回路構成のア
ドレス制御回路を設けることによって、複数ビットのメ
モリセルに同一データを同時に書込むことができるので
、テスト時のメモリセルの書込時間を短縮することがで
き、大容量の半導体記憶装！であっＣもその機能テスト
時間を大幅に短縮することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の電気的構成を示す概略ブ
ロック図である。第２図はこの発明の一実施例を構成す
るアドレス制御回路の回路図である。第３図はこの発明
の他の実施例を構成するアドレスｌＩＩＩＪ１ｍ回路の
回路図である。第４図は従来の半導体記憶装置の電気的
構成を示す概略ブロック図である。 図において、１はデータ書込用端子、２はデータ人力バ
ッファ、１１．１２．１３．１４は前置増幅器、１５．
１６．１７．１８はメモリセル。 １９．２０．２１．２２はメモリセル選択回路、２３．
２４，２５．２６はアドレス信号入力端子、２７はアド
レス制御回路、２８はテストモード切換信号入力端子を
示す。 代理人　　　大　　岩　　増　　雄 第１　図 第２　図 第３　図

Claims (2)

【特許請求の範囲】
1. （１）データ書込用端子と、 前記データ書込用端子に並列に結合されたｎ（ｎは２以
   上の整数）ビットのメモリセルと、前記メモリセルごと
   に設けられ、データを書込むべきメモリセルを選択する
   ためのｎ個のメモリセル選択手段と、 前記データを書込むべきメモリセルを指定するメモリセ
   ル指定信号を発生して前記メモリセル選択手段に与える
   メモリセル指定信号発生手段と、テストモード時に、前
   記ｎ個のメモリセル選択手段のすべてを同時に駆動する
   ように前記メモリセル指定信号を制御するアドレス制御
   手段とを備えた、半導体記憶装置。
2. （２）前記アドレス制御手段は、外部からのテストモー
   ド切換信号に応答して、テストモード時に前記メモリセ
   ル指定信号を前記メモリセル選択手段に与えないように
   するとともに前記ｎ個のメモリセル選択手段のすべてを
   同時に駆動する駆動信号を前記ｎ個のメモリセル選択手
   段に与え、テストモード時以外のときには前記メモリセ
   ル指定信号を前記メモリセル選択手段に与えるように切
   換わるスイッチング手段を有する、特許請求の範囲第１
   項記載の半導体記憶装置。