JPH03168999A - Ｒａｍテスト用高速記録回路 - Google Patents
Ｒａｍテスト用高速記録回路Info
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- JPH03168999A JPH03168999A JP2079039A JP7903990A JPH03168999A JP H03168999 A JPH03168999 A JP H03168999A JP 2079039 A JP2079039 A JP 2079039A JP 7903990 A JP7903990 A JP 7903990A JP H03168999 A JPH03168999 A JP H03168999A
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- 238000012360 testing method Methods 0.000 title claims abstract description 27
- 230000005540 biological transmission Effects 0.000 claims description 17
- 230000000644 propagated effect Effects 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 description 6
- 230000001902 propagating effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 239000000356 contaminant Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 240000007124 Brassica oleracea Species 0.000 description 1
- 235000003899 Brassica oleracea var acephala Nutrition 0.000 description 1
- 235000011301 Brassica oleracea var capitata Nutrition 0.000 description 1
- 235000001169 Brassica oleracea var oleracea Nutrition 0.000 description 1
- 101100227322 Caenorhabditis elegans fli-1 gene Proteins 0.000 description 1
- 101150090280 MOS1 gene Proteins 0.000 description 1
- 101100281205 Mus musculus Fli1 gene Proteins 0.000 description 1
- 101100401568 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MIC10 gene Proteins 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 235000013305 food Nutrition 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- Engineering & Computer Science (AREA)
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- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業−［の刊用分野）
本発明は高密度に集積された記録素子、例えＮ．ｉ’
ｒ） Ｒ Ａ Ｍに対するＩ？ Ａ Ｍ ’ｌ” スｔ
− （７）所要＋ｔ’ｆ間を大”Ｆｌｕ ４ｍ短縮する
ことのできるＲ Ａ． Ｍ ：ｊ−スト用高速記緑回路
乙．： ｒＷｊする。
ｒ） Ｒ Ａ Ｍに対するＩ？ Ａ Ｍ ’ｌ” スｔ
− （７）所要＋ｔ’ｆ間を大”Ｆｌｕ ４ｍ短縮する
ことのできるＲ Ａ． Ｍ ：ｊ−スト用高速記緑回路
乙．： ｒＷｊする。
（庭来の技市〉
経来がら、記録素子の製造において記録素子の集積度の
増加に対応して各種のＭ９．密な製造管理が要求さｈて
さた． 例えば，記録素子の製逍工程時｛１ご』゛−５いて埃及
び汚染物質などが記ｔｋ素子に付着し２ないようにしな
けｆ１−ばならない。
増加に対応して各種のＭ９．密な製造管理が要求さｈて
さた． 例えば，記録素子の製逍工程時｛１ご』゛−５いて埃及
び汚染物質などが記ｔｋ素子に付着し２ないようにしな
けｆ１−ばならない。
し，かしながら，記録素子の集積度が増加するにつれて
俟及び汚染物質などが付着することが多くなるので、記
録素子の不良率の増加は避０゛難いことである。
俟及び汚染物質などが付着することが多くなるので、記
録素子の不良率の増加は避０゛難いことである。
そこで、記録素子の内部に記釘、素子の品質テスｌ−、
即ちＲ． Ａ Ｍテス１へを行う，二とのて゛きる同路
を設け、製造された記録素ｆ（、．二対１〜Ｒ． Ａ
Ｍデス■・を行っていた。
即ちＲ． Ａ Ｍテス１へを行う，二とのて゛きる同路
を設け、製造された記録素ｆ（、．二対１〜Ｒ． Ａ
Ｍデス■・を行っていた。
即ち、Ｕｅ来のＲＡＭデスｌ・において（ｊ−、デスＩ
・川の１ｔ列データはＲＡＭデス｝−ＨｆｆｉであるＦ
？− Ａ Ｍ（、二内蔵された入出力ラインを介してト
記Ｒ． Ａ Ｍに；；己録される。次いで、記録されノ
；コデー夕は＋４記Ｒ−ＡＭから読み出され、記録及び
読み出しデータの相違点の有無を調べることにより、十
，記ＲＡＭの品質検査が行われていた。
・川の１ｔ列データはＲＡＭデス｝−ＨｆｆｉであるＦ
？− Ａ Ｍ（、二内蔵された入出力ラインを介してト
記Ｒ． Ａ Ｍに；；己録される。次いで、記録されノ
；コデー夕は＋４記Ｒ−ＡＭから読み出され、記録及び
読み出しデータの相違点の有無を調べることにより、十
，記ＲＡＭの品質検査が行われていた。
し，かし、記ｆ壱素了の集積度が高くなる（ｌどＲＡＭ
テスｉ・に要ずる時間が長くなるという欠点かあ一）た
。
テスｉ・に要ずる時間が長くなるという欠点かあ一）た
。
そσ》埋由（よ、ＲＡＭテストは所定のビッ■・群、例
えば４じ“ツ１・、８ビット、あるいは１６ビットを−
括し，た単位で行われ、ＲＡＩＶＩデス１・に要する１
１：”ｉ間は［１？． Ａ ［ＶＩの集積度を４二記の
ビッ｝−ｉｆ単泣で除算しフ．コ値，即ち集積度／ビッ
■・群Ｊｐ位に比例して増加するものであるからである
。
えば４じ“ツ１・、８ビット、あるいは１６ビットを−
括し，た単位で行われ、ＲＡＩＶＩデス１・に要する１
１：”ｉ間は［１？． Ａ ［ＶＩの集積度を４二記の
ビッ｝−ｉｆ単泣で除算しフ．コ値，即ち集積度／ビッ
■・群Ｊｐ位に比例して増加するものであるからである
。
そこで、Ｒ． Ａ Ｍ ′ｉ−ストに要する時間を短縮
ずる／、こめ高速記録方式が行われていた。
ずる／、こめ高速記録方式が行われていた。
第２ ｆｉ＋に士記高速記録方式を実ｈ色するこεがで
きるＩｊＹ来のＲ Ａ Ｍテスト用高速記録回路のブ口
ツク口を示す。
きるＩｊＹ来のＲ Ａ Ｍテスト用高速記録回路のブ口
ツク口を示す。
■示ずるように、Ｉκ来のＲＡＭテスト用ρ１速記以回
路は、２進符号” ｏ ”ないし゛１゛゜からなるＹ一
夕を記録する記録部１と、該記録部１と同様にデータを
記録する記録部を上記記録部１に対し３涸１Ｌ列に設置
される記録部群２と、該記録部群２及びＬ記記録部１を
外部に接続ずるためのゲードであるゲー■〜部３と、該
ゲー１・部３を介してＬを行うラインである入出力ライ
ン部４と、上記記録部１及び記録部群２における記録動
１ヤを制御ずるためのロウアドレス信号及びデータ出力
指令を出力するシステム制御部５と、該システム制御部
５から出力される口Ｉ″ノアドレス信号を受けて＋．記
記録部１及び記録部群２ ＋．．ｍデータを記録するよ
う指介ずる指令手段６と、該指令千段６の指令を受けて
上記記録部１及び記録部群２へ記録指令を伝達する伝達
手段Ｗと、Ｅ記システム制御部５からのデータ指令によ
りデータを圭４記入用力ライン部４へ供給するデータ供
給手段７とを備える。
路は、２進符号” ｏ ”ないし゛１゛゜からなるＹ一
夕を記録する記録部１と、該記録部１と同様にデータを
記録する記録部を上記記録部１に対し３涸１Ｌ列に設置
される記録部群２と、該記録部群２及びＬ記記録部１を
外部に接続ずるためのゲードであるゲー■〜部３と、該
ゲー１・部３を介してＬを行うラインである入出力ライ
ン部４と、上記記録部１及び記録部群２における記録動
１ヤを制御ずるためのロウアドレス信号及びデータ出力
指令を出力するシステム制御部５と、該システム制御部
５から出力される口Ｉ″ノアドレス信号を受けて＋．記
記録部１及び記録部群２ ＋．．ｍデータを記録するよ
う指介ずる指令手段６と、該指令千段６の指令を受けて
上記記録部１及び記録部群２へ記録指令を伝達する伝達
手段Ｗと、Ｅ記システム制御部５からのデータ指令によ
りデータを圭４記入用力ライン部４へ供給するデータ供
給手段７とを備える。
指令千８１ ６はシステム制師部５から出力されるＥク
ウアドレス信号を増幅ずる口１７アＦ Ｉ／スバッファ
８と、該ロウアドレスバッファ８で増幅されたＩ′７ウ
アドレス信岑をデコーｊ〈シて上記記録部１及び記録部
群２へ制御信Ｓを送るロウデコーダ９とから構成される
。
ウアドレス信号を増幅ずる口１７アＦ Ｉ／スバッファ
８と、該ロウアドレスバッファ８で増幅されたＩ′７ウ
アドレス信岑をデコーｊ〈シて上記記録部１及び記録部
群２へ制御信Ｓを送るロウデコーダ９とから構成される
。
ｉ“゛一夕供給＋段７はシステムｆｆｉｌＮ御部５から
ｃｙ＞データ出力指令によりデータをｌ力するデータ供
給一夕をドライブし入出力ライン部４へ与える入出力ド
ライバ１１、１２とから楕戊される。
ｃｙ＞データ出力指令によりデータをｌ力するデータ供
給一夕をドライブし入出力ライン部４へ与える入出力ド
ライバ１１、１２とから楕戊される。
記録部１はゲート部３に接続する一対のビットライン１
３、１４と、該ビットライン１３、１４の電位差を検知
したときこの電位差を増幅するセンスアンブＳＡＩと、
ビットライン１３と電荷を相互に交換し合うメモリセル
Ｓ１、Ｓ２と、ビットライン１４と電荷を相互に交換し
合うメモリセルＳ３、Ｓ４とを備える。
３、１４と、該ビットライン１３、１４の電位差を検知
したときこの電位差を増幅するセンスアンブＳＡＩと、
ビットライン１３と電荷を相互に交換し合うメモリセル
Ｓ１、Ｓ２と、ビットライン１４と電荷を相互に交換し
合うメモリセルＳ３、Ｓ４とを備える。
ここで、メモリセルＳ１、Ｓ２は電荷を吸収あるいは放
出するキャパシタＣ１、Ｃ２と，ビット・ライン１３と
上記キャパシタＣ１、Ｃ２との間での電荷の交換を制御
するＭＯＳトランジスタＭ１、Ｍ２とを備える。また同
様に，メモリセルＳ３、Ｓ４はキャパシタＣ３、Ｃ４及
びＭＯＳトランジスタＭ３、Ｍ４とを備える。
出するキャパシタＣ１、Ｃ２と，ビット・ライン１３と
上記キャパシタＣ１、Ｃ２との間での電荷の交換を制御
するＭＯＳトランジスタＭ１、Ｍ２とを備える。また同
様に，メモリセルＳ３、Ｓ４はキャパシタＣ３、Ｃ４及
びＭＯＳトランジスタＭ３、Ｍ４とを備える。
伝達手段ＷはＭＯＳトランジスタＭ１のゲート側へ記録
指令を伝達するワードラインＷＯと、ＭＯＳトランジス
タＭ２のゲート側へ記録指令を伝達するワードラインＷ
１と、ＭＯＳトランジスタＭ３のゲート側へ記録指令を
伝達するワードライ．ンＷ３と、ＭＯＳトランジスタＭ
４のゲート側へ記録指令を伝達するワードラインＷ４と
から横成される。
指令を伝達するワードラインＷＯと、ＭＯＳトランジス
タＭ２のゲート側へ記録指令を伝達するワードラインＷ
１と、ＭＯＳトランジスタＭ３のゲート側へ記録指令を
伝達するワードライ．ンＷ３と、ＭＯＳトランジスタＭ
４のゲート側へ記録指令を伝達するワードラインＷ４と
から横成される。
記録部群２の各記録部にはセンスアンプＳＡ２、ＳＡ３
，ＳＡ４がそれぞれ設けられている。
，ＳＡ４がそれぞれ設けられている。
センスアンプＳＡ２を有する記録部は記録部１のメモリ
セルＳ１乃至Ｓ４に対しメモリセルＳ５乃至Ｓ８を備え
る。
セルＳ１乃至Ｓ４に対しメモリセルＳ５乃至Ｓ８を備え
る。
センスアンプＳＡ３を有する記録部はビ・ノトライン１
４を伝播するデータを記録するメモリセルＳ９及びメモ
リセルＳ１０と、ビットライン１３を伝播するデータを
記録するメモリセルＳｌｌ及びメモリセルＳ１２とを備
える。
４を伝播するデータを記録するメモリセルＳ９及びメモ
リセルＳ１０と、ビットライン１３を伝播するデータを
記録するメモリセルＳｌｌ及びメモリセルＳ１２とを備
える。
センスアンプＳＡ４を有する記録部は、センスアンブＳ
Ａ３を有する記録部のメモリセルＳ９乃至メモリセルＳ
１２に対しメモリセルＳ１３乃至メモリセルＳ１６を備
える。
Ａ３を有する記録部のメモリセルＳ９乃至メモリセルＳ
１２に対しメモリセルＳ１３乃至メモリセルＳ１６を備
える。
ここで、メモリセルＳ５、Ｓ９、Ｓ１Ｂはそのゲート側
へ上記ワードラインＷＯから記録指令を受け、メモリセ
ルＳ６、Ｓ１０、Ｓ１４はそのゲート側へ上記ワードラ
インＷ１から記録指令を受け、メモリセルＳ７、Ｓｌｌ
、Ｓ１５はそのゲト側へ上記ワードラインＷ２から記録
指令を受け、メモリセルＳ８、Ｓ１２、Ｓ１６はそのゲ
ート側へ上記ワードラインＷ３から記録指令を受ける。
へ上記ワードラインＷＯから記録指令を受け、メモリセ
ルＳ６、Ｓ１０、Ｓ１４はそのゲート側へ上記ワードラ
インＷ１から記録指令を受け、メモリセルＳ７、Ｓｌｌ
、Ｓ１５はそのゲト側へ上記ワードラインＷ２から記録
指令を受け、メモリセルＳ８、Ｓ１２、Ｓ１６はそのゲ
ート側へ上記ワードラインＷ３から記録指令を受ける。
ゲート部３は、記録部１のビットライン１３に直列に接
続されるＭＯＳトランジスタＭＣＩと、記録部１のビソ
トライン１４に直列に接続されるＭＯＳトランジスタＭ
Ｃ２と、記録部群２の各記録部のビットライン１３に直
列に接続されるＭＯＳトランジスタＭＣ３、ＭＣ５、Ｍ
Ｃ７と、記録部群２の各記録部のビットライン１４に直
列に接続されるＭＯＳトランジスタＭＣ４、ＭＣ６、Ｍ
Ｃ８とを備える。また、ＭＯＳトランジスタＭＣ１．Ｍ
Ｃ２のゲート側の端子にはオンオフを制御する選択信号
の伝送路であるカラムライン．Ｃ Ｌ １が接続され、
同様にＭＯＳトランジスタＭＣ３、ＭＣ４のゲート側の
端子にはカラムラインＣＬ２、ＭＯＳトランジスタＭＣ
５− ＭＣ６のゲート仰１の端子にはカラムラインＣ
Ｌ３、Ｍ Ｏ Ｓ ｝ランジスタＭＣ７、ＭＣ８のゲー
ト側の端子にはカラムラ．インＣＬ４が接続される。
続されるＭＯＳトランジスタＭＣＩと、記録部１のビソ
トライン１４に直列に接続されるＭＯＳトランジスタＭ
Ｃ２と、記録部群２の各記録部のビットライン１３に直
列に接続されるＭＯＳトランジスタＭＣ３、ＭＣ５、Ｍ
Ｃ７と、記録部群２の各記録部のビットライン１４に直
列に接続されるＭＯＳトランジスタＭＣ４、ＭＣ６、Ｍ
Ｃ８とを備える。また、ＭＯＳトランジスタＭＣ１．Ｍ
Ｃ２のゲート側の端子にはオンオフを制御する選択信号
の伝送路であるカラムライン．Ｃ Ｌ １が接続され、
同様にＭＯＳトランジスタＭＣ３、ＭＣ４のゲート側の
端子にはカラムラインＣＬ２、ＭＯＳトランジスタＭＣ
５− ＭＣ６のゲート仰１の端子にはカラムラインＣ
Ｌ３、Ｍ Ｏ Ｓ ｝ランジスタＭＣ７、ＭＣ８のゲー
ト側の端子にはカラムラ．インＣＬ４が接続される。
入出力ライン部４は、入出力ドライバ■１を介してデー
タ供給部１０からデータが供給される入出力ライン１０
１、ＩＯ２と、入出力ドライバ１２を介してデータ供給
部１０からデータが供給される入出力ラインＴＯ３、Ｉ
Ｏ４とを備える。
タ供給部１０からデータが供給される入出力ライン１０
１、ＩＯ２と、入出力ドライバ１２を介してデータ供給
部１０からデータが供給される入出力ラインＴＯ３、Ｉ
Ｏ４とを備える。
入出力ラインＩＯＩはＭＯＳ｝−ランジスタＭＣ１及び
ＭＯＳトランジスタＭＣ５を介してビットライン１３に
データを入出力する。
ＭＯＳトランジスタＭＣ５を介してビットライン１３に
データを入出力する。
入出力ライン■０２はＭＯＳＦ−ランジスタＭＣ２及び
ＭＯＩ−ランジスタＭＣ６を介してビットライン１４に
データを入出力する。
ＭＯＩ−ランジスタＭＣ６を介してビットライン１４に
データを入出力する。
入出力ラインＴＯ３はＭＯＳトランジスタＭＣ３及びＭ
ＯＳトランジスタＭＣ７を介してビットライン１３にデ
ータを入出力する。
ＯＳトランジスタＭＣ７を介してビットライン１３にデ
ータを入出力する。
入出力ラインＩＯ４はＭＯＳトランジスタＭＣ４及びＭ
ＯＳトランジスタＭＣ８を介してビットラインｌ４にデ
ータを入出力するへ ここで、入出力ラインＩＯＩ−及ひ゛入出力ラーｆンＩ
０ ３は同一のデータ、例えば“１゛を伝播し、入出
力ライン１０２及ひ゛入出力ラインＴＯ／ｌよ−［−．
記データと異なる池の同− データ、例えば゛０′゛を
ｆ云播ずる態様となっている。換言ずれは゛、入出Ｊ３
ライン■０１及び入出力ラインＩ Ｏ ３ ｔ：二接続
オるビ・ノ■・ライン１３は例えば゛１゜゛を伝播し、
入出力ライン■０２及び入出力ライン■０４に接続−ず
るビッ■・・ライン１４（よ例えば゛Ｏ゛を伝播ずる，
１４１１ち、しピットライン］．３ｔＪとビ・ノトライ
ン・１４群は常に万いに相異なるデータを伝播する態様
となっている。
ＯＳトランジスタＭＣ８を介してビットラインｌ４にデ
ータを入出力するへ ここで、入出力ラインＩＯＩ−及ひ゛入出力ラーｆンＩ
０ ３は同一のデータ、例えば“１゛を伝播し、入出
力ライン１０２及ひ゛入出力ラインＴＯ／ｌよ−［−．
記データと異なる池の同− データ、例えば゛０′゛を
ｆ云播ずる態様となっている。換言ずれは゛、入出Ｊ３
ライン■０１及び入出力ラインＩ Ｏ ３ ｔ：二接続
オるビ・ノ■・ライン１３は例えば゛１゜゛を伝播し、
入出力ライン■０２及び入出力ライン■０４に接続−ず
るビッ■・・ライン１４（よ例えば゛Ｏ゛を伝播ずる，
１４１１ち、しピットライン］．３ｔＪとビ・ノトライ
ン・１４群は常に万いに相異なるデータを伝播する態様
となっている。
ｆｌｉ１の従来のＲＡＭテスト用高速記ｔＨｉｉｌ路の
槽代にＪ３いて、シスデム制御部５はロウアｌ′：レス
信専をＯｒ’７アドｌ／スノくソファ８て増幅｝−た後
ロウデコーダ９へ送る８口ウデコーダ９は所定の−［順
に１ノｔいワードラインＷＯ乃〒Ｗ３から適宜該当する
ワードラ・インを選択し、選択されたワードライン番．
二記Ｈ指会を伝送する。即ち、選択されたワードライン
（１こ接続するＭ Ｏ Ｓ ｝−ランジスタＭｌ−Ｍ２
・−が導通ずる。また、システム制陣部５は適宜選択し
たカラムラインＣ Ｌ． １乃ｚｃｔ，４にｊＺ択信号
を出力し、選択されたカラムラインＣ１、１乃至Ｃ１，
４Ｇこ接続するＭＯＳ＋・ランジスタＭＣＩ乃〒ＭＣ８
を導通させる。
槽代にＪ３いて、シスデム制御部５はロウアｌ′：レス
信専をＯｒ’７アドｌ／スノくソファ８て増幅｝−た後
ロウデコーダ９へ送る８口ウデコーダ９は所定の−［順
に１ノｔいワードラインＷＯ乃〒Ｗ３から適宜該当する
ワードラ・インを選択し、選択されたワードライン番．
二記Ｈ指会を伝送する。即ち、選択されたワードライン
（１こ接続するＭ Ｏ Ｓ ｝−ランジスタＭｌ−Ｍ２
・−が導通ずる。また、システム制陣部５は適宜選択し
たカラムラインＣ Ｌ． １乃ｚｃｔ，４にｊＺ択信号
を出力し、選択されたカラムラインＣ１、１乃至Ｃ１，
４Ｇこ接続するＭＯＳ＋・ランジスタＭＣＩ乃〒ＭＣ８
を導通させる。
次いで、システム制御部５はデータ供給部１０へ２椎符
５のデータを出力するよう指令を出す。
５のデータを出力するよう指令を出す。
すると、データ供給部１０は＋４記指令に沁して適宜の
データを入出力ドライバ１１、１２を介して入出力部４
の入出力ラインＩ０１乃至ＴＯ４へ供給する。さらに、
−［記データは導通したＭｏＳトランジスタＭＣＩ乃至
Ｍ（ｊ３を介してビッ１・ライン１．３−１４へ送られ
、センスアンブＳ Ａ １ ，，７’Ｊ〒センスアンブ
ＳＡ４がビッＩ・ライン１３とビットライン１４との電
位差を増幅する，次いで、増幅され７コデー夕は導通ず
るＭＯＳトランジスタＭ１、Ｍ２、・・・を介して適宜
のキャパシタＣＩ，Ｃ２、・・に電荷の有無として記録
される。即ち、例えばデータ′゛１”は電荷を有し，ｆ
一タ゛゜０゛゜は族電荷である。
データを入出力ドライバ１１、１２を介して入出力部４
の入出力ラインＩ０１乃至ＴＯ４へ供給する。さらに、
−［記データは導通したＭｏＳトランジスタＭＣＩ乃至
Ｍ（ｊ３を介してビッ１・ライン１．３−１４へ送られ
、センスアンブＳ Ａ １ ，，７’Ｊ〒センスアンブ
ＳＡ４がビッＩ・ライン１３とビットライン１４との電
位差を増幅する，次いで、増幅され７コデー夕は導通ず
るＭＯＳトランジスタＭ１、Ｍ２、・・・を介して適宜
のキャパシタＣＩ，Ｃ２、・・に電荷の有無として記録
される。即ち、例えばデータ′゛１”は電荷を有し，ｆ
一タ゛゜０゛゜は族電荷である。
一方、Ｌ記データの読７ノ出し時には、適宜システム制
御部５からの指令により選択されたワードラ２ｆ冫ＷＯ
乃至Ｗ３に接続ずるＭＯＳＩ−ランジスタＭ １ ，
Ｍ ２、・・が導通ずる。すると、該ＭＯＳ１、ランジ
スタＭｌ．、Ｍ２、・・に接続ずるキャバシクｃ １
、ｃ ２、・・に記録されたデータはビットラずン１３
，１４へ放出される。放出されたデータ母センスア冫ブ
ｓ Ａ １ ．３’）’．￥ＳＡ４＋、こより増幅され
ｌｘ： 後入出力ラインＴＯＩ乃ｉｘｏ４を介して適宜
外部へ読み出しデータヒして出力される。
御部５からの指令により選択されたワードラ２ｆ冫ＷＯ
乃至Ｗ３に接続ずるＭＯＳＩ−ランジスタＭ １ ，
Ｍ ２、・・が導通ずる。すると、該ＭＯＳ１、ランジ
スタＭｌ．、Ｍ２、・・に接続ずるキャバシクｃ １
、ｃ ２、・・に記録されたデータはビットラずン１３
，１４へ放出される。放出されたデータ母センスア冫ブ
ｓ Ａ １ ．３’）’．￥ＳＡ４＋、こより増幅され
ｌｘ： 後入出力ラインＴＯＩ乃ｉｘｏ４を介して適宜
外部へ読み出しデータヒして出力される。
″′σ）ようにして、複数のデータを同時に適宜の記録
部のメモリセル内に記録すると共に、適時ｉｎ／メＨＩ
−４ずことかて゛きる。
部のメモリセル内に記録すると共に、適時ｉｎ／メＨＩ
−４ずことかて゛きる。
〈発明が解決しようとする３！ｌ！！）しかしながら、
上記のｂＹ．来の高速記録回路にあっては、半導体横道
上、ある特定のワードラインから記録指令を受ＶＬる−
メモリセル群の一部はビッ■・ライン１３を伝播ずる一
方のデータを記１＠シ、十記メモリセル群の残りはビッ
トライン１４を偵ｌ県４− ′１′． ｌＴｏ １
！／Ｔｌ ；ビ−ｈ ｆ− −４１ ＤＡ −１−
２ ｎ）−ｒ− τ、壬一呼”ｃ ＜” ／
７ ）ワードラインに接続するメモリセル群（、こは異
なるデータが混往して記録されてしまうと１，１う問題
があった。
上記のｂＹ．来の高速記録回路にあっては、半導体横道
上、ある特定のワードラインから記録指令を受ＶＬる−
メモリセル群の一部はビッ■・ライン１３を伝播ずる一
方のデータを記１＠シ、十記メモリセル群の残りはビッ
トライン１４を偵ｌ県４− ′１′． ｌＴｏ １
！／Ｔｌ ；ビ−ｈ ｆ− −４１ ＤＡ −１−
２ ｎ）−ｒ− τ、壬一呼”ｃ ＜” ／
７ ）ワードラインに接続するメモリセル群（、こは異
なるデータが混往して記録されてしまうと１，１う問題
があった。
換言すれば、特定のワードラインに接続する全てのメモ
リセルに同一のデータを同時に書き込むことができなか
った。
リセルに同一のデータを同時に書き込むことができなか
った。
そ，二で、本発明はＩｎ記従来技術の問題点を力Ｙ消す
るもので、その園的とすると，−ろは、大幅にＲＡＭテ
ストの所要時間を短縮でき、がっ同一のデタを同時に書
き込むことができるＲＡＭテスト用高遠記録回路を提供
することである。
るもので、その園的とすると，−ろは、大幅にＲＡＭテ
ストの所要時間を短縮でき、がっ同一のデタを同時に書
き込むことができるＲＡＭテスト用高遠記録回路を提供
することである。
［発明の構成］
（ｊ！ｌ！題を解決するための手段）
１二記課題を解決するための本発明は、２進符萼″のデ
ータが伝播する第１ビット・ライン及び第２ビットライ
ンからなる一対のビッ＋−・ラインと、第１ビット・ラ
インを伝播するデータを記録する第１，メモリセルと、
第２ビットラ・インを伝播ずるデタを記録ずる第２，メ
モリセルとから形成される記４：４＋Ｊｔ３艷一−ｊ？
ｒｌｌ＋−−Ｃｒ（ｆｉｔｒ−田Ｉ．ＩＪ−Ｊ−−’．
−ｔ／’ノ、ｋＷＭＹ＋−：ａ４−＝−＋ｈ＃−ｈｎ群
の奇数段目の記録部の第１ビットラインに第１データを
入出力する第１入出力ラインと、前記記録部群の奇数段
目の記録部の第２ビットラインに前記第１データと異な
る他のデータである第２データを入出力する第２入出力
ラインと、前記記録部群の偶数段目の記録部の第１ビッ
トラインに前記第１データを入出力する第３入出力ライ
ンと、前記記録部群の偶数段目の記録部の第２ビットラ
インに前記第２データを入出力する第４入出力ラ，イン
と、前記記録部群における記録動作を制御するためロウ
アドレス信号及びデータ出力指令を出力するシステム制
御部と、該システム制御部から出力されるデータ出力指
令を受けて前記第１入出力ライン乃至第４入出力ライン
へ前記第１データあるいは第２データを供給するデータ
供給手段と、該データ供給手段から前記第１入出力ライ
ン乃至第４入出力ラインへ供給される前記第１データあ
るいは第２データを前記システム制御部から出力される
ロウアドレス信号に基づき前記記録部群に記録するよう
指令する指令手段と、該指令手段からの前記第１データ
の記録指令を前記記録部群の各記録部の第１メモリセル
群へ伝達する第１伝達手段と、前記指令手段からの前記
第２データの記録指令を前記記録部群の各記録部の第２
メモリセル群へ伝達する第２伝達手段とを備えたことを
特徴とする。
ータが伝播する第１ビット・ライン及び第２ビットライ
ンからなる一対のビッ＋−・ラインと、第１ビット・ラ
インを伝播するデータを記録する第１，メモリセルと、
第２ビットラ・インを伝播ずるデタを記録ずる第２，メ
モリセルとから形成される記４：４＋Ｊｔ３艷一−ｊ？
ｒｌｌ＋−−Ｃｒ（ｆｉｔｒ−田Ｉ．ＩＪ−Ｊ−−’．
−ｔ／’ノ、ｋＷＭＹ＋−：ａ４−＝−＋ｈ＃−ｈｎ群
の奇数段目の記録部の第１ビットラインに第１データを
入出力する第１入出力ラインと、前記記録部群の奇数段
目の記録部の第２ビットラインに前記第１データと異な
る他のデータである第２データを入出力する第２入出力
ラインと、前記記録部群の偶数段目の記録部の第１ビッ
トラインに前記第１データを入出力する第３入出力ライ
ンと、前記記録部群の偶数段目の記録部の第２ビットラ
インに前記第２データを入出力する第４入出力ラ，イン
と、前記記録部群における記録動作を制御するためロウ
アドレス信号及びデータ出力指令を出力するシステム制
御部と、該システム制御部から出力されるデータ出力指
令を受けて前記第１入出力ライン乃至第４入出力ライン
へ前記第１データあるいは第２データを供給するデータ
供給手段と、該データ供給手段から前記第１入出力ライ
ン乃至第４入出力ラインへ供給される前記第１データあ
るいは第２データを前記システム制御部から出力される
ロウアドレス信号に基づき前記記録部群に記録するよう
指令する指令手段と、該指令手段からの前記第１データ
の記録指令を前記記録部群の各記録部の第１メモリセル
群へ伝達する第１伝達手段と、前記指令手段からの前記
第２データの記録指令を前記記録部群の各記録部の第２
メモリセル群へ伝達する第２伝達手段とを備えたことを
特徴とする。
（作用〉
本発明のＲＡＭテスト用高速記録回路では、システム制
脚部がロウアドレス信号を指令手段へ出力すると、該指
令手段は第ｌ伝達手段及び第２伝達手段を介して記録部
群の各記録部の第１メモリセル群及び第２メモリセル群
にデータを記録するよう指令を出す。すると，」二記第
１メモリセル群は第１ビットラインを伝播するデータを
記録する態勢に置かれ、上記第２メモリセル群は第２ビ
ットラインを伝播するデータを記録する態勢に置かれる
。換言すれば，第１メモリセル群及び第２メモリセル群
はビットラインの電位変化に合わせて電荷を吸収する態
勢に置かれる。
脚部がロウアドレス信号を指令手段へ出力すると、該指
令手段は第ｌ伝達手段及び第２伝達手段を介して記録部
群の各記録部の第１メモリセル群及び第２メモリセル群
にデータを記録するよう指令を出す。すると，」二記第
１メモリセル群は第１ビットラインを伝播するデータを
記録する態勢に置かれ、上記第２メモリセル群は第２ビ
ットラインを伝播するデータを記録する態勢に置かれる
。換言すれば，第１メモリセル群及び第２メモリセル群
はビットラインの電位変化に合わせて電荷を吸収する態
勢に置かれる。
次いで、システム制御部がデータ供給手段ヘデ一夕出力
指令を与えると、データ供給手段は第ｌ入出力ライン乃
至第４入出力ラインを介して記録部群の各記録部の一対
のビットラインへ互いに相異なる２進符号のデータをそ
れぞれ送る。すると、ビットラインの電位変化に合わせ
て電荷を吸収する態勢に置かれている第ｌメモリセル群
及び第２メモリセル群はビットラインから電荷を吸収す
る。
指令を与えると、データ供給手段は第ｌ入出力ライン乃
至第４入出力ラインを介して記録部群の各記録部の一対
のビットラインへ互いに相異なる２進符号のデータをそ
れぞれ送る。すると、ビットラインの電位変化に合わせ
て電荷を吸収する態勢に置かれている第ｌメモリセル群
及び第２メモリセル群はビットラインから電荷を吸収す
る。
即ち、第１メモリセル群及び第２メモリセル群はデータ
を記録する。
を記録する。
ここで、上記指令手段が上記第１伝達手段にデータの記
録指令を出した場合、第１伝達手段に接続する第１メモ
リセル群は第１データのみを記録する。
録指令を出した場合、第１伝達手段に接続する第１メモ
リセル群は第１データのみを記録する。
その理由は、第１データを入出力する第１入出力ライン
及び第３入出力ラインからデータを入力するのは第１ビ
ットラインであり、この第１ビットラインを伝播するデ
ータを記録するのは第１伝達手段に接続する第１メモリ
セル群であるからである． ２伝達手段にデータの記録指令を出した場合、第２伝達
手段に接続する第２メモリセル群は第２データのみを記
録する。
及び第３入出力ラインからデータを入力するのは第１ビ
ットラインであり、この第１ビットラインを伝播するデ
ータを記録するのは第１伝達手段に接続する第１メモリ
セル群であるからである． ２伝達手段にデータの記録指令を出した場合、第２伝達
手段に接続する第２メモリセル群は第２データのみを記
録する。
従って、システム制御部が記録部群へ記録動作の制御を
行うことにより、第１伝達手段に接続する第１メモリセ
ル群に同一のデータを記録することができる。また、第
２伝達手段に接続する第２メモリセル群に」二記同一デ
ータと異なる他の同一のデータを記録することができる
。
行うことにより、第１伝達手段に接続する第１メモリセ
ル群に同一のデータを記録することができる。また、第
２伝達手段に接続する第２メモリセル群に」二記同一デ
ータと異なる他の同一のデータを記録することができる
。
なお、データの読み出し時には、システム制神部が第１
伝達手段あるいは第２伝達手段へデータの放出を指令す
ることにより、同一のデータを第ｌ入出力ライン乃至第
４入出力ラインを介して同時に外部へ読み出すことがで
きる。
伝達手段あるいは第２伝達手段へデータの放出を指令す
ることにより、同一のデータを第ｌ入出力ライン乃至第
４入出力ラインを介して同時に外部へ読み出すことがで
きる。
（実施例）
以下本発明の実施例を図面を参照して説明する。
第１図に本発明の一実施例に係わるＲＡＭテスト用記録
回路のブロック図を示す。
回路のブロック図を示す。
＋５ａ ニネフト：＋Ｉ＋ ↓小＋Ａｙ ／’ｆｆｉｌ
Ｍ ｒ＋ Ａ １１１１ − ＋ Ｉ ＩＴＩ ：＋
＋録回路は第２図に示した従来のＲＡＭテスト・用記録
回路に対し、メモリセルＳ９、Ｓ１０、Ｓ１３、Ｓ１４
がビットライン１３を伝播するデータを記録し、メモリ
セルＳｌｌ、Ｓ１２、Ｓ１５、Ｓ１６がビットライン１
４を伝播するデータを記録するように代えたものである
。
Ｍ ｒ＋ Ａ １１１１ − ＋ Ｉ ＩＴＩ ：＋
＋録回路は第２図に示した従来のＲＡＭテスト・用記録
回路に対し、メモリセルＳ９、Ｓ１０、Ｓ１３、Ｓ１４
がビットライン１３を伝播するデータを記録し、メモリ
セルＳｌｌ、Ｓ１２、Ｓ１５、Ｓ１６がビットライン１
４を伝播するデータを記録するように代えたものである
。
即ち、ワートラインＷＯ及びワードラインＷ １から記
録指令を受けるメモリセル群は全てビットライン１３と
電荷の交換を行う。また、ワードラインＷ２及びワード
ラインＷ３から記録指令を受けるメモリセル群は全てビ
ットラインｌ４と電荷の交換を行う態様となっている． また、本実施例のＲＡＭテスト用記録回路は従来のＲＡ
Ｍテスト用記録回路のデータ供給部１ｏに対し、適宜デ
ータを出力すると共にメモリセルごとにデータを記録す
べきか否かを制御するデータコントロール部１３に代え
たものである。
録指令を受けるメモリセル群は全てビットライン１３と
電荷の交換を行う。また、ワードラインＷ２及びワード
ラインＷ３から記録指令を受けるメモリセル群は全てビ
ットラインｌ４と電荷の交換を行う態様となっている． また、本実施例のＲＡＭテスト用記録回路は従来のＲＡ
Ｍテスト用記録回路のデータ供給部１ｏに対し、適宜デ
ータを出力すると共にメモリセルごとにデータを記録す
べきか否かを制御するデータコントロール部１３に代え
たものである。
以」二の構成において、ＩＫ来のＲＡＭテスト用記録回
路と同様に、システム制御部５がち記録部１及び記録部
群２ヘデータの記録に関する指令，及ひ記録部ｌ及び記
録部群２でのデータの記録、読み出しがなされる。
路と同様に、システム制御部５がち記録部１及び記録部
群２ヘデータの記録に関する指令，及ひ記録部ｌ及び記
録部群２でのデータの記録、読み出しがなされる。
ここで、記録部ｌ及び記録部群２のメモリセルにデータ
が記録された場合、ワードラインＷＱ及びワードライン
Ｗ１から記録指令を受けたメモリセル群は全てビットラ
イン１３を介して入出力ラインＴＯＩあるいは入出力ラ
インＩＯ３をｆ云播するデータを記録するので、上記メ
モリセル群は一方の同一データ、例えば゛′１゛′を記
録する。
が記録された場合、ワードラインＷＱ及びワードライン
Ｗ１から記録指令を受けたメモリセル群は全てビットラ
イン１３を介して入出力ラインＴＯＩあるいは入出力ラ
インＩＯ３をｆ云播するデータを記録するので、上記メ
モリセル群は一方の同一データ、例えば゛′１゛′を記
録する。
また、同様にワードラインＷ２及びワードラインＷ３か
ら記録指令を受けたメモリセル群は全てビットライン１
４を介して入出力ラインＴＯ２あるいは入出力ラインＩ
Ｏ４を伝播するデータを記録するので、上記メモリセル
群は他方の同一データ、例えば゛゜０′゜を記録する。
ら記録指令を受けたメモリセル群は全てビットライン１
４を介して入出力ラインＴＯ２あるいは入出力ラインＩ
Ｏ４を伝播するデータを記録するので、上記メモリセル
群は他方の同一データ、例えば゛゜０′゜を記録する。
一方、本実施例のＲＡＭテスト用記録回路において特有
の動１ヤとして、ロウアドレスバッファ８はシステム制
師部５からの多数のロウアドレス信号のうちーのロウア
ドレス信号をデータコントロール部１３へ送る。データ
コントロール部１３は」二記のーのロウアドレス信号に
基づきメモリセルごとにデータを記録すべきか否かの制
御情報を各メモリセルヘ与える。
の動１ヤとして、ロウアドレスバッファ８はシステム制
師部５からの多数のロウアドレス信号のうちーのロウア
ドレス信号をデータコントロール部１３へ送る。データ
コントロール部１３は」二記のーのロウアドレス信号に
基づきメモリセルごとにデータを記録すべきか否かの制
御情報を各メモリセルヘ与える。
１Ｋって、システム制陣部５から出力されるロウアドレ
ス信号に基づき特定のワードラインが選択され，選択さ
れたワードラインから記録指令を受けたメモリセル群内
のＭＯＳ｝−ランジスタ群を導通させることができる。
ス信号に基づき特定のワードラインが選択され，選択さ
れたワードラインから記録指令を受けたメモリセル群内
のＭＯＳ｝−ランジスタ群を導通させることができる。
また、データコントロール部１３から同一のデータを入
出力ドライバ１１あるいは入出力ドライバ１２を介して
入出力部４へ供給し、次いでゲート部３を介してビット
ライン１３あるいはビットライン１４へ送ることにより
、上記導通したＭＯＳトランジスタ群を介して」二記選
択されたフードラインに接続する特定のキャパシタ群に
記録させることができる。
出力ドライバ１１あるいは入出力ドライバ１２を介して
入出力部４へ供給し、次いでゲート部３を介してビット
ライン１３あるいはビットライン１４へ送ることにより
、上記導通したＭＯＳトランジスタ群を介して」二記選
択されたフードラインに接続する特定のキャパシタ群に
記録させることができる。
つまり、例えばシステム制御部５がデータ゛１゛゜のみ
を記録部１及び記録部群２に記録させようとした場合、
データコントロール部１３から入出力ラインＴＯＩ及び
入出力ラインＩＯ３にデータ“１゜゛を送り込み、次い
で特定データ゛ｌ″をビットライン１３を介してワード
ラインＷＯあるいはワードラインＷ１に接続するメモリ
セル郡内のキャパシタ郡の全てに同時に記録させること
ができる。
を記録部１及び記録部群２に記録させようとした場合、
データコントロール部１３から入出力ラインＴＯＩ及び
入出力ラインＩＯ３にデータ“１゜゛を送り込み、次い
で特定データ゛ｌ″をビットライン１３を介してワード
ラインＷＯあるいはワードラインＷ１に接続するメモリ
セル郡内のキャパシタ郡の全てに同時に記録させること
ができる。
また、ロウアドレスバッファ８は一のロウアドレス信号
をデータコントロール部１３へ送り、データコントロー
ル部１３は上記のーのロウアドレス信号に基づきメモリ
セルごとにデータを記録すべきか否かの制却情報を各メ
モリセルヘ与えるので、記録部１及び記録部群２のメモ
リセル都内に所望のデータパターンに基づくデータを記
録させることができる． 以上の本実施例のＲＡＭテスト用記録回路では、記録部
の関数は記録部１及び記録部群２からなる合計４涸とし
たが、多数のデータを同時に記録部に記録させるためさ
らに多数の記録部を並列に設置しても良い。
をデータコントロール部１３へ送り、データコントロー
ル部１３は上記のーのロウアドレス信号に基づきメモリ
セルごとにデータを記録すべきか否かの制却情報を各メ
モリセルヘ与えるので、記録部１及び記録部群２のメモ
リセル都内に所望のデータパターンに基づくデータを記
録させることができる． 以上の本実施例のＲＡＭテスト用記録回路では、記録部
の関数は記録部１及び記録部群２からなる合計４涸とし
たが、多数のデータを同時に記録部に記録させるためさ
らに多数の記録部を並列に設置しても良い。
この場合、入出力ラインを追加して上記の追加した記録
部群を接続するようにしても良い。
部群を接続するようにしても良い。
また、一のビットラインに接続するメモリセルの数を２
＠に限ることなく多数設けても良い。
＠に限ることなく多数設けても良い。
この場合，ワードラインの本数も追加したメモリセルの
数に合わせて増加することになる。
数に合わせて増加することになる。
本発明は、上記実施例に限定されるものではなく、適宜
の設計的変更により、適宜の態様で実施し得るものであ
る。
の設計的変更により、適宜の態様で実施し得るものであ
る。
［発明の効果コ
以上説明したように本発明によれば、２進符号のデータ
が伝播する第１ビットライン及び第２ビットラインから
なる一対のビットラインと、第１ビットラインを伝播す
るデータを記録する第１メモリセルと、第２ビットライ
ンを伝播するデータを記録する第２メモリセルとから形
成される記録部を兼列に多段に設けた記録部群と、該記
録部群の奇数段目の記録部の第１ビットラインに第１デ
ータを入出力する第１入出力ラインと、前記記録部群の
奇数段目の記録部の第２ビットラインに前記第１データ
と異なる他のデータである第２データを入出力する第２
入出力ラインと、前記記録部群の偶数段目の記録部の第
１ビットラインに前記第１データを入出力する第３入出
力ラインと、前記記録部群の偶数段目の記録部の第２ビ
ットラインに前記第２データを入出力する第４入出力ラ
インと、前記記録部群における記録動作を制御するため
ロウアドレス信号及びデータ出力指令を出力するシステ
ム制御部と、該システム制御部から出力されるデータ出
力指令を受けて前記第１入出力ライン乃至第４入出力ラ
インへ前記第１データあるいは第２データを供給するデ
ータ供給手段と、該データ供給手段から前記第１入出力
ライン乃至第４入出力ラインへ供給される前記第１デー
タあるいは第２データを前記システム制御部から出力さ
れるロウアドレス信号に基づき前記記録部群に記録する
よう指令する指令手段と、該指令手段からの前記第１デ
ータの記録指令を前記記録部群の各記録部の第１メモリ
セル群へ伝達する第１伝達手段と、前記指令手段からの
前記第２データの記録指令を前記記録部群の各記録部の
第２メモリセル群へ伝達する第２伝達手段とを備えたの
で、大幅にＲＡＭテストの所要時間を短縮でき、かつ同
一のデータを同時に書き込むことができる。
が伝播する第１ビットライン及び第２ビットラインから
なる一対のビットラインと、第１ビットラインを伝播す
るデータを記録する第１メモリセルと、第２ビットライ
ンを伝播するデータを記録する第２メモリセルとから形
成される記録部を兼列に多段に設けた記録部群と、該記
録部群の奇数段目の記録部の第１ビットラインに第１デ
ータを入出力する第１入出力ラインと、前記記録部群の
奇数段目の記録部の第２ビットラインに前記第１データ
と異なる他のデータである第２データを入出力する第２
入出力ラインと、前記記録部群の偶数段目の記録部の第
１ビットラインに前記第１データを入出力する第３入出
力ラインと、前記記録部群の偶数段目の記録部の第２ビ
ットラインに前記第２データを入出力する第４入出力ラ
インと、前記記録部群における記録動作を制御するため
ロウアドレス信号及びデータ出力指令を出力するシステ
ム制御部と、該システム制御部から出力されるデータ出
力指令を受けて前記第１入出力ライン乃至第４入出力ラ
インへ前記第１データあるいは第２データを供給するデ
ータ供給手段と、該データ供給手段から前記第１入出力
ライン乃至第４入出力ラインへ供給される前記第１デー
タあるいは第２データを前記システム制御部から出力さ
れるロウアドレス信号に基づき前記記録部群に記録する
よう指令する指令手段と、該指令手段からの前記第１デ
ータの記録指令を前記記録部群の各記録部の第１メモリ
セル群へ伝達する第１伝達手段と、前記指令手段からの
前記第２データの記録指令を前記記録部群の各記録部の
第２メモリセル群へ伝達する第２伝達手段とを備えたの
で、大幅にＲＡＭテストの所要時間を短縮でき、かつ同
一のデータを同時に書き込むことができる。
第１図は本発明の一実施例に係わるＲＡＭテスト用記録
回路を示すプロ・ノク図、 第２図は従来のＲＡＭテスト用記録回路を示すブロック
図である。 １・・・記録部 ２・・・記録部群３・・・
ゲート部 ４・・・入出力部５・・システム制
御部 ６・・・指令手段７・・・データ供給手段 ８・・・ロウアドレスバツファ ９・・・ロウデコーダ １０・・・データ供給部 １１、１２・・・入出力ドライバ １３、１４・・・ビットライン １５・・・データコントロール部 Ｓｌ乃至Ｓ１６・・・メモリセル
回路を示すプロ・ノク図、 第２図は従来のＲＡＭテスト用記録回路を示すブロック
図である。 １・・・記録部 ２・・・記録部群３・・・
ゲート部 ４・・・入出力部５・・システム制
御部 ６・・・指令手段７・・・データ供給手段 ８・・・ロウアドレスバツファ ９・・・ロウデコーダ １０・・・データ供給部 １１、１２・・・入出力ドライバ １３、１４・・・ビットライン １５・・・データコントロール部 Ｓｌ乃至Ｓ１６・・・メモリセル
Claims (1)
- （１）２進符号のデータが伝播する第１ビットライン及
び第２ビットラインからなる一対のビットラインと、第
１ビットラインを伝播するデータを記録する第１メモリ
セルと、第２ビットラインを伝播するデータを記録する
第２メモリセルとから形成される記録部を並列に多段に
設けた記録部群と、 該記録部群の奇数段目の記録部の第１ビットラインに第
１データを入出力する第１入出力ラインと、前記記録部
群の奇数段目の記録部の第２ビットラインに前記第１デ
ータと異なる他のデータである第２データを入出力する
第２入出力ラインと、前記記録部群の偶数段目の記録部
の第１ビットラインに前記第１データを入出力する第３
入出力ラインと、 前記記録部群の偶数段目の記録部の第２ビットラインに
前記第２データを入出力する第４入出力ラインと、 前記記録部群における記録動作を制御するためロウアド
レス信号及びデータ出力指令を出力するシステム制御部
と、 該システム制御部から出力されるデータ出力指令を受け
て前記第１入出力ライン乃至第４入出力ラインへ前記第
１データあるいは第２データを供給するデータ供給手段
と、 該データ供給手段から前記第１入出力ライン乃至第４入
出力ラインへ供給される前記第１データあるいは第２デ
ータを前記システム制御部から出力されるロウアドレス
信号に基づき前記記録部群に記録するよう指令する指令
手段と、 該指令手段からの前記第１データの記録指令を前記記録
部群の各記録部の第１メモリセル群へ伝達する第１伝達
手段と、 前記指令手段からの前記第２データの記録指令を前記記
録部群の各記録部の第２メモリセル群へ伝達する第２伝
達手段とを備えたことを特徴とするＲＡＭテスト用高速
記録回路。（２）データ供給手段はシステム制御部から
指令手段へ出力される多数のロウアドレス信号のうち一
のロウアドレス信号を前記指令手段から受け記録部群の
各第１メモリセル及び各第２メモリセルがデータを記録
すべきか否かの制御指令を前記第１メモリセル群及び第
２メモリセル群へ与えることを特徴とする請求項（１）
記載のＲＡＭテスト用高速記録回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890016775A KR920007909B1 (ko) | 1989-11-18 | 1989-11-18 | 램 테스트시 고속 기록방법 |
| KR89-16775 | 1989-11-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03168999A true JPH03168999A (ja) | 1991-07-22 |
| JP2585831B2 JP2585831B2 (ja) | 1997-02-26 |
Family
ID=19291793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2079039A Expired - Lifetime JP2585831B2 (ja) | 1989-11-18 | 1990-03-29 | Ｒａｍテスト用高速記録回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5046049A (ja) |
| JP (1) | JP2585831B2 (ja) |
| KR (1) | KR920007909B1 (ja) |
| CN (1) | CN1018401B (ja) |
| DE (1) | DE4010292A1 (ja) |
| FR (1) | FR2654865B1 (ja) |
| GB (1) | GB2238638B (ja) |
| IT (1) | IT1287696B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2673395B2 (ja) * | 1990-08-29 | 1997-11-05 | 三菱電機株式会社 | 半導体記憶装置およびそのテスト方法 |
| JP2704041B2 (ja) * | 1990-11-09 | 1998-01-26 | 日本電気アイシーマイコンシステム株式会社 | 半導体メモリ装置 |
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| JP2609211B2 (ja) * | 1987-03-16 | 1997-05-14 | シーメンス・アクチエンゲゼルシヤフト | メモリセルの検査回路装置および方法 |
| JPS643893A (en) * | 1987-06-25 | 1989-01-09 | Nec Corp | Semiconductor storage device |
| US5051995A (en) * | 1988-03-14 | 1991-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a test mode setting circuit |
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1989
- 1989-11-18 KR KR1019890016775A patent/KR920007909B1/ko not_active IP Right Cessation
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1990
- 1990-03-20 US US07/496,517 patent/US5046049A/en not_active Expired - Lifetime
- 1990-03-29 JP JP2079039A patent/JP2585831B2/ja not_active Expired - Lifetime
- 1990-03-30 DE DE4010292A patent/DE4010292A1/de not_active Ceased
- 1990-03-30 FR FR9004087A patent/FR2654865B1/fr not_active Expired - Lifetime
- 1990-03-30 GB GB9007255A patent/GB2238638B/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| KR920007909B1 (ko) | 1992-09-19 |
| GB9007255D0 (en) | 1990-05-30 |
| GB2238638A (en) | 1991-06-05 |
| IT9020803A0 (it) | 1990-06-28 |
| FR2654865A1 (fr) | 1991-05-24 |
| JP2585831B2 (ja) | 1997-02-26 |
| CN1018401B (zh) | 1992-09-23 |
| US5046049A (en) | 1991-09-03 |
| KR910010530A (ko) | 1991-06-29 |
| FR2654865B1 (fr) | 1994-10-28 |
| DE4010292A1 (de) | 1991-05-23 |
| IT1287696B1 (it) | 1998-08-07 |
| GB2238638B (en) | 1994-08-03 |
| IT9020803A1 (it) | 1991-12-29 |
| CN1052209A (zh) | 1991-06-12 |
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Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 12 |
|
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