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CN109448771B - 记忆体装置 - Google Patents

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Abstract

一种记忆体装置，包含第一、第二记忆体阵列、第一、第二位元线驱动电路、第一、第二字元线驱动电路、读写电路、控制器以及第一、第二参考驱动电路。第一、第二记忆体阵列包含多个记忆体单元。第一、第二位元线驱动电路用以解译记忆体位元地址并驱动位元线。第一、第二字元线驱动电路用以解译记忆体字元地址并驱动字元线。读写电路用以读取、写入或重置记忆体单元。控制器用以切换第一、第二记忆体阵列工作于单记忆体单元模式或双记忆体单元模式。第一、第二参考驱动电路用以驱动参考行。本实施可依据需求调整至单记忆体单元模式或双记忆体单元模式。

Description

记忆体装置
技术领域
本揭示内容是关于一种记忆体装置，特别是关于一种相变记忆体的记忆体装置。
背景技术
于记忆体技术中，忆阻性记忆体包含相变化记忆体(Phase change memory，PCM)，其可通过本身材料的晶相变化改变元件电阻值，以电阻值的变化储存信息，当记忆元件中的材料为结晶态时，其呈现低电阻值，反之，当为非结晶态时，其呈现高电阻值，借以储存如“1”或“0”的数据。
在现有的技术中，于读取记忆体装置中的记忆体单元的数据时，是透过将单个记忆体单元开启，并将与单个记忆体单元相对应的电流与参考电流进行比较，以判断出单个记忆体单元中所储存的数据是“1”或“0”。然而，以电流值进行比对可能会因为偏压的不同而造成误差，再者，以单个记忆体单元进行数据读取的判断容易造成误差。
详细而言，请参照图1。现有技术中，行解码电路(row decoder)与列解码电路(column decoder)位于记忆阵列(cell array)的周边，读写电路(R/W circuit)位于列解码电路的周边，其包含用于读取位元数据的感测放大器(sense amplifier)，在读取忆阻性记忆体元件时，是以感测放大器比较所读取记忆元件的电流与参考电流的大小，以决定记忆元件所存的数据为“1”或“0”。现有记忆体架构会有至少如下两个主要问题：(1)参考电路位于读写电路里，一般是用晶体管来产生一参考电流，该晶体管所在的位置与记忆单元(cell)所在的位置差距过大，不同记忆单元的位置所产生的电流大小有些微小差异，其致使该参考电流所设定的值，对判读记忆单元的数据为“1”或“0”有不同的杂讯边限(noisemargin)，无法产生记忆体最佳效果。再者，参考电流是由晶体管产生，忆阻性记忆单元的电流是由跨接于记忆单元上的电阻大小而定。记忆单元电阻制程上的变动机制与晶体管不同，因此参考电流不能够精准的适应性地配合记单记忆单元的变动。(2)现有技术中因读写电路位于列解码电路的周边，读取记忆体单元时(cell)，由于位元线的负载效应(loadingeffect)，距离读取电路最远距离的记忆单元的读取速度最慢，而整个记忆体的规格速度就由该最慢速的记忆单元所限制。
发明内容
本揭示内容的一态样为一种记忆体装置，包含第一记忆体阵列、第二记忆体阵列、第一位元线驱动电路、第二位元线驱动电路、第一字元线驱动电路、第二字元线驱动电路、读写电路、控制器以及第一参考驱动电路、第二参考驱动电路。第一记忆体阵列包含多个第一记忆体单元。第二记忆体阵列包含多个第二记忆体单元。第一位元线驱动电路用以解译第一记忆体位元地址并驱动第一位元线。第二位元线驱动电路用以解译第二记忆体位元地址并驱动第二位元线。第一字元线驱动电路用以解译第一记忆体字元地址并驱动第一字元线。第二字元线驱动电路用以解译第二记忆体字元地址并驱动第二字元线。读写电路耦接于第一位元线驱动电路以及第二位元线驱动电路，用以读取、写入或重置第一记忆体单元与第二记忆体单元。控制器用以切换第一记忆体阵列与第二记忆体阵列工作于单记忆体单元模式或双记忆体单元模式。第一参考驱动电路用以驱动一第一参考行，参考行包含多个第一参考单元，第一参考行与多个第一参考单元位于第一记忆体阵列里。第二参考驱动电路用以驱动第二参考行，参考行包含多个第二参考单元，第二参考行与多个第二参考单元位于第二记忆体阵列里。
在一些实施例中，其中于该单记忆体单元模式时，该读写电路依据所述多个第一记忆体单元、所述多个第二记忆体单元中的一者的值与所述多个第一参考单元、所述多个第二参考单元中的一者的值，以判定一笔数据；于该双记忆体单元模式时，该读写电路依据所述多个第一记忆体单元中的一者的值与所述多个第二记忆体单元中的一者的值，以判定另一笔数据。
在一些实施例中，其中于该单记忆体单元模式时，该读写电路经由该第一字元线驱动电路读取所述多个第一记忆体单元中的一者的值，并经由该第二字元线驱动电路读取所述多个第二参考单元中的一者的值，以判定该笔数据。
在一些实施例中，其中于该双记忆体单元模式时，该读写电路经由该第一字元线驱动电路读取所述多个第一记忆体单元中的一者的值，并经由该第二字元线驱动电路读取所述多个第二记忆体单元中的一者的值，以判定该另一笔数据。
在一些实施例中，其中该第一参考行位于该第一记忆体阵列的顶部、底部、或中间的位置，该第二参考行分别位于该第二记忆体阵列的顶部、底部、或中间的位置。
在一些实施例中，其中该第一位元线驱动电路、该第二位元线驱动电路以及该读写电路位于该第一记忆体阵列与该第二记忆体阵列之间。
在一些实施例中，其中所述多个第一记忆体单元与所述多个第二记忆体单元分别包含一记忆元件，所述多个第一参考单元与所述多个第二参考单元分别包含一参考元件，该参考元件的材料与结构与该记忆元件的材料与结构相同。
在一些实施例中，其中该记忆元件与该参考元件为相变化记忆元件。
在一些实施例中，其中该读写电路另包含感测放大器，耦接于该第一位元线驱动电路与该第二位元线驱动电路，用以判定一笔数据；以及写入驱动器，用以对所述多个第一记忆体单元与所述多个第二记忆体单元中的任一者的该记忆元件或所述多个第一参考单元与所述多个第二参考单元中的任一者的该参考元件写入或重置。
在一些实施例中，还包含一第一解译电路，用以解译该第一记忆体字元地址与该第一记忆体位元地址；以及一第二解译电路，用以解译该第二记忆体字元地址与该第二记忆体位元地址。
综上所述，本揭示内容揭示一种记忆体装置，特别是关于一种特别是关于一种相变记忆体的记忆体装置，可以晶片完成之后，使用者仍可依据自己的需求调整至单记忆体单元模式或双记忆体单元模式。当记忆体操作在单记忆体单元模式时，该记忆体可得最大的设计容量；再者由于参考电流是使用参考电阻产生电流的方式，而参考电阻是以忆阻元件相同的材料与制程形成，因此与记忆单元的忆阻元件有同样的制程变异机制，可以随制程的变动匹配忆阻元件的电阻变动，其比现有技术有更的的读取准确性。当操作在双记忆体单元模式时，透过读取双记忆体单元的数据以判断记忆体单元中所储存的数据是“1”或“0”，以增加判断记忆体单元的数据的准确性，再者，双记忆体操作模式可消除记忆体单元的负载效应，因此可以提高记忆体的读取速度。
附图说明
图1为现有技术；
图2为根据本案的一些实施例所绘示的一种记忆体装置的示意图；
图3为根据本案的一些实施例所绘示的读写电路的示意图；
图4为根据本揭示内容一些实施例所绘示的参考单元的示意图；
图5为根据本揭示内容一些实施例所绘示的记忆体单元的示意图。
具体实施方式
下文是举实施例配合所附附图作详细说明，以更好地理解本案的态样，但所提供的实施例并非用以限制本揭示内容所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本揭示内容所涵盖的范围。此外，根据业界的标准及惯常做法，附图仅以辅助说明为目的，并未依照原尺寸作图，实际上各种特征的尺寸可任意地增加或减少以便于说明。下述说明中相同元件将以相同的符号标示来进行说明以便于理解。
在全篇说明书与权利要求书所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此揭露的内容中与特殊内容中的平常意义。某些用以描述本揭示内容的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本揭示内容的描述上额外的引导。
此外，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。
于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本发明。
请参考图2。图2为根据本案的一些实施例所绘示的一种记忆体装置100的示意图。以相变化记忆体(PCM)为例，如图2所示，记忆体装置100包含记忆体阵列110A与110B、位元线驱动电路130A与130B、字元线驱动电路150A与150B、读写电路136A至136D、解译电路160A与160B以及控制器170。记忆体阵列110A包含多个记忆体单元P11A至PNMA，记忆体阵列110B包含多个记忆体单元P11B至PNMB。
于连接关系上，字元线驱动电路150A与多条字元线W1A至WNA相耦接，字元线驱动电路150B与多条字元线W1B至WNB相耦接。位元线驱动电路130A与多条位元线B1A至BMA相耦接，位元线驱动电路130B与多条位元线B1B至BMB相耦接。记忆体单元P11A至PNMA分别透过多条字元线W1A至WNA中的一者耦接至字元线驱动电路150A，且记忆体单元P11A至PNMA分别透过多条位元线B1A至BMA中的一者耦接至位元线驱动电路130A。记忆体单元P11B至PNMB分别透过多条字元线W1B至WNB中的一者耦接至字元线驱动电路150B，且记忆体单元P11B至PNMB分别透过多条位元线B1B至BMB中的一者耦接至位元线驱动电路130B。
控制器170耦接于解译电路160A与160B以及读写电路136A至136D。读写电路136A至136D耦接于位元线驱动电路130A、130B。解译电路160A耦接于字元线驱动电路150A与位元线驱动电路130A，解译电路160B耦接于字元线驱动电路150B与位元线驱动电路130B。位元线驱动电路130A经由参考位元线RBA与参考行115A相耦接，位元线驱动电路130B经由参考位元线RBB与参考行115B相耦接。
位元线驱动电路130A用于对输入记忆体单元P11A至PNMA的读写地址解码并驱动多条位元线B1A至BMA中的一者，位元线驱动电路130B用于对输入记忆体单元P11B至PNMB的读写地址解码并驱动多条位元线B1B至BMB中的一者。字元线驱动电路150A用于对输入记忆体单元P11A至PNMA的读写地址解码并驱动多条字元线W1A至WNA中的一者，字元线驱动电路150B用于对输入记忆体单元P11B至PNMB的读写地址解码并驱动多条字元线W1B至WNB中的一者。
控制器170用于分辨输入记忆体读写地址的位元地址与字元地址，以及控制读取与写入电路。控制器170并用以切换记忆体阵列110A、110B工作于单记忆体单元模式或双记忆体单元模式。读写电路136A至136D用以读取、写入或重置记忆体单元P11A至PNMA、P11B至PNMB。
此外，解译电路160A用以解译记忆体单元P11A至PNMA的字元地址与位元地址。解译电路160B用以解译记忆体单元P11B至PNMB的字元地址与位元地址。
于部分实施例中，记忆体装置100还包含参考驱动电路152A、152B。参考驱动电路152A耦接于参考行115A，用以驱动参考行115A。参考驱动电路152B耦接于参考行115B，用以驱动参考行115B。参考行115A包含多个参考单元RU1A至RUMA。参考行115B包含多个参考单元RU1B至RUMB。于部分实施例中，参考行115A与多个参考单元RU1A至RUMA位于记忆体阵列110A中，参考行115B与RU1B至RUMB位于记忆体阵列110B中。
多个记忆体单元P11A至PNMA、P11B至PNMB中的每一者皆包含记忆元件或记忆层(未绘示)。记忆元件或记忆层由特定材料制成，其中此特定材料可基于外部操作条件改变其内部元件状态(例如：晶态/非晶态、磁场等等)而具有不同的电性。如此，依据记忆层所呈现的不同电性(例如：电阻、磁阻等等)，记忆体单元P11A至PNMA、P11B至PNMB可等效储存不同的数据。
此外，多个参考单元RU1A至RUMA与RU1B至RUMB中的每一者皆包含参考元件或记忆层(未绘示)。参考元件或记忆层的材料与结构与上述的记忆元件的材料与结构相同。
于部分实施例中，记忆体单元P11A至PNMA、P11B至PNMB以及参考单元RU1A至RUMA、RU1B至RUMB为相变化(phase change)随机存取式记忆体单元，其中记忆元件或记忆层由硫族化物等材料实现，但不限于此。在不同的操作温度下，记忆层具有不同的结晶状态，以等效储存不同的数据。
上述关于记忆体单元P11A至PNMA、P11B至PNMB、参考单元RU1A至RUMA、RU1B至RUMB的类型以及其实施材料仅为示例。可用于实现记忆体单元P11A至PNMA、P11B至PNMB、参考单元RU1A至RUMA、RU1B至RUMB的其他形式的记忆体，例如包含可变式电阻随机存取式记忆体(ReRAM)、磁阻式随机存取式记忆体(MRAM)等等，皆为本案所涵盖的范围。
上述图2中的记忆体装置100仅作为例示说明之用，本案的实施方式不以此为限。举例而言，位元线B1A至BMA、B1B至BMB、字元线W1A至WNA、W1B至WNB、记忆体单元P11A至PNMA、P11B至PNMB以及参考单元RU1A至RUMA、RU1B至RUMB的数量仅为示例，本案并不以此为限。
此外，于图2中，参考行115A位于记忆体阵列110A的上方，而参考行115B位于记忆体阵列110B的下方，然本案并不以此为限。于部分实施例中，参考行115A、115B可分别位于所在记忆体阵列的顶部、底部、或中间的位置。
为易于说明，以下段落以记忆体单元P11A至PNMA、P11B至PNMB由相变式记忆体单元实施为例说明，但如先前所述，本案的记忆体单元P11A至PNMA、P11B至PNMB并不仅以相变式记忆体单元为限。
于部分实施例中，以相变式记忆体而言，当欲读取记忆体单元P11A至PNMA、P11B至PNMB时，可在记忆体单元P11A至PNMA、P11B至PNMB施加读取脉波，并依据记忆体单元P11A至PNMA、P11B至PNMB的电流大小以判定所储存的数据是为数据“1”或数据“0”。
此外，若在记忆体单元P11A至PNMA、P11B至PNMB施加重置写入脉波，记忆体单元P11A至PNMA、P11B至PNMB的操作电压将高速上升，记忆体单元P11A至PNMA、P11B至PNMB的相变化材料的温度随之上升到熔融状态，接着操作电压快速冷却，而使记忆体单元P11A至PNMA、P11B至PNMB中的相变化材料呈非结晶态(amorphous)。于此条件下，记忆体单元P11A至PNMA、P11B至PNMB具有高阻值。
另一方面，若在记忆体单元P11A至PNMA、P11B至PNMB施加写入脉波，随着写入脉波的电压上升，记忆体单元P11A至PNMA、P11B至PNMB的记忆层的操作温度在一定期间内超过特定温度后，记忆层的元件状态为晶态(crystalline)。于此条件下，记忆体单元P11A至PNMA、P11B至PNMB具有低阻值。
于部分实施例中，高阻值对应的数据为1，而低阻值对应的数据为0。于其他一些实施例中，高阻值对应的数据为0，而低阻值对应的数据为1。
于本案的实施例中，记忆体装置100可操作于双记忆体单元模式或单记忆体单元模式。双记忆体单元模式是指以两个记忆体单元储存一笔数据的操作模式，而单记忆体单元模式是指以单个记忆体单元储存一笔数据的操作模式，将于以下段落进行描述。
当记忆体装置100是操作于双记忆体单元模式时，记忆体单元P11A至PNMA中的一者与记忆体单元P11B至PNMB中的一者为一记忆体单元组，用以代表一笔数据。
举例而言，如图2所绘示记忆体单元P11A与记忆体单元P11B为一个记忆体单元组PG11，用以代表一笔数据。记忆体单元PNMA与记忆体单元PNMB为一个记忆体单元组PGNM，用以代表一笔数据。其余依此类推。
当读写电路136A至136D读取各个记忆体单元组所储存的数据时，读写电路136A至136D依据各个记忆体单元组中的两个记忆体单元以判断各个记忆体单元组所储存的数据。
于双记忆体单元模式时，读写电路136A至136D依据记忆体单元P11A至PNMA中的一者的值与记忆体单元P11B至PNMB中的一者的值，以判定另一笔数据。
于部分实施例中，于双记忆体单元模式时，读写电路136A至136D经由位元线驱动电路130A读取记忆体单元P11A至PNMA中的一者的值，并经由位元线驱动电路130B读取记忆体单元P11B至PNMB中的一者的值，以判定一笔数据。
举例而言，读写电路136A至136D经由位元线驱动电路130A读取记忆体单元P11A的值，并经由位元线驱动电路130B读取记忆体单元P11B的值，以判定一笔数据。其余依此类推。
于部分实施例中，各个记忆体单元组中的两个记忆体单元所储存的数据互相互补，并用以表示一笔记忆体数据。举例而言，当记忆体单元P11A的电阻值对应的数据为1，记忆体单元P11B的电阻值对应的数据为0时，读写电路136A至136D判定记忆体单元组PG11至PGNM中的其中一者的记忆体数据为1。当记忆体单元P11A的电阻值对应的数据为0，记忆体单元P11B的电阻值对应的数据为1时，读写电路136A至136D判定记忆体单元组PG11至PGNM的记忆体数据为0。
另一方面，当记忆体装置100是操作于单记忆体单元模式时，各个记忆体单元P11A至PNMA、P11B至PNMB分别代表一笔数据。
当记忆体装置100是操作于单记忆体单元模式时，读写电路136A至136D依据记忆体单元P11A至PNMA、P11B至PNMB中的一者的值与参考单元RU1A至RUMA、RU1B至RUMB中的一者的值，以判定一笔数据。
详细而言，当欲读取记忆体阵列110A中的记忆体单元P11A至PNMA中的一者的值时，读写电路136A至136D是依据记忆体单元P11A至PNMA中的一者的值与参考单元RU1B至RUMB中的一者的值，以判定一笔数据。另一方面，当欲读取记忆体阵列110B中的记忆体单元P11B至PNMB中的一者的值时，读写电路136A至136D是依据记忆体单元P11B至PNMB中的一者的值与参考单元RU1A至RUMA中的一者的值，以判定一笔数据。
举例而言，读写电路136A至136D依据记忆体单元P11A的值与参考单元RU1B的值，以判定一笔数据。或者，读写电路136A至136D依据记忆体单元P11B的值与参考单元RU1A的值，以判定一笔数据。
于部分实施例中，于单记忆体单元模式时，读写电路136A至136D经由位元线驱动电路130A读取记忆体单元P11A至PNMA中的一者的值，并经由位元线驱动电路130B读取参考单元RU1B至RUMB中的一者的值，以判定一笔数据。或者，读写电路136A至136D经由位元线驱动电路130B读取记忆体单元P11B至PNMB中的一者的值，并经由位元线驱动电路130A读取参考单元RU1A至RUMA中的一者的值，以判定一笔数据。
举例而言，于单记忆体单元模式下，当欲读取记忆体单元P11A的值时，读写电路136A至136D经由位元线驱动电路130A读取记忆体单元P11A的值，并经由位元线驱动电路130B读取参考单元RU1B至RUMB中的一者的值，以判定一笔数据。另一方面，当欲读取记忆体单元P11B的值时，读写电路136A至136D经由位元线驱动电路130B读取记忆体单元P11B的值，并经由位元线驱动电路130A读取参考单元RU1A至RUMA中的一者的值，以判定一笔数据。
于部分实施例中，位元线驱动电路130A、130B分别包含多个开关(未绘示)。当记忆体装置100是操作于单记忆体单元模式时，多个开关控制位元线驱动电路130A读取多个位元线B1A至BMA中的一者的数据，并控制位元线驱动电路130B读取参考单元RU1B至RUMB中的一者的参考数据。或者，多个开关控制位元线驱动电路130A读取参考单元RU1A至RUMA中的一者的参考数据，并控制位元线驱动电路130B读取多个位元线B1B至BMB中的一者的数据。
另一方面，当记忆体装置100是操作于双记忆体单元模式时，多个开关控制位元线驱动电路130A读取多个位元线B1A至BMA中的一者的数据，并控制位元线驱动电路130B读取多个位元线B1B至BMB中的一者的数据。
请参阅图3。图3为根据本案的一些实施例所绘示的读写电路136的示意图。读写电路136可用以表示图2中的读写电路136A至136D。如图3所绘示，读写电路136包含感测放大器(sense amplifier)137以及写入驱动器139。
感测放大器137耦接于如图2所绘示的位元线驱动电路130A、130B，用以依据位元线驱动电路130A、130B所传送的数据判断记忆体数据。详细而言，感测放大器137的第一输入端用以接收位元线驱动电路130A所传送的数据，感测放大器137的第二输入端用以接收位元线驱动电路130B所传送的数据，而感测放大器137的输出端用以输出判断后的输出数据DOUT。
写入驱动器139耦接于位元线驱动电路130A、130B。于操作关系上，写入驱动器139接收写入数据DWRITE，并将写入数据DWRITE透过位元线驱动电路130A、130B写入至记忆体单元P11A至PNMA、P11B至PNMB。
详细而言，当记忆体装置100是操作于双记忆体单元模式时，写入驱动器139经由位元线驱动电路130A写入数据至记忆体单元P11A至PNMA，并经由位元线驱动电路130B写入数据至记忆体单元P11B至PNMB。
于部分实施例中，写入至同一记忆体单元组中的两个记忆体单元的数据互补。举例而言，写入至记忆体单元P11A的数据与写入至记忆体单元P11B的数据彼此互补，并用以表示一笔数据。即，当写入至记忆体单元P11A的数据为0时，写入至记忆体单元P11B的数据为1。反之，写入至记忆体单元P11A的数据为1时，写入至记忆体单元P11B的数据为0。
需注意的是，感测放大器137可依据接收的电流、电压、或电阻值判定记忆体数据。
请参阅图4。图4为根据本揭示内容一些实施例所绘示的参考单元RU的示意图。如图4所绘示的参考单元RU可为图2中的参考单元RU1A至RUMA、RU1B至RUMB。
参考单元RU包含电阻R1以及开关S1。电阻R1可为参考单元RU1至RUM的记忆层的元件经由写入操作或重新写入操作后所形成的电阻。开关S1的控制端与如图2所绘示的参考字元线RW相耦接。参考字元线RW可为图2中的参考字元线RWA或RWB。开关S1的第一端接地，开关S1的第二端与电阻R1的第一端相耦接，而电阻R1的第二端与参考位元线RB相耦接。参考位元线RB可为图2中的参考位元线RBA或RBB。
请参阅图5。图5为根据本揭示内容一些实施例所绘示的记忆体单元P的示意图。如图5所绘示的记忆体单元M可为图2中的记忆体单元P11A至PNMA或P11B至PNMB。
记忆体单元P包含电阻R2以及开关S2。电阻R2可为记忆体单元P11A至PNMA或P11B至PNMB中的记忆层的元件经由写入操作或重置写入操作后所形成的电阻。开关S2的控制端与字元线W相耦接。开关S2的第一端接地，开关S2的第二端与电阻R2的第一端相耦接，而电阻R2的第二端与位元线B相耦接。字元线W可为图2中的字元线W1A至WNA、W1B至WNB。位元线B可为图2中的位元线B1A至BMA、B1B至BMB。
由上述可知，本案的实施方式揭示一种记忆体装置，特别是关于一种相变记忆体的记忆体装置透过读取双记忆体单元的数据以判断记忆体单元中所储存的数据是“1”或“0”，以增加判断记忆体单元的数据的准确性。再者，于本案中，于需要时，可将记忆体调整至单记忆体操作模式，以增加记忆体装置的容量。即，使用者可依据自己的需求调整至单记忆体单元模式或双记忆体单元模式。
虽然本揭示内容已以实施方式揭露如上，然其并非用以限定本揭示内容，任何熟悉此技艺者，在不脱离本揭示内容的精神和范围内，当可作各种更动与润饰，因此本揭示内容的保护范围当视所附的权利要求书所界定的范围为准。

Claims (10)

1.一种记忆体装置，其特征在于，包含：
一第一记忆体阵列，包含多个第一记忆体单元；
一第二记忆体阵列，包含多个第二记忆体单元；
一第一位元线驱动电路，用以解译一第一记忆体位元地址并驱动一第一位元线；
一第二位元线驱动电路，用以解译一第二记忆体位元地址并驱动一第二位元线；
一第一字元线驱动电路，用以解译一第一记忆体字元地址并驱动一第一字元线；
一第二字元线驱动电路，用以解译一第二记忆体字元地址并驱动一第二字元线；
一读写电路，耦接于该第一位元线驱动电路以及该第二位元线驱动电路，用以读取、写入或重置所述多个第一记忆体单元与所述多个第二记忆体单元；
一控制器，用以切换该第一记忆体阵列与该第二记忆体阵列工作于一单记忆体单元模式或一双记忆体单元模式；
一第一参考驱动电路，用以驱动一第一参考行，该第一参考行包含多个第一参考单元，该第一参考行与所述多个第一参考单元位于该第一记忆体阵列里；以及
一第二参考驱动电路，用以驱动一第二参考行，该第二参考行包含多个第二参考单元，该第二参考行与所述多个第二参考单元位于该第二记忆体阵列里；
该第一位元线驱动电路经由第一参考位元线与该第一参考行相耦接，该第二位元线驱动电路经由第二参考位元线与该第二参考行相耦接。
2.根据权利要求1所述的记忆体装置，其特征在于，其中于该单记忆体单元模式时，该读写电路依据所述多个第一记忆体单元、所述多个第二记忆体单元中的一者的值与所述多个第一参考单元、所述多个第二参考单元中的一者的值，以判定一笔数据；于该双记忆体单元模式时，该读写电路依据所述多个第一记忆体单元中的一者的值与所述多个第二记忆体单元中的一者的值，以判定另一笔数据。
3.根据权利要求2所述的记忆体装置，其特征在于，其中于该单记忆体单元模式时，该读写电路经由该第一位元线驱动电路读取所述多个第一记忆体单元中的一者的值，并经由该第二位元线驱动电路读取所述多个第二参考单元中的一者的值，以判定该笔数据；或者，该读写电路经由该第二位元线驱动电路读取所述多个第二记忆体单元中的一者的值，并经由该第一位元线驱动电路读取所述多个第一参考单元中的一者的值，以判定该笔数据。
4.根据权利要求2所述的记忆体装置，其特征在于，其中于该双记忆体单元模式时，该读写电路经由该第一位元线驱动电路读取所述多个第一记忆体单元中的一者的值，并经由该第二位元线驱动电路读取所述多个第二记忆体单元中的一者的值，以判定该另一笔数据。
5.根据权利要求1所述的记忆体装置，其特征在于，其中该第一参考行位于该第一记忆体阵列的顶部、底部、或中间的位置，该第二参考行分别位于该第二记忆体阵列的顶部、底部、或中间的位置。
6.根据权利要求1所述的记忆体装置，其特征在于，其中该第一位元线驱动电路、该第二位元线驱动电路以及该读写电路位于该第一记忆体阵列与该第二记忆体阵列之间。
7.根据权利要求3所述的记忆体装置，其特征在于，其中所述多个第一记忆体单元与所述多个第二记忆体单元分别包含一记忆元件，所述多个第一参考单元与所述多个第二参考单元分别包含一参考元件，该参考元件的材料与结构与该记忆元件的材料与结构相同。
8.根据权利要求7所述的记忆体装置，其特征在于，其中该记忆元件与该参考元件为相变化记忆元件。
9.根据权利要求7所述的记忆体装置，其特征在于，其中该读写电路另包含：
一感测放大器，耦接于该第一位元线驱动电路与该第二位元线驱动电路，用以判定一笔数据；以及
一写入驱动器，用以对所述多个第一记忆体单元与所述多个第二记忆体单元中的任一者的该记忆元件或所述多个第一参考单元与所述多个第二参考单元中的任一者的该参考元件写入或重置。
10.根据权利要求1所述的记忆体装置，其特征在于，还包含：
一第一解译电路，用以解译该第一记忆体字元地址与该第一记忆体位元地址；以及
一第二解译电路，用以解译该第二记忆体字元地址与该第二记忆体位元地址。
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