JPS58139399A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、モノリシック半導体集積回路で構成された
半導体記憶装置に関する。

従来より、情報理論の１つとして、娯り引止コード（ｍ
ｒｒｏｒ　ｃｏｒｒ＠ｃｔｔｎｇ　ａｏａｅ、　　以下
単にＥｏｏと称す）が分節である。

本願発明者に、上記ｍｏａ′に用いて一リｒ引止する回
路（以下Ｅ００回路と称する）を半導体８ｃ憧装置に内
蔵することを考えた。

この発明の目的は、製品歩留りの向上上図った半導体記
憶装置を提供するととＫある。

この発明の他の目的は、内蔵さｔまた２００回路の実質
的な機能向上及び回路の簡票化を図った半導体記憶装置
を提供することにある。

この発明の１１ｊ＆’Ｃ他の目的は、以下の説明及び図
面から明らかＫなるであろう。

以下、この発明全実施例とともに詳細に説明する。

第１図は、この発明をマスク型ＲＯＭＫ適用した場合の
一実ｍＩＰＩｌｔ−示すブロック図である。

同図では、特に制限はねないが、約１メガビツトのメモ
リセルを、それぞれ５１２列（ロウ）×６０８行（カラ
ム）＝３１１−２９６ビツトの記憶容量を持つ４つのメ
モリアレイ（Ｍ−ＡＲＹ、ないしＭ−ムＲＹ４　）に分
けて配置し几マスクＪｌ！ＲＯＭの回路構成図を示して
い尿。この図における主要なブロックは、実際の幾伺字
的な配置に合せて描かれている。ま友、各ブロックは、
それぞれ公知の半導体集積回路技術によって半導体基板
上に形成されｔＩ！！！縁ゲート型電界効果トランジス
タ（以下ＭＯ８７Ｆｌ？と称する）により構成されてい
る。

以下、説明を簡単にするために１％に指定しないかぎｐ
％ＭＯ８ＦＩ？＃′ｉエンハンスメント形Ｎチャンネル
ＭＯ８ＦＩＴとする。

各メモリアレイｙ−ムＲＹ、ないしＭ　　ＡＲＹａのロ
ウ系アドレス選択ＩＩ（ワードＩＩ）には、ロウアドレ
ス信号Ａ、ないしム―に基づいて祷られる２”＝１０２
４通りのデコード出力信号が、各Ｘデコーダ（兼ワード
ドライバ）Ｘ−ＤＯＲ，、Ｘ−ＤＯＲ，よ＃）８］加さ
れる。このうち、Ｘ−ＤＣ！Ｒ，で形成された５１２Ａ
りのデコード出力信号は、左胸のメモリアレイＭ−ムＲ
Ｙｉ　、　Ｍ−ＡＲＹＩに共通に即加される。一方、Ｘ
−ＤＯＲ，で形成場ねた５１２通りのデコード出力信号
は、右胸のメモリ７Ｌ／イＭ−ＡＲＹ、　、　Ｍ−ＡＲ
Ｙ、に共通に印加さねる。

Ｙ、デコーダＹ、−ＤＯＲは、カラムアドレス信号Ａｌ
ｅないしＡｔａｔ−受けて３２通りのデコード出力信号
を形成する。上述のように各メモリアレイＭ−ＡＲＹ、
ないしＭ−ＡＲＹ、は、それぞれ６０８行あること１９
．１つのデコード出力信号によって、同時［１９の行が
選択されるよう罠、カラムスイッチとしてのマルチプレ
クサが構成されている。

したがって、１つのＸデコード出力信号と１つのＹデコ
ード出力信号とにより３８個のメモリセルが選択される
。

この実施ガでは、上記選択されたメモリセルの情報音読
み出すセンスアンプ８Ａは、差動回路により構成され、
左胸のメモリアレイＭ−ＡＲＹ、。

Ｍ−ＡＲＹｌのメモリセルを選択したとき［は、その基
準電圧を形成する右側に設けられ几ダミーセルマトリッ
クス會辿択し、右側のメモリアレイＭｆｌＲｙ、、Ｍ−
ＡＲＹ、のメモリセル會選択したときには、左胸に設け
られた上記同様なダミーセルマトリックスｔ’遺択する
ようにしている。

し几がって、Ｙ［アドレスデコーダ出力信号は、対Ｙ６
する左右の行選択全同時に行なうとともに、Ｘアドレス
信号の最上位ビット信号Ａ・によっていずれかのダミー
セルマトリックスが択一的に選択される。

上記１つのＸデコード出力信号と１つのＹデコード出力
信号とにより指定された３８個のメモリセルからの読出
し情報は、センスアンプ８Ａｔ−通して同時にＢ００回
路に入力され、ｙ１４９訂正が行なわれる。これらの読
出し情報のうち、３２ビツトの情報が情報信号とされ、
６ビツトの情報が冗／ぐ 長（ｄ１３ティ）９１号とされている。

上記のＲＯＭは、％に制限されないが、１文字が３２ド
ツト×３２ドツトで構成される漢字パターン発生回路會
構成する。したがって、上ｍｌＲＯＭＫは、１０２４文
字會記慣させる゛ことができる。

上記ｗｏｅ回路によって誤り訂正され九３２ビットの情
報信号（出力データ）に、外部端子数ｉ減ら丁ために、
マルチプレクサによって８ビツトずつ４回にわ友って出
力バッファに−ＩＢＩ、て出力される。このような時分
割出力動作のために、アドレヌ信号Ａ１Ｂ＋ムＩが用い
られる。すなわち、上記アドレス信号Ａｓｓ　、Ａｓｓ
　ｋ受けるＹｌデコーダ回路によってマルチプレクサ”
ｔｆＩｔｌＪｍすることにより上記時分割出力動作が行
なわれる。

ｍ２図には、上記メモリアレイ及びセンスアンプの具体
的一実施例回路が示されている。

同図において、左側のメモリアレイは、縦方向にＷｏな
いしＷＳ＋＋の５１２本のｑ−ド騨が形成され、上記の
メモリアレイＭ−ＡＲＹ、　、　Ｍ−ＡＲＹＩに共通に
用いられている。一方、右側のメモリアレイは、縦方向
にＷｉｌｌないしＷｌｏｌｍの５１２本のワード縁が形
成され、上記メモリアレイＭ−ＡＲＹ、、Ｍ−ＡＲＹ４
に共通に用いられている。

一方、同図［おいて、左右のメモリアレイは。

横方向に接地脚とデータ線が交互に配置されている。特
に制限されないが、第１番目には接地＃Ｇ。

が形成され、第２番目にはデータ線Ｄ・が形成されてい
る。以下、同様［接Ｊ？！ｌＩ森０１　、データ線Ｄ−
のように交互に配置されている。

上記ワード−とデータ線の交点にそれぞれ記憶用ＭＯ８
ＦＩＩｉＴＭｏ〜Ｍｍ１等か形成されている。

すなわち、上記記憶用ＭＯ８ＰＩＴｔ１、そのゲートが
対応するワードＩＩＫＩ！続され、そのドレインが対応
するデータＩＩＫ接続され、そのソースが対応する接地
１１に接続さｈている。したがって、例えば、端部の接
地１１Ｇ＠’を除き、１つのデータ１１　Ｄ　ｏ等及び
１つのＷＩ旭＠Ｇ烏等には、同一のワードｉＦ［対して
それぞれ異なる記憶用ＩＪＯ８ＦＥＴＭｏ　、Ｍ、等及
びＭｌ、Ｍｌ等のドレイン及びソースが共通接続されて
いる。特に制限されないが、これらの接地■及びデータ
ーば、記憶用ＭＯ８ＦＩＩｔＴのソース及びドレインを
構成する牛導体領域と一体的に形成され九半導体領域が
利用されている。

上記データＩＩ　Ｄ　ａないしＩ）＋ｓは、カラムスイ
ッチとしてのマルチプレクサを構成する伝送ゲート　　
　′ＭＯ８ＦＫＴＳｏないし８＋ｉｔ：Ａして共通化さ
れセンスアンプの一方の入力端子ＶＣ接続されている。

また、上記接地＠Ｇ・ないしＧ目は、カラムスイッチと
してのスイッチＭＯ８ＦＩＣＴＱｏないしＱｕｉｔ通し
て＃ｊｌｓｌ電位に接続されている。

上記ＭＯ８Ｆ］ｌ１Ｔ８ｏないし８１のゲートにはＹ１
アドレスデコーダ（図示せず）で形成され九デコード信
号０゜ないし０１８がそれぞれ印加されている。上記デ
コード信号ＣＯないし○ｔｌｉｊ、アドレス信号ム１ｏ
ないしＡｓｓ　１に受けて形成される。

一方、上記１ｉ０８７兄ＴＱｏないしＱｔｓのゲートに
は、上記デコード信号００ないしＣｔＳと、アドレス信
号ＡＩ４と會受ける論理回路によって形成されたデコー
ト信号００１ないし０１１０＠が印加されている。例え
ば、上記デコード信号Ｃ１５ｅｏは、下記論理式（１）
で表わされるような関係に表っており、上記デコード信
号００１も同様に、下記論理式（２）で表わされるよう
な関係になっている。

０１１０＠＝０６・ａ口＋０１ｇ　”　ａｌ４　　・・
・・・・（１）（！ａｔ　＝　Ｃｏ　・ａｔ　４　＋　
Ｏ＋　・ａｌ４　　　−・・・（２）但し、上＠ｒ２＃
Ｐ畦式（１）及び（２ンにおいて、・印は論＠槓ｔ、十
印ｒｉ論理和を表わしている。また０Ｏ１Ｃ１及びＣｅ
１ｌは、それぞれ上記デコート°信号ｔ、ａｌ及びａｌ
、は、それぞれアト”レス信号Ａ１．にもとついて形成
され友アドレス信号ケそれぞれ表わしている。

すなわち、データＩＩ　Ｄ　ｏないしＩ）ｔｉに対して
上側の接地、１ｓｔ−選ぶ場合には、その選択デコート
信号ｏ０ないしＯＩｓとアドレス信号１］との論ｅ横が
用いられ、下−の接ｊｌ！ｌ＃ｔ−選ぶ場合Ｋｆｌ、そ
の選択デコード信号ＯｏないしＯｌｌとアドレス信号ａ
、との一畦槓か用いられる。

また、各データｉｌＤ・ないしＩ）、、ｇは、七ねそね
ＭＯ８Ｆ］ｌ１ＴＱ、、ないしｃＬｓ　で構成さねた夕
”ミーセルが設けられている。上記ダミーセルの一柊は
、ＭＯ８ＦＩＣＴＱ、ないしＱｓか、その代表として示
されている。

また、各データ線Ｄ０ないしＤｌｇ［ｔｌ、プリチ以上
の＊ｇｔｘ、右側のメモリアレイについても同様である
。

上記プリチャージパルスφｐｏは、％に制限きねないが
、本実施例では、制御（ロ）路から出力される。

すなわち、制御回１［ｔ、アドレスノくツファＡＤＢか
ら出力されるアドレス信号が変化したとき、ハイレベル
のプリチャージパルス信号φや。音出力する。

また、上記制御回路は、後で第３図及び第４図で述べた
ようなチップセレクト信号０・も出力する。すなわち、
制御回路は、ＩＯ外部からのチップセレクト信号Ｃ１が
、例えはハイレベルになっタトき、ハイレベルのチップ
セレクト信号Ｏａｋ出力する。このチップセレクト信号
Ｏｅｎ、ｆｑえはアドレスバッファ及びデコーダ等に供
給される。

チップセレクト信号Ｃｅがハイレベルのとき、アドレス
バッファ及びデコーダ等が活性状態となり、そｈがロウ
レベルのとき、七わらが非活性状態となる。このため、
不要な消＊［力を減らすことができる。

一方、センスアンプは、ゲート、ドレインが交差結線さ
ｔ′Ｌ７ｔラッチ形態の□゛□増幅ＭＯ８ＦＥＴＱ、４
　。

Ｑｓ　ト−ソのドレインにそれぞれ設けられ几フリチャ
ージＭＯ８ＦＥＴＱｓ　　、Ｑｙで構成されている。

上記構成のセンスアンプの一対の入出力端子には、左右
の対応するメモリアレイからの出力信号が印加される。

上記縦方向に並んで配置された接地−ＧｏないしＧ１．
及びデータ１）ｎｏないしＤｌｌで構成されるメモリア
レイが、１群とされ、上記メモリアレイＭ−ＡＲＹ、な
いしＭ−ムＢＹ４には、それぞ９１９群が構成されてい
る。したがって、センスアンプは、対応する１対のＨｃ
ｉ個、設けられることより、る。

上記ダミーセルを構成する直列形態のＭ０８ＦＫＴＱ、
及びＱ禦は、それぞれ記憶用ＭＯ８ＦＥＴと同一サイズ
のＭＯ８Ｆ］ｌｆＴで形成される。こねにより、選択さ
７″ｌたとき、オン状態になるような情報を記憶してい
・る記憶用ＭＯ８ＦＥＴと、そｔｌに対応し次ダミーセ
ルとが選択さねたとき、ダミーセルのＭＯ８７ＩＴＱ＋
　とＧ３の合成コンタクタンスが、上記選択されぇ記憶
用ＭＯ８ＦＩＩ！Ｔのそれのほぼ１／２になる。

これに対して、上記選択される記憶用ＭＯ日ＦＩＴ＆ｃ
オフ状ｍになるような情報が書き込まれているとき＃ｃ
ＩＩｉ、ダミーセル０Ｍ０８ＦＢＴＱｌ　とＱ■の合成
コンダクタンスが、この選択された記憶用ＭＯＥＩＦＥ
Ｔのそれよりも大きな直になる。

なお、ダミーセルのＭＯＥＩＰχＴＱｍは、選択する必
要のないダミーセルでの電力消費を防止するために設け
られており、そのゲートには、そのダミーセルの結合さ
れたデータａｔ選択するときに便われるデコード信号が
供給される。また、このＭＯ８ＦＩＩｉＴＱｓに、それ
がオン状態のときのコンダクタンスを上記ＭＯ８ＦＥＴ
Ｑ、、とＱ諺の合成コンダクタンスに比べて充分に大き
くなるように、そのサイズか設定される。このため、ダ
ミーセルが選択されたときのダミーセルのコンダクタン
ス、丁表わち、ダミーセルの出力ノードＤＮと（ロ）路
の接地電位点との間のコンダクタンスがほぼＭＯ８ＦＩ
ｅＴＱ＋　とＧ３の合成コンダクタンスと等しくなる。

また、ダミーセルを構成する上記ＭＯ８ＰＫＴＱｔない
しＱｍは、記憶用ＭＯ８ＦＩＴと同時に形成することが
できるため、製造１稈が増えることは無い。しかも、同
時に形成すること罠より、例えば製造条件のバラツキ勢
によって、記憶用ＭＯ８ＰＩＴの特性、例えばコンダク
タンスに変化が生じた場合、上記ＭＯ８ＰＫＴＱ、及び
Ｑ、にも同様な特性の変化が生じる。このため、製造条
件のバラツキ等に影響されることなく、ＭＯ８ＦＩＣＴ
Ｑ、とＱｍの合成フンダツタンス會選択によりオンする
記憶用ＭＯａＦ］ｌｉＴのコンダクタンスのほぼ１／２
にできる。従って歩留９の＾いメモｌＪｔ？製造するこ
とができる。

なお、記憶用ＭＯ８ＰＫＴへの情報の書き込みは、特に
制限されないが、記憶用ＭＯ８ＦＥＴのチャンネルが形
成される領域へイオン打込みケ行なうか、行なわないか
によって行なわれる。ガえは、記憶用ＭＯ８Ｆ］１ｌＴ
Ｏチャンネル型に対して道導電型の不純物イオン七打込
むか、又は打込まないかＫよって、記憶用ＭＯ８７Ｅ’
ｒｒｃｚｍｍ号の％１１又は’ｏ’ｖ書き込むことがで
きる。この場合、イオン打込みによって、記憶用ＭＯ８
ＦＩＴのしきい１ＩＷＫ圧が高くなつ几状態が、２ｆｌ
信号の１１′に対応し、イオン打込み會せずに、記憶用
Ｍｏｓｙｍ’ｒのしきい値電圧が低い籠に保持されてい
る状態が２１１信号の１０＃に対応している。

読み出し動作は、次に詳しく説明するが、記憶用ＭＯ８
ＦＩＴが選択されたとき、そのゲート・ソース間に印加
される電圧によって、その記憶用ＭＯ８ＦＩＴがオンす
るか、又はオフするかを検出することにより行なわれる
。１い換えるならは、選択された記憶用ＭＯ８Ｆ］Ｉｉ
Ｔのコンダクタンスが、大きいか、小さいかを検出する
ことにより絖み出し動作が行なわれる。この大小の検出
を行なうための基準か、上記ダミーセルによって形成さ
れる。

次に、本実施例のマスク、型ＲＯＭの動作を説明する。

アドレス信号Ａ・〜ＡＩ、＆’（：よって、Ｘデコーダ
が左−のメモリアレーを選択するようなデコード信号、
例えはワードＩＩＷ＠ｔハイレベルｆするようなデコー
ド信号を出力し、！、デコーダが、例えばハイレベルの
デコード信号Ｃ！ａｔ’出力した場合、このデコード信
号０・によってトランスファＭ０８ＦｍｌＴ８・がオン
状態にされる几め、このトランスファＭ０８ＦＩＴ８゜
全弁してセンスアンプの入出力端子に結合されたデータ
ＩＩ　Ｄ　ｏにそのドレインが結合され、上記ワード静
にそのゲートが結合さｔ１友記憶用ＭＯ！ＦＩＴＭ６と
輩、が選択可能な状ｍにされる。

この記憶用ＭＯ８ＦＩＴＭ・とＭｌのいずれｉ選択する
かは、アドレス信号五・４によって決定される。例えは
このアドレス信号ム１．がハイレベル圧され、このアド
レス信号によって形成されるアドレス（Ｉ　ｌｊ　ＩＬ
　＋　ａがハイレベルにされた場合、Ｙ。

デコーダからは、ハイレベルのデコード信号Ｃｏｔか出
力される。これにより、スイッチＭＯ８ＦＫＴＧＬＩが
オン状９にさｈるため、接地１１Ｇ＋がｌ！！ｌ路の接
地電位にされる。この結果、上記２つの記憶用ＭＯ５１
ＦＥＴのうち、記憶用ＭＯ８ＦＩＣＴＭ。

ノケート・ソース間に、ワード＃Ｗ・の電位が供給され
るように表９、この記憶用ＭＯ８ＦＩＴＭ。

が選択される。

なお、このとき、右側のメモリアレーでは、そこに形成
されたワードｆｊヲノ）イレベルにするようなデコード
信号が、Ｘデコーダから出力されないため、右−のメモ
リアレーを構成する記憶用Ｍ０８１ＦＩＴは選択されな
い。

次にダミーセルの選択について述べる。

上述したように、左側のメモリアレイカ為ら所望の記憶
用ｕｏｓｙｍ’ｒｔ−選択する場合、Ｘデコーダに入力
されるアドレス信号ＡＯ−Ａ、のうち最上位桁のアドレ
ス信号Ａ９は、例えはロウレベルにされ、このアドレス
信号Ａ９に応じて形成されるアドレス信号ａ・はノ・イ
レペルにさね、アドレス信号ａ・がロウレベルにされる
。これに対して、右−のメモリアレイから記憶用ＭＯ８
Ｆ］！１Ｔ１ｒ選択する場合には、上記最上位桁のアド
レス信号Ａ９は、ハイレベルにされ、上記アト°レス信
％ａ書カニロウレベルで、アドレスｆｇ　号ａ　ｇ　ｉ
ｓ　／Ｓ４　Ｖ　ヘｋ　Ｋされる。

従って、上述しｔように、左側のメモリアレイから記憶
用ＭＯ日ＦＩＴＭ、１選択する場合、右側のダミーマト
リクス管構成する各ダミーセルのＭＯ８ＦＩＴＱ−及び
ＱｓｉＥ＃ｙ状１［Ｋされ、この右側のダミーマトリク
スが選択可能な状態にされる。このと１！、左−〇ダミ
ーマトリクスは、アドレス信号ａ書がロウレベルである
ため、選択可能な状態にはならない。

本実施例では、消費電力を少なくするために。

この選択可能な状態になった右−のダミーセルマトリク
スから１個のセンスアンプに対して１個のダミーセルを
選択するように構成さねている。すなわち、データ＊１
−選択するために、！１デコーダから出力されるデコー
ド信号ｔ１各ダミーセルのＭＯ８ＦＩＴＱ−に供給して
いる。このようにすることにより、右側のメモリアレイ
に形成されているデータｌＩＤ・に結合されたダミーセ
、ルが選択され、他のデータール１〜Ｄ＋ｓＫ１＆合さ
れた夕。

ミーセルは選択されない。疵って、予じめプリチヤージ
用ＭＯ８７ＩＴ′ｔ−介してプリチャージされたデータ
Ｉ）Ｄ＋ないしＤＩｌｌのそれぞれの寄生容量のうち、
データＩｉＤ＋なりシＤＩｓの寄生容量の電＃は、ダミ
ーセルを介して放電されることが無く、無効な電力の消
費を無くすことができる。

上述のよう托して選択された記憶用ＭＯ８ＦＩＴＭＳは
、その記憶情報に応じて異なるコンダクタンスを持って
いる。この友め、予じめプリチャージ用ＭＯ８Ｐ］！１
ＴＱＰ、全弁してプリチャージされたデータ１１１　Ｄ
　ｏの寄生容量のｔｌが、記憶用ＭＯ８ＰＩｆＴＭ、［
記憶された情報に応じて放電される。また、この放電に
伴って、上記データ１ＩＩＩＤ。

のレベルも低下する。

このとき、上述のようにして選択されたダミーセルは、
前記したように記憶用ＭＯ８ＦＦＩＴ［記憶された情報
がｖｋｌ　＃のときのコンダクタンスと、情報１ｏＩが
記憶されているときのそれとの間のコンダクタンスを持
っている。このため、予じめプリチャージ用ＭＯ８１Ｐ
ＥＴ’ｉ介してプリチャージされたデーターＤｏの寄生
容量のＷＬ荷が、上記ダミーセルのコンダクタンスに応
じて放電ζね、これに伴って、このデータ１のレベルが
低下する。

第８図は、上記１対のデータ線のそれぞゎの電位ＶＤ及
びＶ；が、時間とともに変化するようすを示している。

同図において、破Ｉｍ＃′ｉ、ダミーセルが結合された
データＩＩ　Ｄ　＠の電位変化會示［７ている。また一
点鎖ａは、記憶用ＭＯ８Ｆ′ＭＴＭｔに情報％　ｇ　ｌ
が記憶されているときのデータｆＰＤ　ｎの電位変化を
示しており、二点鎖＃は、上記記憶用ＭＯ８？ｌＴＭ自
に情報′１１が記憶されているときのデータ１１　Ｄ　
ｅの電位変化を示している。

センスアンプは、この１対のデータ層間の電位差を増幅
して、データＭＩＤ・′及びＤｏ′に出力する、この場
合、左側のメモリアレーの内の他のデータ１ｌＤＩない
しＩ）＋ｓのうちデータ＃ＤＩないしＤＩＩＶｃついて
は、対応する接地線が選択されることがないから、デー
タｉｔ！Ｄ＊ないしＤＩＭのプリチャージレベルが保持
され、無効消費ＷＬ流が生じるのｔ防止している。

なお、データｌ１ｉｉＤ畠九ついては、ＭＯ８７ＫＴＱ
＋がオンしている几め、例え＃ｉＮ己憧用ＭＯ８１ＦＥ
ＴＭＩがオンしているときには、データＩＩＤ＋はロウ
レベルにディスチャージされる。

これにより、この実施例では非選択データ線での無効消
費電力を大幅に低減させている。

後で、第５図ないし、ＩＥ７図會粗いて詳しく説明する
が、本実施例では、ｍｏｃ回路の構成素子数を少なくす
るとともに、ｇｏ○回路での消費電力を少なくするため
に、右側メモリアレーを構成する記憶用ＭＯ８ｍ［Ｔへ
は、記憶させようとする２１信号に対して反転させた２
＠信号を書き込むようＫして−る。ガえば、右側のメモ
リアレーにおいて、記憶用ＭＯ８ＦＩＩ！ＴＭｏに２１
ｉ１信号１１Ｎ倉記憶させようとした場合、その記憶用
ＭＯ８ＦＫ　Ｔ　Ｍｅ　Ｋは、上記２値信号′Ｉ′に対
して反転させｘ２１１信号′０′を書き込むようにする
。このようにすることにより、左右いずれのメモリアレ
ーから記憶用ＭＯ８ＦＩＣＴが選択されても、センス琴 アンプの左側の入出力燗子からＩＩ＃にその記憶用Ｍ０
８ＦＥＴに記憶させ几２瞳信号に対応したレベ転された
２１１信号に対応したレベルが出力されるようになる。

１に３図には、上記第１図におけるＸアドレスデコーダ
回路Ｘ−ＤＯＲＩ　、　Ｘ−ＤＯＲＩ）−実Ｎｉ９ＴＪ
（７）回路囚か示さねている。

同図においては、アドレス信号！ＬＯ，ＩＬＩＩ”ない
しａ・　、ｌＬｅ　ｋ所定の組合せで受ける並列形態の
論８１１Ｍ０８１ＰＩＣＴＱｔ。ないしＱ１０と、その
共通ドレインに設けられたプリチャージＭＯ８ＦＫＴＱ
ｌｏと、この論理出力を伝えるカッ）ＭＯ８ＩＦＩＣＴ
ＱＣｓと、カットＭＯＢ　ＰＩ！！Ｔ　ＱｓｉＡしたデ
コード信号上受ける出力ＭＯ８７ＥＴＱ＊＊が、代表と
して示されている。

また、同一圧おいて、φニー〇ｏｎは、アドレス信号ａ
６．ａ６ないしａ＠、ａ＠のいずねか１組でも、そのレ
ベルが変化したときに、例えば、ハイレベルの信号音出
力する信号発生回路である。

例えば、アドレス信号Ａ、ないしＡ−が全て口ウレペル
に変化した場合、これらのアドレス信号を受けるアドレ
スバッファ回路（図示せず）から出力されるアドレス信
号ａｏないしａ−はロウレベルに変化し、アドレス信号
１フないしｉは・・イレペルに変化する。このため、Ｍ
Ｏ８ＦＩＴＱ＋ｏないしＱ＋ｅがオフ状態となり、出力
ＭＯ８ＦコＴＱ■がオン状態となる。

このとき、φニー０８ｎからは、上記のようにアドレス
信号か変化するｔめに、ノ・イレペルの信号が出力され
る。この信号は、上記オンした出力ＭＯ８７ＩＴＱｖｇ
？介してワード＃ｆｅＫ伝えらする。この結果として、
このワードＩＩＩ　Ｗ　ｏに結合さｈた記憶用ＭＯ８７
ＥＴｋ選択することができるようになる。

第４図には、上記第１（転）におけるＹ１アドレスデコ
ーダ回路の一実施列回路図か示されている。

同図においては、アドレス佛号ａ１６１　ａｌ＠ないし
’ｊｌ＋ａ八を所定の組み合せで受ける連列形態の論Ｂ
ＩＭＯ８ＦＩＴＧＬｓｏないしＱｖｓと、その共通ドレ
インに設けられたプリチャージＭ　０８７ＦｉＴＱＩ４
と、この論理出力管伝えるカットＭＯ８７Ｆ！ＴＱｓｓ
と、カットＭ　Ｏ８Ｆ　ＩＴ　Ｑｓｓ’ｌｌ！１Ｌ７ｔ
テフ−ド信号を受ける出力Ｍ　Ｏ８７Ｉ　Ｔ　Ｑｓｓが
、代表として示されている。このデコーダ回路の出力信
号０・ないし０１１は、上記マルチプレクサの選択信号
として用いられるとともに１代表として示されたＭ　Ｏ
８Ｆ　Ｆｉ　Ｔ　Ｑｌ？　＋　Ｑｌｌのゲートにも印加
さ９テイル。コレら（ＤＭＯ８Ｆ］ｌ！ＴＱｓｙ、Ｑｓ
ｓのドレインには、それぞれアドレス信号ａ１４．″ａ
１４が印加されており、それぞれのソースから上記両信
号の論理検出力としての上記デコード信号ｏｔｓｏ・。

Ｃ１が形成される。ま几、同図において、φアー０．１
は、前記−〇−Ｇ、ｎと同様に、アドレス信号ＩＬｌＯ
＋ａＩ６ないし１Ｌ１４１１Ｌ１４のいずねか１＠でも
、そのレベルが変化し几ときに、例えは、・・イレベル
の信号を出力する信号発生回路である。

例えは、アドレス信号ＡＩないしＡ目かロウレ、゛ ベルに、アドレス信号Ａ目がハイレベルに変化した場合
、アドレスバッファ回路（図示しない）から出力される
アドレス信号ａ１ｏなり’Ｌａ＋ｓ及びａｈａはロウレ
ベルに変化し、アドレス信号ａｌｅないしｉｌ及びＲ１
４はハイレベルに変化する。この次め、ＭＯ８ＦＢＴＱ
ａｅないしＱｓｓはオフし、出力Ｍ　Ｏ８Ｆ　Ｋ　Ｔ　
Ｑ、ｓｓがオンする。

このとき、上記アドレス信号の変化によって、φＹ−Ｇ
Ｉｎから出力さｊまたハイレベルの信号ハ、上記出力Ｍ
Ｏ１３ＦｆｆｉＴＱｍｓｋ介してＭＯ８ＦＫＴＱｓｔ及
びＱｓｓＫ伝えら４る。この信号により、上記ＭＯ８Ｆ
］！！ＴＱｓ−はオン状態とされるため、そのドレイン
に供給さり、ているノ１イレベルのアドレス信号ａ１４
が、この１１０８７１！！Ｔ’ｉ弁して出力される。

このようにして、ｙｌ　デコーダ回路からノ・イレペル
の出力信号Ｃ・と７・イレベルのデコード信号Ｏ＠ｔが
出力される。

第５図には、ｌＲ１図におけるＥａ○回路の一実８例の
概略図が示されている。

論理演算回路に、上記ＲＯＭからの３８ビツトの読出し
信号Ｄｏｌ　、　Ｄｏ／ないしＰｓ　＋　Ｐｓ？！？受
け、所定の組み合せの排他的論理和により、ｔｇリビツ
トを指定するシンドローム８・ないし８ｓｋ形成する。

例えば、第６図に示すような検査マトリックスに基づい
て上記排他的論理和の組み合せが決定されるとともに、
書込みデータＷのパリティピットＢＰ、ないしＢＰ、が
決定される。

例えｄ、上記書込データＷのデータビットＢ。

ないＬＢｌｌに同図に示すように：’ｌ’と１０“倉書
き込む場合、そのパリティピッ）ＢＰｏは、上記検査マ
トリックスのシンドロームＳ・に着目し、その行におい
て１１１の立ってｈるビットに対応し、た上記書込デー
タ間で排他的−哩和會と９、この排他的論理和か’９１
になるようＫ、パリティピットＢＰ・の籟が決められる
。上記データでは、データビットＢ・ないし”ａ＋Ｂ目
ないしＢｌｌ及びＥｌｍｓないしＢ■の間で排他的論理
和がとらする。この場合、この排他的論理和は′Ｉ′と
なるため、パリティビットＢＰ、は％　１１　とさｔて
、上記データヒツトとこのパリティビットとの排他的論
理和が％（）Ｉとなるようにされる。

以下、同様にシンドロームＳｌないしＳ、の行について
同様に排他的ＷＩ＃理和か′Ｏｇになるよう虻。

パリティビットＢＰ、ないしＢＰＩＩ　が決定される。

このデータの例では、上述のよう罠して決定さｔまたパ
リティピッ）ＢＰｏないしＢＰｓ　ｉ、同図に示すよう
忙全て％　１１となる。

シンドローム８ｅないし８５を求める論理式は、次式（
３）ないしく８）のようになる。

８、＝Ｂ６■Ｂｌ■Ｂｌ■Ｂ３■Ｂ４■Ｂ１■Ｂ＋５ｅ
）Ｂ＋ｓ■Ｂ畠１■Ｂ−Ｉ■ＢＩＯ＋Ｂ＊ｏ■Ｂｌｌ■
Ｂ１１■１３ｓｓ■ＢＰｏ　　　　　　　　　　　・・
・・・・（３）９、＝］３．■Ｂｓ■Ｂ−■Ｂ？■Ｂ、
■ＢＩ４■１３ｔｓ■１３＋ｓΦＢｌ？■Ｂｌｌ■１３
ｓｓ■Ｂｔ４■Ｂ■■Ｂｌ（１■ＢＰ、　　　　　　　
　　　　　　　　・・・・・・（４）８１＝Ｂ、■Ｂ、
■Ｂ、■Ｂ１ｏ■Ｅｌｔｔ■ＢＩ４■Ｂ。

０Ｂｌｓ■Ｂ、ｌ■Ｂ１１■Ｂ’ｓ■Ｂ１７■１３ｍ５
■Ｂｌ（１■Ｂ鵞畠■ＢＰＩ　　　　　　　　　・・・
・・・（５）ｔｌｉ・。

８ｓ＝Ｂｌ■Ｂ−■Ｂ、■Ｂ□ｌ■Ｂｌｌ■Ｂ１１１■
Ｂ■■Ｂ雪。■Ｂ１ΦＢｌｌ■Ｂ１４■Ｂ禦５ｆ）Ｂａ
ｙＯＢＰ鵞　　　　　　　　　　　　　　・・・・・・
（６）８、＝Ｂ、■Ｂ７■Ｂ１ｇ１■Ｂｌ　２■１３ｔ
ｓ■１３ｔｅ■Ｂ■ＯΦＢ麿−６ＢｍｍΦＢ参・■Ｂｌ
！■１３ｓｔ■ＢＦ。

・・・・・・（７） ８＠＝ＢａｅＢｓΦＢｌｌ■ＢＩＢ■Ｂ＋ｙＯＢ■■Ｂ
ｍ４■Ｂａ１ｌ■Ｂ＊ｔ　ΦＢｍｓΦＢＩ９■Ｂ　ｓ　
ｏ　ｅｌ）　Ｂ　ｓ　Ｉ■ＢＰ、　　　　　　　　　　
　　　　　　　・・・・・・（８）なお、これらの論理
式において、■印は排他的論理和倉示している。

第１図に示した実施例のマスク型ＲＯＭでは、上記デー
タビットＢ・ないしＢｌｌと上記パリティビットＢＰｏ
ないしＢＰｓ　とからなる３８ビツトが、アドレス信号
ＡｏないしムＩ４からなる１組のアドレス信号によって
選択される３８個の記憶用Ｍ０８ＦＩＣＴＩＣ書き込ま
れる。すなわち、１つのＸデコード信号と２つのＹデコ
ード＠号とにより選択される３８１１１の記憶用ＭＯ８
ＦＩＩＴ（メモリセル）に上記３８ビツトがそれぞれ書
き込まわる。汐１１大は、左糊メそり゛プレイ會構成す
る各群に対して、上記３８ビツトのうちの１ビツトづつ
が割当らｈて、書き込まれる。％に制限されないが、メ
モリアレイＭ−ＡＲＹ、［は、上記データのうちデータ
ビットＢｏないしＢｌｌが書き込まｔ１メモリアレイＭ
−ムＲＹ、には、データビットＢｌ、ないしＢ１１及び
パリティビットＢＰｏないしＢＰ、が書き込まれる。

このようにして、第６図に示すような書込みデータＷｔ
−メモリアレイ内に書込んだ後、上記書込みデータＷ’
１ＫＯＯ回路に読み出した時、そのデータが、例えば同
図に示すような読み出しデータ只のように誤まったデー
タになっていた場合、すなわち、書込んだときのデータ
Ｗが読み出し時には、その第７桁目のピッ）Ｂｙが′Ｏ
Ｉから′１′に変化していた場合、ＩＣＣＣ回路内の論
理演算回路は、このデータＲにもとづいて、上記式（３
）ないしく８）に従いシンドロームＢｅないし８ｓｔ−
論理演算する。このシンドローム日ＯないしＢｉｔ−求
める演算過柵において、上記第７桁目のビットＢＴが＊
、１１込まれるのは、シンドロームｓ、と８ａｋ求める
論理演算である。上述したように第７桁目のピッ）Ｂｙ
が′ｏＩから′１〃に変化しているため、上記シンドロ
ームＳ１と８４は、それぞれ′１＃と々る。この他のシ
ンドローム８・　＋８＊＋８１及びＢＩＫ関しては、そ
れを求める演算過穆において取り込まれるビットに＠ま
ｐがない几め、仁のシンドローム８ｏ　　、ｓｌ　　、
ｓｌ及び８ｉは、そｔぞれ％□ｌとなる。

このため、論理演算回路から出力されるシンドローム８
Ｉないし８・のビットパターンハ、１０１００１０’と
なる。このビットパターンは、謝６図に示した検査マ）
　ＩＪクスにおいて、第７桁目のビットＤｖｋ指示する
シンドロームＳ６ないし８ｏのビットパターンと一致す
る。丁なわち、上記検査マトリクスにおいて、ビットＤ
７の列奮児ると、シンドローム８．ないしｓｏのパター
ンに、’０１００１０’　　となっており、上記ｍ理演
舞回路から出力され几シンドローム８ｓないしＳｏのビ
ットパターンと一致している。但し、この場合、検査マ
トリクスにおいて、空白の―は′０１とされる。

つｔ９、上記論理演算回路から出力さｎるシンドローム
Ｂ、ないり、８・のビットパターンに、そこに供給され
てｂるデータに含ｔ７１ているＩｌｌのあるデータビッ
トの桁を示している。

上記論理演算回路から出力されたシンドロームと、イン
バータで反転さｔたシンドロームｆｌｏ　１にいし８ｓ
は、誤９桁数に変換するデコーダＤＣＨに入力される。

デコーダＤ　ＯＲｉ、アンドゲートＧ０ないしく）Ｓｔ
で構成され、それぞれの出力がＳＳ　ｌｌの場合に誤９
桁であることｔ示している。これらのアンドゲートＧ６
ないしｅｌｌと、上記読出しデータ只の上記マルチプレ
クサへ伝える出力データＤ、ないしＤｌを形成する。上
述のように第７桁目に誤りがあると、アンドゲートＧ１
の出力が′１＃となる次め、上記′１′と誤まって続出
づｔ１７を第７桁目の備考は、ｌＸＯＲ，によって１１
１□゛から′ｏＩに反転されて正しい情報九訂正される
。

なお、この実施ガのＩＣ００回路では、１ビツトのエラ
ー【訂正することはできるが、２ビツト以上の二？−ｔ
−訂正することはできない。例えば２ビツトのエラーを
訂正することのできるようなＥ００回路におｈては、そ
の構成が複雑となり、素子数も増加する。またこの場合
には、パリティピット（冗長ビット）ｔ−大幅に増やさ
なけｔ′Ｌばならない。

第７図には、上記論理演算回路及び誤り訂正に用いられ
た排他的論理和回路の具体的−央Ｍ９＋＋ｌｏＪ路が示
されている。

この実施列では、ｐチャンネルＭ　Ｏ８Ｆ　Ｅ　Ｔ　　
　　　’：ＱＰＩないし”Ｐ４　及びｎチャンネルＭＯ
８ＦＥＴＱｎ１ないしＱｎ４　で構成されている。上記
ＭＯ８’ＦＥＴＱ、、、Ｑ、、及びＭＯ１３ＦＩ！！Ｔ
ｌ；ｌｎ、、Ｑ、、　　　　’が直列形態とこれ、上１
１Ｍ０８ＦＥＴＱＰ、、ＱＰ４及びＭＯ８ＦＫＴＱｎ、
ｄａｎ、が直列形態とされている。

上記ＭＯ８ＦＸＴＱ、ｙ、とＱｌｌｌ　　の接続点及び
Ｍ０８ＰＫＴＱＰ４とＱ□の接続点が共２１！Ｉ接続さ
ね出力０ＵＴ（（形ｘｉる。上記１ｇ０８７ＫＴＱｎ１
　。

’Ｌｎｍのゲートには、それぞれ入力信号ａ、ｂがＨ」
加さね、上記ＭＯｆｌｉＦＢＴＱｎ、、ｌ；ｌｎ４のゲ
ートには、それぞｈ入力信号ａ、ｂが印加さｈている。

また、上記ＭＯ８ＦコＴＱ　ｐ　１　＋　Ｑ　ｐ４のゲ
ートにけ、それぞれ入力信号ａ、ｂが印加これ、上記Ｍ
０８７ＩＴＱ　　ｌ　、Ｑ、、のゲートには、それぞれ
入力信号す、ａが印加されている。

今、入力信号ａ、ｂが共に〕・イレベル（’ｔ’）のと
きには、ＭＯ８ＰＫＴＱ　　　、Ｑ　　　がオンしｎａ
　　　　　ｎｌ て、出力ＯＵＴをローレベル（’ｏ’）ｒｃする。逆に
、入力信号ａ、ｂが共に・・イレペルのときには、ＭＯ
８ＦＥＴＱ　　　、Ｑ、　　　がオンして出力０ＵＴｎ
ｓ　　　　　　ｎａ を同様にローレベルにする。

そして、入力信号＆（又はａ）がローレベルで入力信号
ｂ（又はｂ）がローレベルのときには、Ｍｏ５ｙｉｃＴ
Ｑ　、（又はＱ、、、　）　　とＭＯ８ＦＩＴＬ、Ｌ４
（又はＱい）がオンして、出力０υＴｆ　／・イレベル
にする。このように、入力信号ａ、ｂのレベルが一欽し
几ときには出力ＯＵＴ’ｉローレベルにし、不一致のと
きＦ］−［出力ＯＵＴ’ｉ）・イレベルにするから排他
的論理和動作ケ行なう。

この実施例回路は、素子数が８個と少な（、かつ電迦電
圧ｖ０゜と接地電位間で直流電流が流わないから極めて
低消費電力になるという利点を有する。

上記ｇｃｏ回路内の論理演算回路においては。

シンドローム８ｏないしＥｉｍ’を形成するために、そ
の内部で前記ｌｌ！ｉｉＩ理式（３）ないしく８）に示
すような論＠＃Ｘが行なわれている。すなわち、多数の
排ｔｔｂ的論理和動作が論理演算回路内で行なわれてい
る。

このため、この排静的論理和物作を行なう論理回路とし
て、第７因に示すような排他的＠哩和回路？用いること
により、比較的少ない素子数で上記論理演算回路１−＊
成することができるようになるとともに、この論理演算
回路での消費電力を比較的小さくすることができる。

また、前記第２図を用いた説明において述べたように、
右側のメモリアレイに情報音書込む際、反転した情報を
書込むようにし几ことにより、センスアンプの左開の入
出力端子からの読み出しデータは、常に正相出力Ｄｎと
なｐ、右側の人出力端子からの読み出しデータは、常に
逆相出力６となる。このため、このセンスアンプからの
読み比しデータをその１１上記排他的−理利回路に供給
することができるようになるため、更にこの論理演算回
路の簡素化が図れる。

以上説明したこの実施例回路では、１つのデータ紫ｍａ
する情報信号と冗長信号が上記群分けされた左右いずわ
かのメモリアレイから取シ出される。このとき、１つの
群からは、１ビツトの情報信号もしくは冗長信号が取り
出される。

また各群においては、それぞれ、１つのワードｌ！にそ
のゲートが結合さｔまた３２個の記憶用ＭＯ８ＦＩＴが
直列に形Ｉｙ、これており、Ｘデコーダからのデコード
信号とＹ、　　デコーダからのデコード信号とにより、
各群間で互いに勢しい位置に形成さｔた記憶用ＭＯ８Ｆ
ＥＴが選択さ９、それに記惰場９ていた信号が読み１出
ζｔする。言い換えると、１つのデータ會構成する複数
の信号は、１つのワード森に対して、３２個づつおきの
記憶用ＭＯ８１Ｆ］ＩｉＴから読み出される。

一般に、モノリシックエＯＫ形成されたメモリセルノ欠
陥は、互いに隣接した複数のメモリセルに集中して発生
する。この理由は、半導体素子の高密度化の次めに、例
えに製造中の欠陥が互いに隣接した複数のメモリセルに
わた９影響金与えるからである。

このため、例えば第２図に示したマスク型ＲＯＭｋおい
て１例えばカラムスイッチＭＯ８ＦＩＣＴＳｏ　と８＋
とが同じデコード信号Ｃｏによってスイッチ制御される
ようにするとともにカラムスイッチＭＯ８ｐＨ！Ｔ８・
と８１の出力が互いに異なるセンスアンプに入力される
ようにした場合、ワード＠Ｗｏ　　、デコード信号Ｏｅ
及びＣｏ＋にハイレベＡ、［することにより、記憶用Ｍ
Ｏ８ＦＦｉＴＭ。

とＭ、から同時に情報食散り出すことができるようＫな
る。しかしながら、この場合には、互いに隣接した記憶
用ＭＯ８ＦＩＣＴが選択されるため、上述し７を理由に
より上記取り出された情報がともにｖ４まった情報にな
っている！ｒｌ能性か高い。ＥＯＯ回路に供給される１
つのデータが１例えｆｉ２つの誤まつ几情報を含んでい
た場合、８００回路においてこの２つの情報を訂正しよ
うとすると、多くの冗長ビット（パリティビット）ｔ−
ｆｆｉ喪とする。

チナみに、２ビット訂正能力全持つｇｃｃＬｏｌＭを用
いる場合には、冗長ビット数か２倍相度と膨大な数とな
り、実質的なデータ記憶容量か大幅に小さくなるため、
実用的ではない。

この発明に従えば、Ｅ００回路に人力される１組のデー
タは、半導体チップ上の互いに分散された位置に形ｈＸ
、きれた複数のメモリセルから読み出さハた信号によっ
て構成される。

・例えば、本発明を実施した第２図に示されている実施
１ｊ’ｌＪについて述べるならば、互いに隣接し几メモ
リセル（記憶用ＭＯ８ＦＥＴ）、例えば記憶用ＭＯ８Ｆ
ＥＴＭ、とＭｌは、カラムスイッチ８ｏと８＋　ｔ”互
いに異なるデコード信号ＣＯとａ。

によってスイッチ制御することにより、同時に選択され
ることが無い。このように、互いに異なるデコード信号
によって−ｔｉ＋それのカラムスイッチＭＯ８７ＦｉＴ
Ｑスイッチ制御するようにしたことにより、記憶用Ｍ　
Ｏ８ＰＥＴの一群からは、常に１ビツトの情報しか取り
出すことができないようにできる。このような群を複数
個形成しておくことにより、同時に複数ビットの情報を
取り出すことができる。しかも、群を互いに同様な＊ｇ
にしておくことによシ、選択され７ｔ２つの記憶用ＭＯ
８ＦＩ！ｆＴの間には常にほぼ一群の一辺を構成する数
の記憶用ＭＯ８ＦＥＴが形成されていることになる。従
って、選択された記憶用ＭＯ８ＦＫＴ相互間の距離は、
比叡的大きくはなさｎるようになる。この霞め、２００
回Ｗ６ｊｌＣ人力される１つのデータｔ−＊成する複数
ビットは、チップ上の互いに分散された位置に形成さｔ
、た記憶用ＭＯ８ＦＩＣＴからａｎ出されるようになる
。このため、上述のように集中して発生している複数の
欠陥セルから％ｇ 読み出さｔた複数の信号ｒｍ数参のデータに分散させる
ことが可能とな９％　１組のデータに含１ｔ１−るエラ
ービット會最大１ビットｆＩＭ度に小さくできる。この
ため、上記のようにエラー訂正舵力の低い（１ビツト訂
正能力）ｈｏｅ回路であっても、上記複数ビットにわ７
？：ｖ集中して発生するエラーピッ）１−訂正できるた
め、半導体記憶装置の製品歩９ｉｌすを大幅に向上させ
ることができる。

１几、５１１２図に示され之笑施例のように、１°っの
ワード−に結合された複数の記憶用Ｍ　０８７ＩＩＴの
アドレッシングで必要な数だけのピッ）’ｉｌｏ。

回路に供給することができるようになる。このため、比
較的高速度で情報音読みｍ丁ことができるようになる。

この発明に従えば、上記のように訂正能力の小さなＦＸ
ｏｏ回路を用いて、その回路の簡素化を図るとともに、
冗長ビット数も少なくできることと相伴って、実質的な
データ記ｔｌ容量ｉ大きくすることができる。

この発明は、前記実２ｊｊｔ例に限定されない。

前記第２図の実施例回路において、ダミーセル會Ｗ４成
するＭＯ８ＦＦＩＴのうち、ＭＯ８ＦＫＴＱｌ　とＱｓ
は、１つのＭＯ８ＦＢＴＩＣ置き換えてもよい。普たＭ
ＯＥＩＦＩＴＧ、Ｉは省略してもよい。

更に、右−〇メモリアレイへの情報の書き込みは、反転
させなくてもよい。但し、この場合には、Ｅ００回路を
そｔｌに応じて変更するｌ要がある。もちろん、ＸＯＯ
回路は第５図に示したような本のでなくてもよい。

この発明は、前記横型のマスクＲＯＭの他、縦型のマス
クＲＯＭ、プログラマブルＲＯＭ（］！！ＰＲＯＭ、Ｉ
ＣＡＲＯＭ）はもちろんのこと、ランダムアクセスメモ
リ（ＲＡＭ）［適用すルモノテあってもよい。そして、
１つのデータｔ−構成する複数のビット（冗長ビットを
含む）ｉ記憶させるメモリセルの配置に、少なくとも互
いＫ１つのメモリセルおきに離間させるものであれはよ
い。

【図面の簡単な説明】

！ｓ１図は、この発明の一実施例を示すブロック図、第
２図は、そのメモリアレイ及びセンスアンプの７１体的
−興流ガを示す回路図、第３図は、そのＸデコーダ回路
の一実Ｍガを示す回路図、第４図は、そのＹ、デコーダ
回路の一実Ｍ？１１ｆ！ｒ示す回路図、第５図は、その
Ｂｏｏ回路の一実施例？示す概略回路図、第６図は、そ
の−実施ガを示す検査マトリックスと書込／続出しデー
タのビットノ（ターン図、第７図は、この発明の一実施
例會示す排他的論理和回路の回路図、第８図は、［２図
の動作を説明する九めの図である。 代理人　弁理士　薄　１）利　辛 、′・′ ・ｌ、”−、、ｉ　′！ １、〜１４

Claims (1)

1. 【特許請求の範囲】 １、生導体チシプ上にマトリックス状に構成された複数
   のり−ド耐及び複数のデータ線と、各ワード線と各デー
   タ線との交点にそわぞれ配置さねぇメモリセル１含む半
   導体記憶装置において、１つのデータを構成する情報記
   号と、こねに対応して付加される冗長記号は、七ねそれ
   互いに少なくとも１つのメモリセルおきに離間して書き
   込むとともに、上記情報記号と冗長記号と金受ける１ビ
   ツト訂正機能１有するｍｃｃ回路を内蔵したこと七％像
   とする半導体記憶装置。 ２、上記メモリセルは、上記１つのデータ′に構成する
   ｍビットの情報記号とｎピットの冗長記号とのビット数
   ｍ　＋　ｎ　Ｋ対応したグループに分割されテ、同一の
   ７ドレシングにより上記ｍ十ｎビットの情報及び冗長記
   号を祷るようにした仁とｔ％似とする特許請求の範囲第
   １項記載の半導体記憶装置。 ３、上記メモリセルｆｌ、ＲＯＭを構成する１つの記憶
   用ＭＯ８ＦＥＴからなｐ、行又は列方向Ｋｆｋ置された
   配線のうち、１つおきの配線がデータ線とされて互いに
   ｌＩ＃Ｌ、几記憶用ＭＯ８ＦＩ！Ｔのドレインが共通に
   接続され、残りの１つおきの配−が接地亭とされて互い
   ［ＩＩＪｉした記憶用ＭＯＢＦＥＴのソースが共通に接
   続さｔ、上記データ線及び接地耐には、行文社列選択ア
   ドレスデコーダ偏号を受けるメモリセル選択用ＭＯ８１
   ＦＥＴが設けられるものであることｔ％徴とする特許請
   求の範囲第１項又は第２項記載の半導体記憶装置。