JPH01171199A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は自動誤り検出・訂正回路を内蔵した半導体メモ
リの構成に関するものである。

〔従来の技術〕

第３図は、例えば特開昭５１−７４５３５号公報に示さ
れた従来のダイナミック型半導体メモリ６４行６４列ア
レイの回路図である。同図において、Ｗ０〜Ｗ　ｂ　ｚ
　（Ｗ　ｂ　３は図示せず）はワード線であり、行デコ
ーダＲＤにより、外部から印加された行アドレスに応じ
て選択される。ＭＣ，、。〜ＭＣ＆！＋　６２　（Ｍ　
ＣｂＳｒ　６３は図示せず）はＮＭＯ３）ランジスタＱ
と容’ｉｃｓで形成される１トランジスタ１容量方式の
ダイナミック型メモリセル、ＤＭ。、。〜ＤＭ６３．１
はダミーワード線ＤＷＯ，ＤＷ＋により選択されるダミ
ーセル、Ｂ　Ｌｏ、　Ｂ　Ｌｏ〜Ｂ　Ｌ６３、ＢＬ６３
はビット線対、ＳＡＧ〜ＳＡ、ｆｆはＰＭＯＳトランジ
スタ１，２．ＮＭＯ３）ランジスタ３．４を交差接続さ
せたセンスアンプである。

また、ＳＰ、ＳＮはセンスアンプ活性化信号であり、そ
れぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタの
ソースに接続され、センス信号発生回路ＳＳＧで発生さ
れる。５〜８はＮＭＯＳトランジスタであり、外部から
印加された列アドレスに応じて列デコーダＣＤが選択し
たＹ信号線Ｙ。〜Ｙｈ、によりビット線対ＢＬｉ、Ｂゴ
：とＩｌｏ、「７万との間の導通が制御される。ＭＡは
データ出力メインアンプであり、読出しサイクルにおい
てその出力は出力データＤＯとなって外部に出力される
。ＤＩＢはデータ人カバソファであり、書込みサイクル
において外部から印加された入力データＤＩをレベル変
換し、相補信号としてＩ１０バス線対に伝達する。

次に動作について説明する。読出しサイクルにおいてメ
モリセルＭ　Ｃｏ、。が選ばれたとする。その時、行デ
コーダＲＤはワード線Ｗ０とダミーワード線ＤＷ、の電
位を上昇させ、予め等電位に充電されていたビット線対
ＢＬｏ、ＢＬ０〜ＢＬ６１゜１丁−に記憶容量Ｃ１に蓄
えられていた電荷が転送される。例えばＢＬＯにはメモ
リセルＭＣ，、。の情報電荷が転送され、「口には基準
電圧を発生させるべくダミーセルＤＭ、、。の電荷が転
送される。続いてセンスアンプ活性化信号ＳＮが低レベ
ル、センスアンプ活性化信号ＳＰが高レベルとなり、セ
ンスアンプＳ　Ａ　ｏ　””　Ｓ　Ａ　ｈ　ｓが活性化
される。

すなわち、ビット線対に転送された情報電荷による信号
電圧の微小差が感知、増幅される。

次に、列デコーダＣＤが、外部から印加された列アドレ
スに応じてＹ信号線Ｙ０を選択し、その電位が上昇し、
ビット線対ＢＬ、、Ｂπ上の相補信号電圧が各々Ｉ１０
バス線対Ｉ１０．Ｉ１０に伝達され、データ出力メイン
アンプＭＡによって増幅され、出力データＤＯとなって
外部に出力される。

書込みサイクルにおいて、は、読出しサイクルと逆の経
路でデータが所望のメモリセルに書き込まれる。すなわ
ち、チップ外部から印加された入力データＤＩがデータ
入力バッファ回路ＤＩＲによってレベル変換されて相補
信号となり、Ｉ１０バス線対Ｉ１０．Ｉｌｏに伝達され
る。このＩ１０バス線対上の相補入力データは列デコー
ダＣＤにより選択されたＹ信号線Ｙ０で接続されたビッ
ト線対Ｂ　Ｌ　ｏ、　Ｂ　Ｌ　ｏに転送され、その時選
択されているワード線Ｗ０との交点のメモリセルＭＣ，
、。に情報電圧が書き込まれる。

〔発明が解決しようとする問題点〕

従来の半導体メモリは以上のように構成されているので
、誤り検出・訂正回路、をチップ上に内蔵しようとする
場合、Ｉ１０バス線対を介してメモリセルのデータをメ
モリセルアレイ外へ伝達し、そこで誤りの検出・訂正を
行ない、その結果を再度Ｉ１０バス線を介してメモリセ
ルに戻すことが必要となる。そのため、誤りの検出・訂
正に長時間を要し、また一度に訂正できるビットの数が
限られており、それを増やそうとするとｌ／Ｑバス線対
の数が多くなってしまい、チップ面積が増加するという
問題があった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、メモリセルアレイ内で誤りの検
出と訂正をコンパクトな回路で実現できる半導体メモリ
を得ることにある。

〔問題点を解決するための手段〕

このような目的を達成するために本発明による半導体メ
モリは、行および列からなるマトリクス状に配列され各
々が情報を記憶する複数個のメモリセルを有するメモリ
セルアレイと、各々が行方向に整列するメモリセルを接
続する複数本のワード線と、列方向に整列するメモリセ
ルが接続され各々が折返しビット線を構成する複数個の
ビット線対と、このビット線対の各々に接続されビット
線対の電位差を検出して増幅するセンスアンプと、ビッ
ト線対の複数を１単位とし複数形成されたビット線対群
のうちの１組のビット線対のみを選択するスイッチ手段
とを有し、このスイッチ手段を介してシンドローム発生
回路および複数のトランジスタで構成されるデータ訂正
回路にビット線対群のうちの１組を接続するようにした
ものである。

〔作用〕

本発明による半導体メモリにおいては、複数ｎ組のビッ
ト線対を１単位とするビット線対群から１組のビット線
対を選択してその情報を誤り検出・訂正回路に転送する
ことにより誤り検出・訂正を実行するので、メモリセル
アレイ内で誤り検出・訂正を行なう場合にその誤り検出
・訂正回路の要素数は１／ｎで実現でき、チップ面積の
増加を軽減できる。

〔実施例〕

第１図は、本発明に係わる半導体メモリの一実施例を示
す回路図である。同図において、メモリセルＭ　Ｃ、、
、のうち、 はデータセルアレイを構成し、 は誤り検査用のパリティセルアレイを構成する。

ダミーセルのうち、 はデータセルアレイにかかわるダミーセルであり、はパ
リティセルアレイにかかわるダミーセルであり、センス
アンプＳ　Ａ　ｏ〜５Ａｂｘ、５Ａｂａ〜５Ａ７５、Ｙ
信号線Ｙ。−Ｙｂ３．Ｙａイ〜Ｙ７６、ビット線対ＢＬ
、、ｒ口〜Ｂ　Ｌｌ、：ｌ、Ｂ　Ｌ６３．　Ｂ　Ｌ６４
．丁Ｔ−〜ＢＬ、３．正で−も同様である。

誤り検出回路ＭＡＴＲＩ　Ｘはトランジスタ１８〜２１
より構成される排他的論理和回路ＸＯＲを基本とし、−
船釣によく知られたハミング符号を用いた誤り検出に用
いられる検査行列（Ｈ行列）を構成したものである。第
１図では、データビット３２、チエツクビット６の場合
の検査行列を構成している。トランジスタ９〜１６より
構成されセレクタ信号発生回路ＳＣＧからの制御信号Ｙ
ゴ、Ｘ２でコントロールされるスイッチ手段としてのゲ
ート（以下「セレクタ」という）は、２組のビット線対
のうちの１組のビット線対上の信号を誤り検出・訂正回
路としての誤り検出回路ＭＡＴＲＩＸ・データ訂正回路
群ＦＹＤに転送するものである。セレクタを介して転送
された３２個のデータビットデータｘ　、　ｘ　ｘ　３
□と６個のパリティビットデータＣ４〜Ｃ６はあらかじ
めＨ・　（ｘ＋・・・Ｘ３Ｚ、ＣＩ”　’　・Ｃ６）”
＝０’　　（Ｔは転置行列を意味する）を満たすように
、パリティビットデータ０１〜Ｃ４がセットされている
。読出し時にたとえばＸｉのデータが誤って読み出され
た場合、シンドロームＨ・　（Ｘ＋・・・ｘ３□＋　　
ＣＩ・・・Ｃ６）”＝　Ｓ　＝　（ＳＹ＋、ＳＹｚ・・
・ＳＹ、）’の値は、検査行列Ｈの行列ｉ列目のベクト
ルとなる。検査行列Ｈの各列のベクトルはすべて異なる
ので、シンドロームＳを計算した結果が検査行列ＨＯ１
列目と等しい場合には、逆に誤って読み出されたデータ
がＸｉであることがわかる。

誤り検出回路ＭＡＴＲＩＸによって得られたシンドロー
ムＳ　　（ＳＹ＋、ＳＹｔ・・・ＳＹ、）は、ドライバ
１７を経て、シンドロームデコーダＳＹＤおよびデータ
訂正回路ＦＹ、〜ＦＹ、、によって順次誤りを指摘され
、データが書き替えられる。

以上の手順により誤り検出、訂正されたデータは元のビ
ン１４１対へ再びセレクタを介して再書込みされる。

次に第２図のタイムチャートを基にして動作を説明する
。メモリセルＭＣＯ，。に誤りがあった時の動作を説明
する。ワード線Ｗ０上の信号が立ち上がるとく第２図（
ａ）参照）、メモリセルＭ　Ｃｏ、。

〜ＭＣ？Ｓ、。のデータがそれぞれのピント線対ＢＬｊ
、Ｂて］に読み出される（第２図（ｂ）参照）。このと
き、データセルはＭＣＯ，。〜ＭＣ６，，。、パリティ
セルはＭ　Ｃ６４，。〜ＭＣ？１．。である。また誤り
検出・訂正の対象となるデータビットはＭ　Ｃｏ、。。

Ｍ　Ｃｚ、。、ＭＣ４，。、・　・　・、ＭＣ６□、。

の３２ビツト、パリティビットはＭＣ６４，。、ＭＣｂ
ｂ、。、・・・。

ＭＣ？４．。の６ビツトである。他のメモリセルのデー
タは従来例と同様にセンスアンプ活性化信号ＳＮ、ＳＰ
によりセンスアンプで増幅された後（第２図（Ｃ１，（
ｄ＋参照）、再書込みされるという経過をたどる。

一方、これらのデータビ・７ト、パリティビットのデー
タでビット線対上に読み出された情報はセレクタ信号発
生回路ＳＣＧで発生するセレクタ信号Ｘゴ、　Ｘ２　（
第２図ｔｅｌ参照）により制御される。

この場合信号ＹゴがｒＨＪレベルに立ち上がり、信号ｙ
可はｒＬＪレベルのままである。信号Ｙゴが立ち上がる
と、ビット線対Ｂ　Ｌｏ、　Ｂ　Ｌｏ、　Ｂ　Ｌｘ。

Ｂ　Ｌｘ、　・−・・、　　Ｂ　Ｌ？４．　　Ｂ　Ｌ？
４のデータがセレクタを介して、誤り検出回路ＭＡＴＲ
Ｉ　Ｘに転送される。ＨＢＬ、、πｌ１はビット線対が
セレクタを介して接続されるノードである。ビット線対
のデータはノードＨＢＬ、ＨＢＬ上に保持されている。

データが転送された後、信号Ｘｉは再び低レベルｒＬＪ
にもどり、ノードＨＢＬ、ＨＢＬとピント線対は分離さ
れる。しかる後、誤り検出回路ＭＡＴＲＩＸで生成され
たシンドローム５Ｙｉ（第２図（ｆ）参照）はシンドロ
ームデコーダＳＹＤに送られ、誤りを指摘され、データ
訂正回路Ｆ　Ｙ　ｏによリノードＨＢ　Ｌｏ、　ＨＢ　
Ｌｏのデータは反転され、訂正される（第２図（ｇ）参
照）。他のノードＨＢＬｔ、　ＨＢ　Ｌ　を上のデータ
はそのままである。その後再び信号Ｙゴが立ち上がり、
ビット線対ＢＬＯ，Ｂ°乙のデータは反転し、データは
訂正される（第２図（ｂｌ参照）。

なお、上記実施例では、２組のビット線対のうちの１組
のビット線対上のデータを誤り検出・訂正の対象とした
が、複数組のビット線対から１ｍのビット線対上のデー
タを誤り検出・訂正の対象としてもよい。また、上記実
施例では、ＮＭＯＳトランジスタを用いてセレクタを構
成したが、他のいかなるスイッチ手段でも同様に構成可
能である。

〔発明の効果〕

以上説明したように本発明は、複数ｎ組のビット線対の
うちの１組のビット線対のデータのみをスイッチ手段を
介して誤り検出・訂正回路に接続して誤り検出・訂正動
作を実現させたことにより、従来のものに比べて誤り検
出・訂正回路の要素数を１／Ｈに減らすことができる効
果があり、また、メモリセルアレイ内に誤り検出・訂正
回路を組み込めるため、高速動作が可能で、Ｉ１０バス
線対の数が少なく、チップ面積の小さい半導体メモリが
得られる効果がある。

【図面の簡単な説明】

第１図は本発明に係わる半導体メモリの一実施例を示す
回路図、第２図はその動作を説明するためのタイムチャ
ート、第３図は従来の半導体メモリを示す回路図である
。 ＭＣｏ、。〜Ｍ　Ｃ＆！＋　６：Ｉ・・・データセル、
ＭＣｂａ、。〜Ｍ　Ｃ７５，７％・・・パリティセル、
ＤＭｏ、。〜ＤＭ？Ｓ、ｌ・・・ダミーセル、Ｓ　Ａ　
ｏ〜５Ａｂｓ、５Ａ６４〜５Ａ７ｓ・・・センスアンプ
、Ｙ０〜Ｙ　６：ｌ＋　Ｙ　、、〜Ｙ１．・・・Ｙ信号
線、ＢＬ６．ＢＬＯ〜Ｂ　Ｌｉ２．　　Ｂ　Ｌ＆ｌ　　
Ｂ　Ｌ６４．　　Ｂ　Ｌ、ｂａ〜ＢＬ？Ｓ、Ｂτ−・・
・ビット線対、ＭＡＴＲＩ　Ｘ・・・誤り検出回路、５
〜６，９〜１６・・・トランジスタ、１７・・・ドライ
バ、ＳＣＧ・・・セレクタ信号発生回路、ＲＤ・・・行
デコーダ、ＳＳＧ・・・センス信号発生回路、ＣＤ・・
・列デコーダ、Ｘ０Ｒｏ、＋〜Ｘ０Ｒｘｔ、ｂ・・・排
他的論理和回路、ＦＹ０〜ＦＹ３？・・・データ訂正回
路、ＦＹＤ・・・データ訂正回路群、ＳＹＤ・・・シン
ドロームデコーダ。

Claims (2)

【特許請求の範囲】
1. （１）行および列からなるマトリクス状に配列され各々
   が情報を記憶する複数個のメモリセルを有するメモリセ
   ルアレイと、各々が前記行方向に整列するメモリセルを
   接続する複数本のワード線と、前記列方向に整列するメ
   モリセルが接続され各々が折返しビット線を構成する複
   数個のビット線対と、このビット線対の各々に接続され
   前記ビット線対の電位差を検出して増幅するセンスアン
   プと、前記ビット線対の複数を１単位とし複数形成され
   たビット線対群のうちの１組のビット線対のみを選択す
   るスイッチ手段とを有し、このスイッチ手段を介してシ
   ンドローム発生回路および複数のトランジスタで構成さ
   れるデータ訂正回路に前記ビット線対群のうちの１組を
   接続することを特徴とする半導体メモリ。
2. （２）スイッチ手段は、センスアンプ動作後にビット線
   対群のうちの１組のビット線対をシンドローム発生回路
   およびデータ訂正回路に導通させた後、一度非導通状態
   となり、誤り検出されるビット線対に付随する前記デー
   タ訂正回路が活性化した後、再度導通状態となることを
   特徴とする特許請求の範囲第１項記載の半導体メモリ。