JPS63247992A - 集積メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は複数の列内にメモリセルを配置し、前記各列を
２つのビットラインに接続し、該列のメモリセルに情報
を書込むため、選択手段により該メモリセルを選択しう
るようにし、該選択手段はメモリセルに情報を供給する
ため該メモリセルをデータバスに接続した２つのビット
ラインに接続するとともに、該２つのビットラインの各
々を関連の負荷を介して第１電源端子に接続し、さらに
該データバスは第１ビットラインに信号を供給するライ
ンを有し、かつ第２ビットライン上に論理的補数信号を
発生させるため各列ごとにインバータ手段を配置するよ
う形成した集積メモリ回路に関するものである。

この種メモリ回路に関しては米国特許（ＵＳＰ）第４、
１３３．６１１号（９−１−１９７９）に記載されてお
り、公知である。前記特許明細書による回路配置におい
ては、単一のデータ供給ライン上にあられれる情報のビ
ットを、非反転信号がデータ供給ラインから第１および
第２位相反転増幅器を通って第１ビットライン上にあら
れれ、非反転信号が同じデータ供給ラインから第３位相
反転増幅器を通って反転形状で第２ビットライン上にあ
られれるような方法で選択された列のビットライン上に
セットするようにしている（第１８ｃ図）。また、この
場合、３状態増幅器として構成した第２および第３増幅
器は列にアクセスするアクセスゲートとしても機能する
。

前記参照文献において、位相反転増幅器は少なくとも２
つのトランジスタを含み、３状態増幅器は少なくとも４
つのトランジスタを含むほか、前記各増幅器は電源供給
ラインに至る接続線を必要とする。これは単一データ供
給ラインと列の２つのビットラインに接続したメモリセ
ルとの間に少なくとも１０個のトランジスタおよび必要
な電源接続線が存在することを意味する。したがって、
メモＩＪＩＣ上の面積を節約するためには、データ供給
ラインとメモリセルの列間の構成素子の数を制限するこ
とが望ましい。さらに、信頼性の理由で、電源ラインへ
の接続点の数をできるだけ少なくすることか望ましい。

従って、レイアウトではこのような接続をできるだけ大
きくする必要がある。

本発明の目的は、書込みバスとビットライン間の選択手
段および接続手段をより小さい基板領域上で実現しうる
ようにした集積メモリ回路を提供しようとするものであ
る。

本発明による集積メモリ回路においては、列を選択する
ため該列内の第１ビットラインをデータバスに接続し、
咳列内の第２ビットラインを第１トランジスタを介して
第２電源端子に接続し、前記第１トランジスタの制御電
極をデータバスに接続したことを特徴とする。

このように、本発明回路における列の選択は、既知の列
選択モードのトランスファトランジスタ（転送トランジ
スタ）を介して行うようにしている。（特開昭６０−１
２９９９７号（１１−７，１９８５）参照）。

本発明によるメモリ回路の利点は、アクセスゲートおよ
びインバータ手段が列あたり３つのトランジスタおよび
第２電源端子（ｖｓＳ）への１つの接点を有するのみで
よいということである。これに反して、従来技術による
回路では、少なくとも１０個のトランジスタと２つの電
源端子（Ｖ　ｏ　ｏおよびＶ３．）への少な（とも２つ
の接点を使用する必要がある。

本発明回路配置の作動は負荷の列ごとの使用をベースに
しており、該負荷および第１トランジスタにより形成さ
れるインバータの一部として該負荷を介して第２ビット
ラインを第１電源端子に接続している。

また、メモリセルの列とデータバス間の領域内にＶＤＤ
接点がないことにより、そこでのｖａｎ電源ラインは省
略され、必要な基板領域をさらに縮小することができる
。

本発明メモリ回路の第１実施例によるときは、２つの平
行な列の１つを選択するため、関連の第２ビットライン
を双方の列に共通の第１トランジスタを介して第２電源
端子に接続したことを特徴とする。このように、１つの
第２トランジスタおよびＶ　ｓ　ｓへの１つの接点を共
用することにより必要とする基板領域をさらに縮小する
ことができる。

また、本発明メモリ回路の第２実施例によるときは、メ
モリ回路のレイアウトにおける２つの平行な列に関して
、該２つの列に属する列選択ラインと該２つの列のすべ
てのメモリセルがある領域との間で第１の列の第１ビッ
トラインを第２の列の第２ビットラインと交差させるよ
うにしたことを特徴とする。このように、列選択ライン
とメモリセルとの間の領域において列ごとに列選択手段
を実現しているため、対の列ごとに共通な領域上に選択
手段右よび第１トランジスタを対の列ごとに配置するこ
とにより、使用する基板領域はさらに小さくなる。最適
な回路配置の場合は、該領域に選択手段および第１トラ
ンジスタのほかビットラインも交錯させるようにし、か
つ双方の第１トランジスタの電源ＶＳＳへの接続用とし
て１つの共通な接続点を使用するようにしている。

本発明の他の実施例は、レイアウトにおいては２つの平
行な列に対してデータバスおよびＶＳＳへの接続のため
単一の接点を共用することに関するもので、これらにこ
れらについては後述することにする。

以下図面により本発明を説明する。

第１図は従来技術によるメモリ回路の一部を示す。第１
図においては、図示を明瞭にするためメモリセルの列（
カラム）のうち１つのメモリセルＣのみを示しである。

前記メモリセルＣは行選択ラインＲ３により、アクセス
トランジスタ１２および１３を介してビットラインＢＬ
およびＢＬに接続可能とし、前記ビットラインＢＬおよ
びＢＬはそれぞれビットライン負荷１７および１８を介
して電源端子ｖ■に接続されている。列選択ラインＣ３
は、３状態インバータにより形成したアクセスゲー目４
および１５を介して、ビットラインをデータバスＤ上の
情報にアクセスさせることを可能にする。セルＣ内に記
憶しようとする情報はビットラインＢＬ上に導出される
前に、まず位相反転増幅器１６を通り、次に３状態イン
バータ１４を通る。一方、反転形状でビットラインＢＬ
上にあられれる情報は３状態インバータ１５を通る。

第２図は、本発明の原理によるメモリ回路の一部を示す
。この場合も、図示を明瞭にするため、メモリセルの１
つの列の１つのメモリセルＣのみを示しである。図に示
すように、メモリセルＣ！よ、行選択ラインＲＳにより
、アクセストランジスタ２２および２３を介してビット
ラインＢＬおよびＢＬに接続可能とし、前記ビットライ
ンＢＬおよびＢＬはＰチャネルＭＯＳ形の小さい負荷ト
ランジスタ２０および２１を介して既知の方法で電源端
子ＶＯＯに接続し、前記負荷トランジスタ２０．２１の
制御電極をそれぞれ電源端子Ｖ５５に接続する。また、
前記トランジスタ２０および２１と並列にこれらのトラ
ンジスタより大きい２つのトランジスタ２４および２５
を配置し、２つのビットラインＢＬおよび８Ｌをトラン
ジスタ２６を介して相互に接続する。トランジスタ２４
．２５とトランジスタ２６の双方はそれらの制御電極に
プレチャージ／等化信号（ＰＣＨ／ＥＱ）を受信する。

トランジスタ２４．２５および２６は、２つのビットラ
イン上に情報があられれる前に、ＰＣＩＩ／ＥＱ信号の
制御のもとで、２つのビットラインを等電位に保持し、
ビットライン間の任意の電圧の差により情報がひずむご
とを回避する働きをする。このように、トランジスタ２
４．２５右よび２６は被制御平衡手段を構成する。列選
択ラインＣ３はアクセストランジスタ２７および２８を
介してビットラインをデータバス上の情報にアクセスさ
せることを可能にする。また、列を選択するため、ビッ
トラインＢＬをトランジスタ２８を介して直接データバ
スＤに接続し、ビットラインＢＬをトランジスタ２７お
よびトランジスタ２９を介して電源端子ＶＳＳに接続し
、前記トランジスタ２９の制御電極をデータバスＤに接
続する。いま、データバスＤ上の信号が論理的高レベル
信号で、列選択信号Ｃ３も論理的高レベル信号の場合は
、図に示す列が選択され、第１ビットラインＢＬはその
ライン上で放電が生じないため高レベル状態に保持され
るが、第２ビットライン■は、この場合導電状態にある
トランジスタ２７および２９を介して放電されるので、
第２ビットライン■上の信号は論理的低レベル信号とな
り始める。また、データバスＤ上の信号が論理的低レベ
ル信号で、列選択信号ＣＳが論理的高レベル信号の場合
は、ビットラインＢＬはトランジスタ２８を介して放電
されるが、ピントラインＢＬは、トランジスタ２９のタ
ーンオフと負荷トランジスタ２０を介して■が電源端子
ｖａＤに接続されることにより高レベル信号を保持する
。

このようにフィードされ、制御されるトランジスタ２９
および２０はインバータを構成する。

第３図はメモリセルの２つの列が１つの共通な第１トラ
ンジスタを有するような本発明回路配置の第１実施例を
示す。この場合には、図の複雑性を避けるため、２つの
列に対して、第２図のトランジスタ２７．２８．２９に
対応するトランジスタおよびそれらの接続のみを図示し
ており、メモリ七ノへ平衡手段、ビットラインロードお
よびＶ。、における接続については図示を省略しである
。ただし、第１の列ｌのビットラインＢＬＩ、　ＢＬＩ
および第２の列２のビットラインＢＬ２．　Ｂ１０につ
いては図示のとおりで、列１は列選択信号Ｃ３１により
制御されるアクセストランジスタ３１および３２を含み
、列２は列選択信号［Ｓ２により制御されるアクセスト
ランジスタ３３および３４を含む。トランジスタ３１お
よび３４はそれぞれビットラインＢＬＩおよびビットラ
インＢＬ２をデータラインＤに接続する。また、トラン
ジスタ３２および３３はビットラインＢＬＩおよびビッ
トラインＢＬ２をそれぞれトランジスタ３５を介して電
源端子ＶＳＳに接続し、前記トランジスタ３５の制御電
極にデータバスＤ上の信号を供給するようにする。この
回路の作動は第２図示回路の作動に類似であるが、この
場合は第１トランジスタ３５を共用しているため２つの
列あたり１つのトランジスタが節約されることになる。

第４図は本発明回路の第２実施例のレイアウトを示す。

この場合にも、これまでの図と同様に図の複雑さを避け
るため、アクセストランジスタ、第１トランジスタなら
びにデータバスおよび列ごとの列選択信号への接続のみ
を図示しである。

この図には、２つの列１および２、ビットラインＢＬＩ
、　ＢＬＩおよびＢ１０．　Ｂ１０、その上にビットラ
イン接続Ｍを有するデータバスＤ、列選択ラインＣ３ｌ
およびＣ３２、列選択ライン上のそれぞれの制御電極接
点Ｔ、Ｕ、Ｗ、Ｙおよびそれぞれのビットライン接点Ｐ
、　Ｑ、　　Ｒ，Ｓを有するアクセストランジスタ４１
．４２．４３および４４、第１トランジスタ４５および
４６ならびに前記第１トランジスタ４５．４６の第２電
源端子上の接続Ｍが示されている。このレイアウトにお
いては、２つの列に共通な領域において、アクセストラ
ンジスタ回路、接点に至るラインおよび接点それ自体を
２つの平行な列ごとに織り混ぜることにより、きわめて
有効に基板領域を使用しうるようにしている。各列に対
して、アクセストランジスタ、接点に至るラインおよび
接点それ自体のために別個の領域を保留するレイアウト
と比べた場合のスペースの増加は、接点および接点に至
るラインを共用することにより、さらに大きな幅のゆと
りを生じた結果で、好ましい配置を実現するための充分
な余裕を与える。これがため、図示レイアウトでは２つ
のビットライン、この場合はＢＬＩおよびＢ１０の交差
Ｘを織込むようにしている。また、並列に多数のビット
の書込みまたは読出しを行うメモリの場合は、１つの対
の列のビットラインの負荷トランジスタを次の対の列の
アクセストランジスタおよび第１トランジスタの近傍の
基板のスポットに位置させるよう対のメモリセルの列を
配置することにより基板領域を節約しており、この場合
には、読取り手段、書込み手段およびデータラインはチ
ップ上に拡がる。

このような回路配置は列の幅のほぼ４倍の基板領域上の
対のメモリセルの列ごとにアクセストランジスタおよび
第１トランジスタを実現できるという利点を与える。

第５図は第４図示回路配置のレイアウトを示すもので、
対応する構成素子は第４図と同じ符号数字を用いて表示
しである。

図に示す回路配置は既知のＣｕＯ３２メタル層（ＣｕＯ
２−ｔｗｏ−ｍｅｔａｌ−１ａｙｅｒ）技術により構成
する。この場合には、第１および第２金属層（それぞれ
灰色および白色で図示）と拡散領域（破線で表示）間に
ポリシリコン　トラック（幅広の斜線で表示）を配置し
ている。

ポリシリコン　トラックは第４図と同じ符号数字を有す
る関連のアクセストランジスタおよび第１トランジスタ
の制御電極を構成する。また、列選択ラインＣ３Ｉ、　
ＣＳ２およびデータラインＤを第１金属層内に配置し、
ビットラインＢＬＩ、　ＢＬｌ、　ＢＬ２゜ＢＬ２およ
び電源ラインＶｓｓを第２金属層内に配置する。また、
拡散領域またはポリシリコントラックから第２金属層ラ
インに至る接点（それぞれＭ′Ｎ、　　Ｐ、　Ｑ、　Ｒ
，ＳおよびＭ’　）は第１金属層条片を介して伸長する
。

２つの金属層間の接点は交差記号（例えば、Ｍ２゜Ｎ２
．　Ｐ２．０２．　Ｒ２，Ｓ２）により表示するように
し、またビットラインＢＬ２のビットラインＢＬＩ　と
の交差Ｘは第１金属層条片を介して伸長するようにする
。また、図示を明瞭にするため、第５図のビットライン
は下にある拡散領域の所で中断させるようにしている。

完全なレイアウトではそれぞれ列選択ラインＣ３Ｉ、　
Ｃ５２およびデータラインＤの近傍にそれらと並列に位
置する残りの列選択ラインおよびデータラインについて
は図示を省略しである。

このように複数のデータラインおよび列選択ラインが存
在することにより、拡散領域およびポリシリコントラッ
クを第１金属層ラインに有効に接続する接点Ｍは第２金
属層条片を介して伸長させるようにし、また同じ理由に
より、ポリシリコントラック４５および４６を接点Ｍ′
まで伸長させるようにしている。

【図面の簡単な説明】

第１図は従来技術による既知の回路配置を示す図、 第２図は本発明による原理回路を示す図、第３図は２つ
の列間に共通の第１トランジスタを有する本発明回路の
第１実施例を示す図、第４図は本発明回路の第２実施例
を示す図、第５図は第４図示実施例のレイアウトを示す
図である。 １．２・・・列（カラム） １２、１３．２２．２３．３１〜３４．４１〜４４・・
・アクセストランジスタ １４、１５・・・アクセスゲート １６・・・位相反転増幅器 １７、１８・・・ビットライン負荷 ２４〜２９・・・トランジスタ ３５、４５．４６・・・第１トランジスタＣ・・・メモ
リセル Ｄ・・・データバス ＢＬ、　ＢＬＩ、　ＢＬ２．　ＢＬ、　ＢＬＩ、　ＢＬ
２・・・ビットラインＣＳ、　ＣＳＩ、　ＣＳ２・・・
列選択ラインＲ３・・・行選択ライン ＶＤＤ、　ＶＳＳ・・・電源端子 特許出願人　　　エヌ・ベー・フィリップス・フルーイ
ランペンファブリケン

Claims (1)

1. 【特許請求の範囲】 １、複数の列内にメモリセルを配置し、前記各列を２つ
   のビットラインに接続し、該列のメモリセルに情報を書
   込むため選択手段により該メモリセルを選択しうるよう
   にし、該選択手段はメモリセルに情報を供給するため該
   メモリセルをデータバスに接続した２つのビットライン
   に接続するとともに、該２つのビットラインの各々を関
   連の負荷を介して第１電源端子に接続し、さらに該デー
   タバスは第１ビットラインに信号を供給するラインを有
   し、かつ第２ビットライン上に論理的補数信号を発生さ
   せるため各列ごとにインバータ手段を配置するよう形成
   した集積メモリ回路において、列を選択するため該列内
   の第１ビットラインをデータバスに接続し、該列内の第
   １ビットラインを第１トランジスタを介して第２電源端
   子に接続し、前記第１トランジスタの制御電極をデータ
   バスに接続したことを特徴とする集積メモリ回路。 ２、２つの平行な列の１つを選択するため、関連の第２
   ビットラインを双方の列に共通の第１トランジスタを介
   して第２電源端子に接続したことを特徴とする特許請求
   の範囲第１項記載の集積メモリ回路。 ３、メモリ回路のレイアウトにおける２つの平行な列に
   関して、該２つの列に属する列選択ラインと該２つの列
   のすべてのメモリセルが存在する領域との間で第１の列
   の第１ビットラインを第２の列の第２ビットラインと交
   差させるようにしたことを特徴とする特許請求の範囲第
   １項または第２項記載の集積メモリ回路。 ４、メモリ回路のレイアウトにおいて２つの平行な列の
   １つを選択するため、関連の第２ビットラインを関連の
   第１トランジスタを介して双方の列に共通の接点により
   形成した第２電源端子に接続したことを特徴とする特許
   請求の範囲第１項または第３項記載の集積メモリ回路。 ５、メモリ回路のレイアウトにおいて、２つの平行な列
   の１つを選択するため関連の第１ビットラインを双方の
   列に共通の接点を介してデータバスに接続するようにし
   たことを特徴とする特許請求の範囲第１項ないし第４項
   のいずれか１項に記載の集積メモリ回路。