JPH01286200A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔概　要〕 半導体メモリ装置、特に、チップ上に設けられたテスト
回路により各セルのメモリ動作のテストを行えるように
した半導体メモリ装置に関し、配線数を少なくしてチッ
プサイズの増大を防止し、ひいてはチップのコストの上
昇を抑制し、テスト時間の短縮化にも寄与させることを
目的とし、チップ上で分割配置された複数のメモリセル
アレイと、外部からのアドレス信号に基づき該複数のメ
モリセルアレイの各個に対してセル選択のためのロウア
ドレス信号およびコラムアドレス信号を出力する周辺回
路と、前記複数のメモリセルアレイの各個においてそれ
ぞれ選択されたセルのデータを取り出すための複数のデ
ータ線対と、前記複数のメモリセルアレイの各個に対し
それぞれ対応のメモリセルアレイの近傍に配設された複
数の第１のテスト回路と、前記チップ上で比較的周辺に
配設された第２のテスト回路と、前記複数の第１のテス
ト回路と前記第２のテスト回路を接続する配線とを具備
し、前記複数の第１のテスト回路は、それぞれ対応のデ
ータ線に読出されたデータの各ビットの論理に基づき該
データに対応のセルのテストを行って該テストの結果を
前記配線上に出力し、前記第２のテスト回路は、該配線
上に出力された信号の各ビットの論理に基づいてメモリ
全体のテストを行うように構成する。 〔産業上の利用分野〕 本発明は、半導体メモリ装置に関し、特に、チップ上に
設けられたテスト回路により各セルのメモリ動作のテス
トを行えるようにした半導体メモリ装置に関する。 〔従来の技術〕 大容量化している金属・酸化物・半導体（ＭＯＳ）メモ
リにおいては、製造し始めてから製品として出荷できる
までに要する期間を短縮する観点から、該メモリのテス
ト時間の短縮は重要な課題である。そのため、テストを
行うための回路をチップ上に組み込み、複数ビットの論
理をとってテストする形態のメモリが、ＩＭ、４Ｍのダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
の分野で発表されている。大容量のＤＲＡＭにおいては
、ビット線の負荷容量を低減させるために、セルアレイ
を複数のブロック単位に分割して配置するのが一般的で
ある。その場合、分割された各セルアレイからテストす
べき複数ビットのデータを読出し、その論理をとってテ
ストするわけであるが、そのテスト回路がチップ上の一
部分に配置されている場合には、各セルアレイからテス
ト回路に至るデータ線の数、すなわち配線数は多くなる
。例えば、チップ上でｎ個のセルアレイに分割されてい
るものとすると、各セルアレイに対して一対の相補ビッ
ト線、すなわち一対の相補データ線が必要であるので、
各セルアレイからテスト回路に至る配線の総数は２ｎ本
となる。 第４図には従来形の一例としての半導体メモリ装置にお
けるセルアレイおよびテスト回路の配置形態が概略的に
示される。同図の例示はセルアレイが４個に分割配置さ
れたメモリ構成を示しており、説明の簡単化のため、デ
コーダ、バッファ、センスアンプ等の周辺回路について
はその図示は省略されている。 同図において、４０〜４３はそれぞれ分割配置されたメ
モリセルアレイ、Ｄｏ、π；ＤＩ＋Ｄｌ；Ｄ２＋酊；お
よびＤｉ、Ｄｔはメモリセルアレイの各個においてそれ
ぞれ選択されたセル（図示せず）のデータを取り出すた
めの相補データ線対、４４はテスト回路を示す。このテ
スト回路は、データ線００〜口、上のデータに応答する
ナントゲート４５と、データ線酊〜Ｇ上のデータに応答
するナントゲート４６と、該ナントゲート４５および４
６の出力に応答するナントゲート４７とから構成されて
いる。なお、４８は各メモリセルアレイからテスト回路
に至る配線を表している。 第４図の構成によれば、テスト回路４４は、各セルアレ
イ４０〜４３からそれぞれ対応のデータ線対を介して複
数ビット（この場合には８ビツト）のデータを読出し、
その読出されたデータの各ビットの論理を判定し、それ
によって、各セルのテスト、ひいてはメモリ全体のテス
トを行うようになっている。第４図の例示では、各セル
アレイからそれぞれ対応のデータ線００〜Ｄ、または■
〜低に読出されたデータの４ビツトがすべて“Ｈ”　レ
ベルか、あるいは′Ｌ”レベルであれば出力端子ＯＵＴ
に′Ｈ″レベルの信号が現れ、一方、１ビツトでも異な
れば“Ｌ”レベルの信号が現れるようになっている。従
って、出力端子ＯＵＴに現れる信号の論理レベルに応じ
て、メモリが正常であるか異常であるかを判定すること
ができる。 〔発明が解決しようとする課題〕 一般に、チップ上で配線領域が占めるスペースはその他
の機能素子領域が占めるスペースに比べて大きいことは
知られている。従って、各セルアレイからテスト回路に
至る配線数が多くなることは、チップに占める配線領域
が相対的に大きくなることを意味する。言い換えると、
その他の機能素子領域が占めるスペースが一定であるも
のとすると、相対的にチップサイズが増大することを意
味する。これは、チップのコストの増大にもつながるの
で、好ましいとは言えない。 上述した従来形の構成（第４図）によれば、テスト回路
４４がチップの一部分に配置されているため、各セルア
レイ４０〜４３から該テスト回路に至るデータ線の数（
配線数）は、分割したセルアレイの数に応じて増大する
。同図の例示では、４個に分割配置されたセルアレイに
対して配線４８の数は８本となる。つまり、セルアレイ
の分割数が多くなるに従い、チップに占める配線領域が
相対的に大きくなって、チップサイズの増大を招く。 これを回避するためには分割するセルアレイの数を少な
くすればよいが、セルアレイの分割数が少なくなると、
■各セルアレイ単位でのビット線の負荷容量が増大する
、■テスト回路において一度に試験を行うことができる
ビット数が相応して少なくなるため、全体的にメモリの
テスト時間が長くなる、といった課題が生じる。 本発明は、上述した従来技術における課題に鑑み創作さ
れたもので、配線数を少なくしてチップサイズの増大を
防止し、ひいてはチップのコストの上昇を抑制し、テス
ト時間の短縮化にも寄与し得る半導体メモリ装置を提供
することを目的としている。 （課題を解決するための手段〕 上述した従来技術における課題は、チップ上で配線領域
が占めるスペースに比べてその他の機能素子領域が占め
るスペースが比較的小さいことに着目し、複数のテスト
回路をチップ上で適宜分散配置することにより、解決さ
れる。 従って、本発明による半導体メモリ装置は、第１図の原
理図に示されるように、チップ７上で分割配置された複
数のメモリセルアレイＩＩ〜１７と、外部からのアドレ
ス信号ＡＤＤに基づき該複数のメモリセルアレイの各個
に対してセル選択のためのロウアドレス信号ＡＤＲ，〜
ＡＤＲ，、およびコラムアドレス信号へ〇Ｃ，〜＾ＤＣ
，を出力する周辺回路２と、前記複数のメモリセルアレ
イの各個においてそれぞれ選択されたセルのデータを取
り出すための複数のデータ線対３．□３１ｂ；・・・・
・・：３７□３ｎｂと、前記複数ｐメモリセルアレイの
各個に対しそれぞれ対応のメモリセルアレイの近傍に配
設された複数の第１のテスト回路４１〜４．１と、前記
チップ上で比較的周辺に配設された第２のテスト回路５
と、前記複数の第１のテスト回路と前記第２のテスト回
路を接続する配ｖＡ６とを具備し、ここで、前記複数の
第１のテスト回路は、それぞれ対応のデータ線に読出さ
れたデータの各ビットの論理に基づき該データに対応の
セルのテストを行って該テストの結果を前記配線上に出
力し、前記第２のテスト回路は、該配線上に出力された
信号の各ビットの論理に基づいてメモリ全体のテストを
行うようになっている。 〔作　用〕 従来形のようにテスト回路がチップ上の一部分に配置さ
れている場合（第１図の例示では複数の第１のテスト回
路４．′〜札が無い状態に相当）には、各セルアレイか
ら該テスト回路に至る配線の数は２ｎ本となる。 これに対し、本発明の構成によれば、複数の第１のテス
ト回路４１〜４７がチップ上で分割配置された複数のメ
モリセルアレイ　１１〜ｌ、ｌの近傍、すなわちチップ
上でほぼ中央部分に配設され、がっ、第２のテスト回路
５が該チップ上で比較的周辺部分に配設されている。従
って、該第１のテスト回路と第２のテスト回路を接続す
る配線６の本数はｎ本となる。つまり、従来形に比して
配線の数を半分にすることができる。 なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。 Ｃ実施例〕 第２図には本発明の一実施例としての半導体メモリ装置
の構成がブロック的に示される。同図の例示は、説明の
簡単化のため、メモリセルアレイがチップ上で４個に分
割配置されている場合のメモリ構成を示す。 第２図において、１０〜１３はそれぞれチップ上で分割
配置された同じメモリ容量のメモリセルアレイ（ＭＣ＾
）を示す。各メモリセルアレイにおいては、複数のワー
ド線（代表して札で表示）と複数のピント線対（代表し
てＢＬおよび■で表示）の交差部にそれぞれ、トランジ
スタＱおよびキャパシタＣからなるダイナミック型メモ
リセルが配設されている。 １４はクロック発生器であって、チップ外部から入力さ
れる各制御信号、同図の例示ではロー・アクティブのロ
ウアドレスアクセス制御信号ＲＡＳ、ロー・アクティブ
のコラムアドレスアクセス制御信号画およびロー・アク
ティブのライト・イネーブル信号層、に応答してアドレ
スアクセスあるいはデータの書込みに必要な制御クロッ
ク、およびテストモードと通常モードとの切換えを行う
ためのテスト信号ＴＥを出力する機能を有している。 １５はデータ人カバソファであって、クロック発生器１
４からの制御クロックに応答してチップ外部からの入力
データＤＩＮのバッファリングを行い、互いに相補関係
にある１対の信号ＤＩおよび肝を出力する。１６はアド
レスバッファであって、クロック発生器１４からの制御
クロックに応答してチップ外部からのアドレス信号ＡＯ
−Ａ、のバッファリングを行う機能を有している。 １７〜２０はそれぞれメモリセルアレイ１０〜１３の各
個に対応して設けられたロウデコーダ（ＲＤ）であって
、アドレスバッファ１６を介して入力されるアドレス信
号の上位側の複数ビットを解読し、該解読に基づきそれ
ぞれ対応のメモリセルアレイに対してセル選択のための
ロウアドレス信号を出力する機能を有している。このロ
ウアドレス信号が出力されると、各メモリセルアレイに
おいていずれか１本のワード線孔が選択される。２１お
よび２２はコラムデコーダ（ＣＤ）を示す。コラムデコ
ーダ２Ｈ２２）は、メモリセルアレイ１０および１１　
（１２および１３）に対応して設けられ、アドレスパン
ツ１１６を介して入力されるアドレス信号の下位側の複
数ビットを解読し、該解読に基づき対応の２つのメモリ
セルアレイに対してセル選択のためのコラムアドレス信
号を出力する機能を有している。このコラムアドレス信
号が出力されると、２つのメモリセルアレイ１０および
１１　（１２および１３）においてそれぞれ対応するい
ずれか１対のビット線ＢＬおよび肛が選択される。 各メモリセルアレイとコラムデコーダとの間にはそれぞ
れ同じ構成の回路Ｓが介在されており、該回路Ｓは、選
択されたメモリセルからビット線ＢＬおよび■上に読出
されたデータのレベル増幅を行うセンス増幅器（Ｓ／Ａ
）と、選択されたセルのデータをセルアレイの外に取り
出すためのデータ線対Ｄ８ａ、ＤＢｏ　；ＤＢｔ、ＤＢ
ｌ　；ＤＯ□、ＤＯ□；ＤＢｔ１ｎＤＢｆｆと、対応の
コラムデコーダによって選択された時に対応のセンス増
幅器を介して読出されたデータを対応のデータ線対に伝
達するための１対のトランジスタとから構成されている
。２３〜２６はそれぞれ対応のデータ線対ＤＢ６．　Ｄ
Ｂ、〜ＤＢｓ、ＤＢｓ上に出力されたデータのレベル増
幅を行う前置増幅器（Ｐ／Ａ）を示す。 各データ線ＤＢ６．頂３０　、ＤＢｔ、ＤＢｔ　、ＤＢ
ｔ、酊１ｚ　、　ＤＢｓおよび酊［上に現れる信号をそ
れぞれ、Ｓａ＋Ｓｏ＋’Ｓ＋＋錆−１Ｓ２．Ω＋Ｓ！お
よび肩とする。 ２７および２８はそれぞれテスト回路を示す。本実施例
では、テスト回路２７　（２８）は、チップ上でメモリ
セルアレイ１０および１１　（１２および１３）に対応
して該メモリセルアレイの近傍に配設され、主な機。 能としては、アドレスバッファ１６を介して供給される
アドレス信号の下位側複数ビットのいずれか１ビツトの
信号Ａｔとクロック発生器１４からのテスト信号ＴＨに
応答し、それぞれ対応のデータ線ＤＢ０〜酊ＩＩ（ＤＢ
！〜酊へ）に接続されたデータＳ０〜ｓｔ　（ｓｚ〜肩
）に対応のセルのテストを行い、その結果を信号Ｔ、お
よびＴ＋　（Ｔｚおよびｉｚ）として配線り上に出力す
る。 ２９は第２のテスト回路を示し、該テスト回路２９は、
チップ上で比較的周辺に配設され、主な機能としては、
アドレスバッファ１６を介して供給されるアドレス信号
の下位側複数ビットのいずれか１ビツトの信号Ａｊとク
ロック発生器１４からのテスト信号ＴＨに応答し、上述
の配線り上に出力された信号Ｔ１〜′行の各ビットの論
理に基づいてメモリ全体のテストを行い、その結果を信
号Ｔ、および石として出力する。 なお、配線しは、チップ上のほぼ中央に配置されたテス
ト回路２７および２８から、チップの周辺部分に配置さ
れたテスト回路２９に至る配線を表している。 ３０はデータ出力バッファであって、２つの電源ライン
ＶｃｃおよびＶｓｓの間にｎチャネル型トランジスタＱ
□および口７．が直接続された構成を有している。ここ
で、ｎチャネル型トランジスタＯ□はテスト回路２９の
出力信号Ｔ、の“Ｈ″レベル応答してオンし、ｎチャネ
ル型トランジスタＱＲ２はテスト回路２９の出力信号も
の“■”レベルに応答してオンするようになっている。 各セルから読出されるデータまたはテスト結果を指示す
る信号は、２つのトランジスタＱ１およびＱ。の共通接
続点より出力データＤ。Ｕ７として出力される。 次に、第２図に示される各テスト回路の構成例について
、第３図（ａ）および（ｂ）を参照しながら説明する。 第３図（ａ）はテスト回路２７（または２８）の構成例
を示す。同図に示されるテスト回路２７　（２８）は、
アドレス信号Ａｉに応答するインバータ３１と、アドレ
ス信号Ａｉおよびテスト信号ＴＨに応答するノアゲート
３２と、反転したアドレス信号■およびテスト信号ＴＨ
に応答するノアゲート３３と、アドレス信号＾ｉおよび
テスト信号ＴＥに応答するノアゲート３４と、反転した
アドレス信号「およびテスト信号ＴＥに応答するノアゲ
ート３５と、セルから読出されたデータ５ｏ（Ｓｔ）お
よびＳｌ　（Ｓ３）に応答するアンドゲート３６と、セ
ルから読出されたデータ肩（肩）および訂（Ｓ３）に応
答するアンドゲート３７と、ノアゲート３２の出力に応
答してオンし、データ５ｏ（Ｓｔ）を信号ｒｔ（ｒｚ）
として伝達するトランジスタ３８と、ノアゲート３３の
出力に応答してオンし、データ５ｌ（Ｓ３）を信号Ｔ＋
（Ｔｇ）として伝達するトランジスタ３９と、テスト信
号ＴＨに応答してオンし、アンドゲート３６の、出力を
信号ＴＩ（Ｔｇ）として伝達するトランジスタ４０と、
ノアゲート３４の出力に応答してオンし、データΩ（Ｓ
、）を信号Ｔ＋　（Ｔｔ　）として伝達するトランジス
タ４１と、ノアゲート３５の出力に応答してオンし、デ
ータ訂（肩）を信号Ｔ、　（ｒｚ）として伝達するトラ
ンジスタ４２と、テスト信号ＴＨに応答してオンし、ア
ンドゲート３７の出力を信号Ｔ、　（Ｔりとして伝達す
るトランジスタ４３とから構成されている。 テストモード時においてセルからデータを読出す時は、
データの書込み時と同様に、テスト信号ＴＥを“１１”
　レベルにする。これによって、ノアゲート３２〜３５
のすべての出力が“Ｌ″レベルなり、それによって対応
のトランジスタ３Ｂ、３９．４１ｎ４２がカットオフ状
態となる。一方、トランジスタ４０および４３はオン状
態となるので、対応のアンドゲート３６および３７の出
力は後段側に伝達され得る状態となる。つまり、アドレ
ス指定によりセルから読出されたデータ５ｏ（ｓｚ）お
よび５ｌ（Ｓ３）の論理積に基づいた結果が信号Ｔ、　
（ｉｚ）として出力されると共に、同じくセルから読出
されたデータＳｏ　（Ｓｔ）および訂（酊）の論理積に
基づいた結果が信号「（五）として出力される。 なお、通常のメモリ動作を行わせる時は、テスト信号Ｔ
Ｅを“Ｌ”　レベルに保って適宜アドレス信号＾ｉを印
加する。 次に、第３図（ｂ）はテスト回路２９の構成例を示す。 同図に示されるテスト回路２９は、アドレス信号Ａｊに
応答するインバータ５１と、アドレス信号Ａｊおよびテ
スト信号ＴＥに応答するノアゲート５２と、反転したア
ドレス信号紅およびテスト信号ＴＨに応答するノアゲー
ト５３と、アドレス信号Ａｊおよびテスト信号ＴＨに応
答するノアゲート５４と、反転したアドレス信号「およ
びテスト信号ＴＨに応答するノアゲート５５と、テスト
回路２７および２８からの信号Ｔ＋およびＴ２に応答す
るナントゲート５６と、テスト回路２７および２８から
の信号浦およびｈに応答するナントゲート５７と、８亥
ナントゲート５６および５７の出力に応答するナントゲ
ート５８と、該ナントゲート５８の出力に応答するイン
バータ５９と、ノアゲート５２の出力に応答してオンし
、信号Ｔ１を信号Ｔ３として伝達するトランジスタ６０
と、ノアゲート５３の出力に応答してオンし、信号Ｔ２
を信号Ｔ、として伝達するトランジスタ６１と、テスト
信号ＴＨに応答してオンし、ナントゲート５８の出力を
信号Ｔ、として伝達する１ランジスタロ２と、ノアゲー
ト５４の出力に応答してオンし、信号葺を信号１行とし
て伝達するトランジスタ６３と、ノアゲート５５の出力
に応答してオンし、信号りを信号もとして伝達するトラ
ンジスタ６４と、テスト信号ＴＥに応答してオンし、イ
ンバータ５９の出力を信号もとして伝達するトランジス
タ６５とから構成されている。 テストモードの時は、テスト信号ＴＥを“Ｈ＃レベルに
する。これによって、ノアゲート５２〜５５のすべての
出力力（”ｌ”レベルとなり、それによって対応のトラ
ンジスタ６０，６１，６３．６４がカットオフ状態とな
る。一方、トランジスタ６２および６５はオン状態とな
るので、ナントゲート５８の出力およびインバータ５９
の出力はそれぞれ後段側に伝達され得る状態となる。つ
まり、テスト回路２７および２８から出力される信号Ｔ
、、　Ｔ、　、Ｔ！および五に応答してナントゲート５
６〜５８において行われる論理演算に基づいた結果が、
信号Ｔ、として出力され、あるいはインバータ５９を介
して信号もとして出力される。 通常のメモリ動作は、テスト信号ＴＥを“Ｌ”レベルに
保って適宜アドレス信号Ａｊを印加することにより、実
現される。 第２図〜第４図に示される装置の構成によれば、各セル
アレイからそれぞれ対応のデータ線ＤＢ、〜ＤＢ、また
はＤＢ６−　ＤＢ３に読出されたデータの４ビツトがす
べて“Ｈ”レベルか、あるいは“Ｌ”レベルであれば出
力り。、として“Ｈ”レベルの信号が現れ、一方、１ビ
ツトでも異なれば“し”レベルの信号が現れるようにな
っている。それ故、テスト信号ＴＥを“Ｈ′″レベルに
した状態で出力データｏｏｕｔの論理レベルに基づき、
メモリが正常であるか異常であるかの判定を行うことが
できる。 なお、上述した実施例ではセルアレイが４個に分割配置
され、かつ、最終的なテスト回路２９において一度にテ
ストを行うビット数が４つの場合について説明したが、
セルアレイの分割数あるいは一度にテストを行うビット
数については、本発明の要旨から逸脱することなく、そ
れぞれ任意に変更可能であることは当業者にとって明ら
かであろう。 〔発明の効果〕 以上説明したように本発明の半導体メモリ装置によれば
、複数のテスト回路をチップ上で適宜分散配置すること
により、分割配置された各メモリセルアレイとテスト回
路とを接続する配線の数を従来形に比して少な（し、そ
れによって、チップサイズの増大を防止し、ひいてはチ
ップのコストの上昇を抑制することができる。 また、分割配置されているメモリセルアレイの数に応じ
て一度に試験を行うことができるビット数も多くなるの
で、テスト時間の短縮化にも寄与させることができる。 ４ｎ

【図面の簡単な説明】

第１図は本発明による半導体メモリ装置の原理図、 第２図は本発明の一実施例としての半導体メモリ装置の
構成をブロック的に示した図、第３図（ａ）および（ｂ
）は第２図における各テスト回路の構成例を示す回路図
、 第４図は従来形の一例としての半導体メモリ装置におけ
るセルアレイおよびテスト回路の配置形態を概略的に示
した図、 である。 （符号の説明） １１〜１７・・・メモリセルアレイ、 ２・・・周辺回路、 ３１、〜３，１ｋ・・・データ線、 ４ｎ〜４１１・・・第１のテスト回路、５・・・第２の
テスト回路、 ６・・・配線、 ７・・・チップ、 八〇〇・・・アドレス信号、 ＾ＤＲ，〜ＡＤＲ１ｌ・・・ロウアドレス信号、ＡＤＣ
，〜ＡＤＣ，ｌ・・・コラムアドレス信号。

Claims (1)

1. 【特許請求の範囲】 チップ（７）上で分割配置された複数のメモリセルアレ
   イ（１＿１〜１＿ｎ）と、 外部からのアドレス信号（ＡＤＤ）に基づき該複数のメ
   モリセルアレイの各個に対してセル選択のためのロウア
   ドレス信号（ＡＤＲ＿１〜ＡＤＲ＿ｎ）およびコラムア
   ドレス信号（ＡＤＣ＿１〜ＡＤＣ＿ｎ）を出力する周辺
   回路（２）と、 前記複数のメモリセルアレイの各個においてそれぞれ選
   択されたセルのデータを取り出すための複数のデータ線
   対（３＿１＿ａ、３＿１＿ｂ；・・・・・・；３＿ｎ＿
   ａ、３＿ｎ＿ｂ）と、前記複数のメモリセルアレイの各
   個に対しそれぞれ対応のメモリセルアレイの近傍に配設
   された複数の第１のテスト回路（４＿１〜４＿ｎ）と、
   前記チップ上で比較的周辺に配設された第２のテスト回
   路（５）と、 前記複数の第１のテスト回路と前記第２のテスト回路を
   接続する配線（６）とを具備し、 前記複数の第１のテスト回路は、それぞれ対応のデータ
   線に読出されたデータの各ビットの論理に基づき該デー
   タに対応のセルのテストを行って該テストの結果を前記
   配線上に出力し、前記第２のテスト回路は、該配線上に
   出力された信号の各ビットの論理に基づいてメモリ全体
   のテストを行うようになっている半導体メモリ装置。