JP2786020B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2786020B2 JP2786020B2 JP3050503A JP5050391A JP2786020B2 JP 2786020 B2 JP2786020 B2 JP 2786020B2 JP 3050503 A JP3050503 A JP 3050503A JP 5050391 A JP5050391 A JP 5050391A JP 2786020 B2 JP2786020 B2 JP 2786020B2
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- Japan
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- row decoder
- output
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- multiplexers
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Links
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- 230000004044 response Effects 0.000 claims description 7
- 230000000694 effects Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 3
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- 230000000295 complement effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 1
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- 102200091804 rs104894738 Human genes 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、半導体メモリ装置の行デコーダに関する。
し、特に、半導体メモリ装置の行デコーダに関する。
【０００２】
【従来の技術】従来、この種の半導体メモリ装置は図３
に示されているように行デコーダ１がアドレス信号をデ
コードし、これに基づき行デコーダワード線ドライバ２
ａ〜２ｈがワード線Ｗ1〜Ｗ32中の１本を駆動してい
た。
に示されているように行デコーダ１がアドレス信号をデ
コードし、これに基づき行デコーダワード線ドライバ２
ａ〜２ｈがワード線Ｗ1〜Ｗ32中の１本を駆動してい
た。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置では、ワード線は常に１本ずつ選択されるの
で、全ワードにわたって同一のデータを書き込む場合
や、同一のデータをワード単位でメモリセルに繰り返し
書き込む場合でも、１ワードずつ書き込む以外に方法が
なく、データの書き込みに長時間を要するという問題点
があった。
メモリ装置では、ワード線は常に１本ずつ選択されるの
で、全ワードにわたって同一のデータを書き込む場合
や、同一のデータをワード単位でメモリセルに繰り返し
書き込む場合でも、１ワードずつ書き込む以外に方法が
なく、データの書き込みに長時間を要するという問題点
があった。
【０００４】
【課題を解決するための手段】本発明の要旨は、行列状
に配置された複数のメモリセルと、メモリセルの複数の
行にそれぞれ接続された複数のワード線と、複数のワー
ド線を選択的に駆動する行デコーダユニットとを備えた
半導体メモリ装置において、上記行デコーダユニット
は、アドレスビットの一部に応答して複数の出力線の１
本を活性レベルに移行する第１行デコーダと、上記複数
の出力線のそれぞれに対応して設けられ上記複数の出力
線のそれぞれと制御信号線とに接続され該制御信号線の
レベルに応答して第１行デコーダの出力線のレベルを出
力する第１モードと上記第１行デコーダの出力線のレベ
ルとは無関係に活性レベルを出力する第２モードとの間
で切り替えられる複数のマルチプレクサと、上記複数の
マルチプレクサにそれぞれ対応して設けられ複数のワー
ド線群がそれぞれ接続された複数のデコーダ回路を有し
上記複数のマルチプレクサが第１モードで機能している
ときには上記複数のマルチプレクサから転送される活性
レベルの供給されるデコーダ回路がアドレスビットの残
部に応答して該デコーダ回路に接続されたワード線群か
らワード線を選択して駆動し上記複数のマルチプレクサ
が第２モードで機能しているときには上記複数のデコー
ダ回路が上記アドレス信号の残部に応答して上記複数の
ワード線群からそれぞれワード線を選択して駆動する第
２行デコーダとを備えたことである。
に配置された複数のメモリセルと、メモリセルの複数の
行にそれぞれ接続された複数のワード線と、複数のワー
ド線を選択的に駆動する行デコーダユニットとを備えた
半導体メモリ装置において、上記行デコーダユニット
は、アドレスビットの一部に応答して複数の出力線の１
本を活性レベルに移行する第１行デコーダと、上記複数
の出力線のそれぞれに対応して設けられ上記複数の出力
線のそれぞれと制御信号線とに接続され該制御信号線の
レベルに応答して第１行デコーダの出力線のレベルを出
力する第１モードと上記第１行デコーダの出力線のレベ
ルとは無関係に活性レベルを出力する第２モードとの間
で切り替えられる複数のマルチプレクサと、上記複数の
マルチプレクサにそれぞれ対応して設けられ複数のワー
ド線群がそれぞれ接続された複数のデコーダ回路を有し
上記複数のマルチプレクサが第１モードで機能している
ときには上記複数のマルチプレクサから転送される活性
レベルの供給されるデコーダ回路がアドレスビットの残
部に応答して該デコーダ回路に接続されたワード線群か
らワード線を選択して駆動し上記複数のマルチプレクサ
が第２モードで機能しているときには上記複数のデコー
ダ回路が上記アドレス信号の残部に応答して上記複数の
ワード線群からそれぞれワード線を選択して駆動する第
２行デコーダとを備えたことである。
【０００５】
【発明の作用】上記構成に係る半導体メモリでは、制御
信号が個別選択モードを指定するとマルチプレクサは第
１行デコーダの出力をそのまま第２行デコーダに転送
し、第２行デコーダは１本のワード線を選択する。
信号が個別選択モードを指定するとマルチプレクサは第
１行デコーダの出力をそのまま第２行デコーダに転送
し、第２行デコーダは１本のワード線を選択する。
【０００６】制御信号が一括選択モードを指定すると、
マルチプレクサは第２行デコーダに第１行デコーダの出
力とは無関係に活性レベルを送り、第２行デコーダは複
数のワード線を同時に選択する。
マルチプレクサは第２行デコーダに第１行デコーダの出
力とは無関係に活性レベルを送り、第２行デコーダは複
数のワード線を同時に選択する。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００８】図１は本発明の一実施例を示すブロック図
である。この半導体メモリ装置は、５ビットのアドレス
信号Ａ0〜Ａ4で３２本のワード線Ｗ1〜Ｗ32に対しての
選択を行う。
である。この半導体メモリ装置は、５ビットのアドレス
信号Ａ0〜Ａ4で３２本のワード線Ｗ1〜Ｗ32に対しての
選択を行う。
【０００９】１は行デコーダＡであり、アドレス信号の
上位３ビットＡ2〜Ａ4に対応して、８本の出力信号線の
うちから１本を高レベルに移行させる。２ａ〜２ｈは行
デコーダＢワード線ドライバであり、これら行デコーダ
Ｂ／ワード線ドライバ２ａ〜２ｈはそれぞれ行デコーダ
Ａの８本の出力信号線に対応をしている。高レベルに移
行した出力信号線に対応する行デコーダＢ／ワード線ド
ライバ２ａ〜２ｈのみがアドレス信号の下位２ビットＡ
0，Ａ1に応答して、４本のワード線の内の１本だけを選
択し、その選択されたワード線を高レベルに移行させ
る。
上位３ビットＡ2〜Ａ4に対応して、８本の出力信号線の
うちから１本を高レベルに移行させる。２ａ〜２ｈは行
デコーダＢワード線ドライバであり、これら行デコーダ
Ｂ／ワード線ドライバ２ａ〜２ｈはそれぞれ行デコーダ
Ａの８本の出力信号線に対応をしている。高レベルに移
行した出力信号線に対応する行デコーダＢ／ワード線ド
ライバ２ａ〜２ｈのみがアドレス信号の下位２ビットＡ
0，Ａ1に応答して、４本のワード線の内の１本だけを選
択し、その選択されたワード線を高レベルに移行させ
る。
【００１０】３はマルチプレクサ回路であり、制御信号
Ｃが低レベルの場合は、行デコーダＡ１の出力内容をそ
のままの行デコーダＢ／ワード線ドライバ２ａ〜２ｈに
入力する。
Ｃが低レベルの場合は、行デコーダＡ１の出力内容をそ
のままの行デコーダＢ／ワード線ドライバ２ａ〜２ｈに
入力する。
【００１１】ところが制御信号Ｃが高レベルの場合は、
行デコーダＡ１の出力内容と無関係に全てのマルチプレ
クサ３が高レベル信号を出力する。したがって、全ての
行デコーダＢ／ワード線ドライバ２ａ〜２ｈに高レベル
信号が入力される。その結果、全ての行デコーダＢ／ワ
ード線ドライバ２ａ〜２ｈがアドレス信号の下位２ビッ
トＡ0，Ａ1に応答して４本のワード線からそれぞれ１本
のワード線を選択し、４本間隔で合計８本のワード線が
同時に高レベルになる。
行デコーダＡ１の出力内容と無関係に全てのマルチプレ
クサ３が高レベル信号を出力する。したがって、全ての
行デコーダＢ／ワード線ドライバ２ａ〜２ｈに高レベル
信号が入力される。その結果、全ての行デコーダＢ／ワ
ード線ドライバ２ａ〜２ｈがアドレス信号の下位２ビッ
トＡ0，Ａ1に応答して４本のワード線からそれぞれ１本
のワード線を選択し、４本間隔で合計８本のワード線が
同時に高レベルになる。
【００１２】一実施例では、マルチプレクサ回路３をＡ
ＮＤ−ＮＯＲ型の複合ゲートで構成しているが、図２に
示されているように２個のＭＯＳトランジスタＱ1，Ｑ2
で同様の機能を持たせることもできる。
ＮＤ−ＮＯＲ型の複合ゲートで構成しているが、図２に
示されているように２個のＭＯＳトランジスタＱ1，Ｑ2
で同様の機能を持たせることもできる。
【００１３】上記構成は多層化技術を適用することで容
易に実現できる。特に、上記実施例においてはワード線
を「４本間隔」で選択するとしているが、これは現在の
ダイナミックメモリなどに代表される半導体メモリのメ
モリセル部が図４，図５に示されているような配置にな
っており、メモリセルの良／不良を判別するための入力
テストパターンが、４ワード単位以内の同一入力データ
パターンの繰り返しにより、構成されることが多いこと
による。
易に実現できる。特に、上記実施例においてはワード線
を「４本間隔」で選択するとしているが、これは現在の
ダイナミックメモリなどに代表される半導体メモリのメ
モリセル部が図４，図５に示されているような配置にな
っており、メモリセルの良／不良を判別するための入力
テストパターンが、４ワード単位以内の同一入力データ
パターンの繰り返しにより、構成されることが多いこと
による。
【００１４】なお、図１，図３中の黒丸は省略を示して
いる。
いる。
【００１５】
【発明の効果】以上説明したように本発明は、同一のデ
ータを同時に書き込む場合や、ワード単位で同一のデー
タを繰り返し書き込む場合に、制御信号Ｃを高レベルと
して、４本間隔の複数のワード線を同時に選択すること
ができる。したがって、書き込み時間を約（４／全ワー
ド線数）に短縮できるという効果がある。
ータを同時に書き込む場合や、ワード単位で同一のデー
タを繰り返し書き込む場合に、制御信号Ｃを高レベルと
して、４本間隔の複数のワード線を同時に選択すること
ができる。したがって、書き込み時間を約（４／全ワー
ド線数）に短縮できるという効果がある。
【図１】一実施例の回路図である。
【図２】マルチプレクサの他の構成を示す回路図であ
る。
る。
【図３】従来例のブロック図である。
【図４】メモリセルの構成を示す回路図である。
【図５】メモリセルを形成するマスクのレイアウト図で
ある。
ある。
１ 行デコーダＡ（第１行デコーダ） ２ａ〜２ｈ 行デコーダＢ／ワード線ドライバ（第２行
デコーダ） ３ マルチプレクサ回路 Ｗ1〜Ｗ32 ワード線 ＷＡ1〜ＷＡ4，ＷＢ1〜ＷＢ4 ワード線 ７ ディジット線 ８ メモリセル
デコーダ） ３ マルチプレクサ回路 Ｗ1〜Ｗ32 ワード線 ＷＡ1〜ＷＡ4，ＷＢ1〜ＷＢ4 ワード線 ７ ディジット線 ８ メモリセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｆ (56)参考文献 特開 昭63−244394（ＪＰ，Ａ) 特開 昭63−244491（ＪＰ，Ａ) 特開 平４−163785（ＪＰ，Ａ) 特開 平４−258880（ＪＰ，Ａ) 特開 平３−147599（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407
Claims (2)
- 【請求項１】 行列状に配置された複数のメモリセル
と、メモリセルの複数の行にそれぞれ接続された複数の
ワード線と、複数のワード線を選択的に駆動する行デコ
ーダユニットとを備えた半導体メモリ装置において、 上記行デコーダユニットは、アドレスビットの一部に応
答して複数の出力線の１本を活性レベルに移行する第１
行デコーダと、上記複数の出力線のそれぞれに対応して設けられ上記複
数の出力線のそれぞれと 制御信号線とに接続され該制御
信号線のレベルに応答して第１行デコーダの出力線のレ
ベルを出力する第１モードと上記第１行デコーダの出力
線のレベルとは無関係に活性レベルを出力する第２モー
ドとの間で切り替えられる複数のマルチプレクサと、上記複数のマルチプレクサにそれぞれ対応して設けられ
複数のワード線群がそれぞれ接続された複数のデコーダ
回路を有し上記複数のマルチプレクサが第１モードで機
能しているときには上記複数のマルチプレクサから転送
される活性レベルの供給されるデコーダ回路がアドレス
ビットの残部に応答して該デコーダ回路に接続されたワ
ード線群からワード線を選択して駆動し上記複数のマル
チプレクサが第２モードで機能しているときには上記複
数のデコーダ回路が上記アドレス信号の残部に応答して
上記複数のワード線群からそれぞれワード線を選択して
駆動 する第２行デコーダとを備えたことを特徴とする半
導体メモリ装置。 - 【請求項２】 上記複数のマルチプレクサの各々は上記
出力線のうちの１本と上記制御信号線とに接続されたア
ンドゲートと、上記制御信号線に接続され相補制御信号
を形成する第１インバータと、上記アンドゲートの出力
と相補制御信号の供給されるノアゲートと、該ノアゲー
トに接続された第２インバータとで構成された請求項１
記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3050503A JP2786020B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3050503A JP2786020B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04268289A JPH04268289A (ja) | 1992-09-24 |
| JP2786020B2 true JP2786020B2 (ja) | 1998-08-13 |
Family
ID=12860761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3050503A Expired - Fee Related JP2786020B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786020B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100312984B1 (ko) * | 1998-12-30 | 2001-12-12 | 박종섭 | 반도체메모리장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2603206B2 (ja) * | 1987-03-16 | 1997-04-23 | シーメンス、アクチエンゲゼルシヤフト | 多段集積デコーダ装置 |
| JP2603205B2 (ja) * | 1987-03-16 | 1997-04-23 | シーメンス、アクチエンゲゼルシヤフト | 多段集積デコーダ装置 |
-
1991
- 1991-02-22 JP JP3050503A patent/JP2786020B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04268289A (ja) | 1992-09-24 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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