JPH04268289A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH04268289A JPH04268289A JP3050503A JP5050391A JPH04268289A JP H04268289 A JPH04268289 A JP H04268289A JP 3050503 A JP3050503 A JP 3050503A JP 5050391 A JP5050391 A JP 5050391A JP H04268289 A JPH04268289 A JP H04268289A
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- Japan
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- row decoder
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- response
- semiconductor memory
- word lines
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000004044 response Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 6
- 239000002131 composite material Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は半導体メモリ装置に関し
、特に、半導体メモリ装置の行デコーダに関する。
、特に、半導体メモリ装置の行デコーダに関する。
【0002】
【従来の技術】従来、この種の半導体メモリ装置は図3
に示されているように行デコーダ1がアドレス信号をデ
コードし、これに基づき行デコーダワード線ドライバ2
a〜2hがワード線W1〜W32中の1本を駆動してい
た。
に示されているように行デコーダ1がアドレス信号をデ
コードし、これに基づき行デコーダワード線ドライバ2
a〜2hがワード線W1〜W32中の1本を駆動してい
た。
【0003】
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置では、ワード線は常に1本ずつ選択されるの
で、全ワードにわたって同一のデータを書き込む場合や
、同一のデータをワード単位でメモリセルに繰り返し書
き込む場合でも、1ワードずつ書き込む以外に方法がな
く、データの書き込みに長時間を要するという問題点が
あった。
メモリ装置では、ワード線は常に1本ずつ選択されるの
で、全ワードにわたって同一のデータを書き込む場合や
、同一のデータをワード単位でメモリセルに繰り返し書
き込む場合でも、1ワードずつ書き込む以外に方法がな
く、データの書き込みに長時間を要するという問題点が
あった。
【0004】
【課題を解決するための手段】本発明の要旨は行列状に
配置された複数のメモリセルと、メモリセルの複数の行
にそれぞれ接続された複数のワード線と、複数のワード
線を選択的に駆動する行デコーダユニットとを備えた半
導体メモリ装置において、上記行デコーダユニットは、
アドレスビットの一部に応答して複数の出力線の1本を
活性レベルに移行する第1行デコーダと、制御信号に応
答して第1行デコーダの出力線のレベルを出力するか第
1行デコーダの出力線のレベルと無関係に活性レベルを
出力するマルチプレクサと、マルチプレクサから供給さ
れる出力とアドレスビットの残部に応答して複数のワー
ド線を選択的に駆動する第2行デコーダを備えたことで
ある。
配置された複数のメモリセルと、メモリセルの複数の行
にそれぞれ接続された複数のワード線と、複数のワード
線を選択的に駆動する行デコーダユニットとを備えた半
導体メモリ装置において、上記行デコーダユニットは、
アドレスビットの一部に応答して複数の出力線の1本を
活性レベルに移行する第1行デコーダと、制御信号に応
答して第1行デコーダの出力線のレベルを出力するか第
1行デコーダの出力線のレベルと無関係に活性レベルを
出力するマルチプレクサと、マルチプレクサから供給さ
れる出力とアドレスビットの残部に応答して複数のワー
ド線を選択的に駆動する第2行デコーダを備えたことで
ある。
【0005】
【発明の作用】上記構成に係る半導体メモリでは、制御
信号が個別選択モードを指定するとマルチプレクサは第
1行デコーダの出力をそのまま第2行デコーダに転送し
、第2行デコーダは1本のワード線を選択する。
信号が個別選択モードを指定するとマルチプレクサは第
1行デコーダの出力をそのまま第2行デコーダに転送し
、第2行デコーダは1本のワード線を選択する。
【0006】制御信号が一括選択モードを指定すると、
マルチプレクサは第2行デコーダに第1行デコーダの出
力とは無関係に活性レベルを送り、第2行デコーダは複
数のワード線を同時に選択する。
マルチプレクサは第2行デコーダに第1行デコーダの出
力とは無関係に活性レベルを送り、第2行デコーダは複
数のワード線を同時に選択する。
【0007】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【0008】図1は本発明の一実施例を示すブロック図
である。この半導体メモリ装置は、5ビットのアドレス
信号A0〜A4で32本のワード線W1〜W32に対し
ての選択を行う。
である。この半導体メモリ装置は、5ビットのアドレス
信号A0〜A4で32本のワード線W1〜W32に対し
ての選択を行う。
【0009】1は行デコーダAであり、アドレス信号の
上位3ビットA2〜A4に対応して、8本の出力信号線
のうちから1本を高レベルに移行させる。2a〜2hは
行デコーダBワード線ドライバであり、これら行デコー
ダB/ワード線ドライバ2a〜2hはそれぞれ行デコー
ダAの8本の出力信号線に対応をしている。高レベルに
移行した出力信号線に対応する行デコーダB/ワード線
ドライバ2a〜2hのみがアドレス信号の下位2ビット
A0,A1に応答して、4本のワード線の内の1本だけ
を選択し、その選択されたワード線を高レベルに移行さ
せる。
上位3ビットA2〜A4に対応して、8本の出力信号線
のうちから1本を高レベルに移行させる。2a〜2hは
行デコーダBワード線ドライバであり、これら行デコー
ダB/ワード線ドライバ2a〜2hはそれぞれ行デコー
ダAの8本の出力信号線に対応をしている。高レベルに
移行した出力信号線に対応する行デコーダB/ワード線
ドライバ2a〜2hのみがアドレス信号の下位2ビット
A0,A1に応答して、4本のワード線の内の1本だけ
を選択し、その選択されたワード線を高レベルに移行さ
せる。
【0010】3はマルチプレクサ回路であり、制御信号
Cが低レベルの場合は、行デコーダA1の出力内容をそ
のままの行デコーダB/ワード線ドライバ2a〜2hに
入力する。
Cが低レベルの場合は、行デコーダA1の出力内容をそ
のままの行デコーダB/ワード線ドライバ2a〜2hに
入力する。
【0011】ところが制御信号Cが高レベルの場合は、
行デコーダA1の出力内容と無関係に全てのマルチプレ
クサ3が高レベル信号を出力する。したがって、全ての
行デコーダB/ワード線ドライバ2a〜2hに高レベル
信号が入力される。その結果、全ての行デコーダB/ワ
ード線ドライバ2a〜2hがアドレス信号の下位2ビッ
トA0,A1に応答して4本のワード線からそれぞれ1
本のワード線を選択し、4本間隔で合計8本のワード線
が同時に高レベルになる。
行デコーダA1の出力内容と無関係に全てのマルチプレ
クサ3が高レベル信号を出力する。したがって、全ての
行デコーダB/ワード線ドライバ2a〜2hに高レベル
信号が入力される。その結果、全ての行デコーダB/ワ
ード線ドライバ2a〜2hがアドレス信号の下位2ビッ
トA0,A1に応答して4本のワード線からそれぞれ1
本のワード線を選択し、4本間隔で合計8本のワード線
が同時に高レベルになる。
【0012】一実施例では、マルチプレクサ回路3をA
ND−NOR型の複合ゲートで構成しているが、図2に
示されているように2個のMOSトランジスタQ1,Q
2で同様の機能を持たせることもできる。
ND−NOR型の複合ゲートで構成しているが、図2に
示されているように2個のMOSトランジスタQ1,Q
2で同様の機能を持たせることもできる。
【0013】上記構成は多層化技術を適用することで容
易に実現できる。特に、上記実施例においてはワード線
を「4本間隔」で選択するとしているが、これは現在の
ダイナミックメモリなどに代表される半導体メモリのメ
モリセル部が図4,図5に示されているような配置にな
っており、メモリセルの良/不良を判別するための入力
テストパターンが、4ワード単位以内の同一入力データ
パターンの繰り返しにより、構成されることが多いこと
による。
易に実現できる。特に、上記実施例においてはワード線
を「4本間隔」で選択するとしているが、これは現在の
ダイナミックメモリなどに代表される半導体メモリのメ
モリセル部が図4,図5に示されているような配置にな
っており、メモリセルの良/不良を判別するための入力
テストパターンが、4ワード単位以内の同一入力データ
パターンの繰り返しにより、構成されることが多いこと
による。
【0014】なお、図1,図3中の黒丸は省略を示して
いる。
いる。
【0015】
【発明の効果】以上説明したように本発明は、同一のデ
ータを同時に書き込む場合や、ワード単位で同一のデー
タを繰り返し書き込む場合に、制御信号Cを高レベルと
して、4本間隔の複数のワード線を同時に選択すること
ができる。したがって、書き込み時間を約(4/全ワー
ド線数)に短縮できるという効果がある。
ータを同時に書き込む場合や、ワード単位で同一のデー
タを繰り返し書き込む場合に、制御信号Cを高レベルと
して、4本間隔の複数のワード線を同時に選択すること
ができる。したがって、書き込み時間を約(4/全ワー
ド線数)に短縮できるという効果がある。
【図1】一実施例の回路図である。
【図2】マルチプレクサの他の構成を示す回路図である
。
。
【図3】従来例のブロック図である。
【図4】メモリセルの構成を示す回路図である。
【図5】メモリセルを形成するマスクのレイアウト図で
ある。
ある。
1 行デコーダA(第1行デコーダ)2a〜2h
行デコーダB/ワード線ドライバ(第2行デコーダ) 3 マルチプレクサ回路 W1〜W32 ワード線 WA1〜WA4,WB1〜WB4 ワード線7 デ
ィジット線 8 メモリセル
行デコーダB/ワード線ドライバ(第2行デコーダ) 3 マルチプレクサ回路 W1〜W32 ワード線 WA1〜WA4,WB1〜WB4 ワード線7 デ
ィジット線 8 メモリセル
Claims (2)
- 【請求項1】 行列状に配置された複数のメモリセル
と、メモリセルの複数の行にそれぞれ接続された複数の
ワード線と、複数のワード線を選択的に駆動する行デコ
ーダユニットとを備えた半導体メモリ装置において、上
記行デコーダユニットは、アドレスビットの一部に応答
して複数の出力線の1本を活性レベルに移行する第1行
デコーダと、制御信号に応答して第1行デコーダの出力
線のレベルを出力するか第1行デコーダの出力線のレベ
ルと無関係に活性レベルを出力するマルチプレクサと、
マルチプレクサから供給される出力とアドレスビットの
残部に応答して複数のワード線を選択的に駆動する第2
行デコーダを備えたことを特徴とする半導体メモリ装置
。 - 【請求項2】 上記マルチプレクサは制御信号に応答
し第1行デコーダの出力線と第2行デコーダとの間に接
続された第1チャンネル導電型の第1トランジスタと、
制御信号に応答し活性レベル発生源と第2行デコーダと
の間に接続された第2チャンネル導電型の第2トランジ
スタとで構成された請求項1記載の半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3050503A JP2786020B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3050503A JP2786020B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04268289A true JPH04268289A (ja) | 1992-09-24 |
JP2786020B2 JP2786020B2 (ja) | 1998-08-13 |
Family
ID=12860761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3050503A Expired - Fee Related JP2786020B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2786020B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100312984B1 (ko) * | 1998-12-30 | 2001-12-12 | 박종섭 | 반도체메모리장치 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63244394A (ja) * | 1987-03-16 | 1988-10-11 | シーメンス、アクチエンゲゼルシヤフト | 多段集積デコーダ装置 |
JPS63244491A (ja) * | 1987-03-16 | 1988-10-11 | シーメンス、アクチエンゲゼルシヤフト | 多段集積デコーダ装置 |
-
1991
- 1991-02-22 JP JP3050503A patent/JP2786020B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63244394A (ja) * | 1987-03-16 | 1988-10-11 | シーメンス、アクチエンゲゼルシヤフト | 多段集積デコーダ装置 |
JPS63244491A (ja) * | 1987-03-16 | 1988-10-11 | シーメンス、アクチエンゲゼルシヤフト | 多段集積デコーダ装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100312984B1 (ko) * | 1998-12-30 | 2001-12-12 | 박종섭 | 반도체메모리장치 |
Also Published As
Publication number | Publication date |
---|---|
JP2786020B2 (ja) | 1998-08-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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LAPS | Cancellation because of no payment of annual fees |