JP3277539B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に不良メモリセルを救済するための冗長回路を備
えた半導体記憶装置に関する。

【０００２】

【従来の技術】半導体メモリは、年々大容量化が進んで
いる。大容量メモリでは、メモリセルアレイを複数のブ
ロックに分けて、各ブロック毎にそれぞれコラム・デコ
ーダ回路，コラム・デコーダ線を設けて、デコーダ線の
寄生容量及び抵抗を小さくしている。その理由は、各コ
ラムを選択するコラム・デコーダ出力線につながるコラ
ム・スイッチのゲート容量、及びコラム・デコーダ出力
線自体の寄生容量や配線抵抗が増大するためにデコード
出力信号の伝播が遅れ、アクセスタイムが増加するから
である。

【０００３】次に、不良メモリセルを救済するための冗
長回路を備えた従来の半導体記憶装置について、図２乃
至図５を用いて説明する。図２乃至図５の中で、同一符
号は同一部位を示している。図２は、従来例を示すブロ
ック選択構成図である。従来の構成においては、メモリ
セルアレイを４つの大ブロック２０、３０、４０、５０
に分けて、各大ブロックごとにそれぞれコラム・デコー
ダ線（２１０〜２１３、３１０〜３１３、４１０〜４１
３、５１０〜５１３）、及びコラム・デコーダ回路（２
２、３２、４２、５２）を設けている。また、１００は
冗長ブロックであり、冗長ブロックに対して、冗長ブロ
ック専用のコラム・デコーダ回路１２を設けている。
尚、図面の便宜上、デコーダＤ１は２つのブロックで示
してあるが、これは単一のデコーダである。

【０００４】同図において、１は大ブロック選択回路、
２は小ブロック選択回路、３は行デコーダ、２００〜２
０３、３００〜３０３、４００〜４０３、５００〜５０
３は小ブロック、１２０〜１２３、２２０〜２２３、３
２０〜３２３、４２０〜４２３、５２０〜５２３はＮＯ
Ｒ論理ゲート、１３０、２３０、３３０、４３０、５３
０はインバータ、１４０、２４０〜２４３、３４０〜３
４３、４４０〜４４３、５４０〜５４３はメモリセルの
書込み／読み出しをする制御回路、６００〜６０３はア
ドレス・デコーダ線、７００〜７０３は大ブロック選択
信号線、７１０〜７１３は小ブロック選択信号線、Ｄ１
〜Ｄ３はデコーダ、Ａ₀ 〜Ａ_n は行アドレス、Ａ₀₀〜Ａ
₀₅は列アドレスである。

【０００５】図３は、図２中の１つの小ブロック（例え
ば３０２）及びそのメモリセルの書込み／読み出しをす
る制御回路（例えば３４２）を示す図である。図中、α
はインバータ、βはフューズである。小ブロックにおい
て、１対の共通バス線に選択的に接続されるビット線対
（コラム）は４対としている。したがって、コラム・ス
イッチは４組なので、コラム・デコーダ線も４本とな
る。また、ライトアンプからの２つの信号は、書込み時
には一方がＨｉｇｈ，他方がＬｏｗとなる相補信号で、
書込み時以外はいずれもＨｉｇｈである。

【０００６】図４は、図２中の冗長ブロック１００及び
そのメモリセルの書込み／読み出しをする制御回路１４
０を示した図である。図５は、図２及び図４における大
ブロック選択回路１，小ブロック選択回路２の回路図で
ある。図中、８０１〜８０３は高抵抗、８０４〜８０６
は配線、８０７〜８０９はフューズ、８１０は配線、８
１１〜８１４はＮＯＲ回路選択線、８１５〜８１８はＮ
ＯＲ回路、８１９〜８２２はトランジスタである。

【０００７】ここで、図２に戻り、従来の半導体記憶装
置の選択動作を説明する。まず、デコーダＤ１により大
ブロック選択信号線７００〜７０３の中で１本が選択さ
れる。そして、コラム・デコーダ回路２２〜５２のう
ち、選択状態の大ブロック選択信号線に接続されている
１つのみがイネーブルされる。デコーダＤ３によりアド
レス・デコーダ線６００〜６０３の中で選択された一本
と、イネーブルされたコラム・デコーダ回路により１つ
のコラム・デコーダ線を選択する。

【０００８】メモリセルの書込み／読み出しをする時に
は、デコーダＤ１により大ブロック選択信号線７００〜
７０３の中で選択された一本と、デコーダＤ２により小
ブロック選択信号線７１０〜７１３の中で選択された一
本とにより、２４０〜５４３の中の１つの制御回路を活
性化させる。冗長回路を使用する時は、不良コラムが存
在する小ブロックの書込み／読み出し制御回路内のフュ
ーズβを切断して、その小ブロックの書込み、読み出し
がされない状態にする（図３参照）。また、大ブロック
選択回路１（図５参照）内のフューズ８０７〜８０９を
選択的に切断することによって、不良コラムの属する大
ブロックを選択する大ブロック選択信号線を冗長ブロッ
ク用のコラム・デコーダ回路１２につなぐ。アドレス・
デコーダ線６００〜６０３の中で一本が選択されると、
コラム・デコーダ回路により１つのコラムが選択され
る。更に、冗長ブロック１００に属する小ブロック選択
回路２と大ブロック選択回路１内のフューズを選択的に
切断して、小ブロック選択信号線及び大ブロック選択信
号線により、冗長ブロック用の制御回路１４０を動作可
能にする。

【０００９】このようにして、冗長ブロック１００のメ
モリセルに書込み／読み出しが可能となり、不良コラム
の属する小ブロックと冗長ブロック１００の置換を行
う。次に、従来例の半導体記憶装置の選択動作について
具体的な一例を用いて説明する。 〔 大ブロック２０，３０，４０，５０内のコラム選
択動作〕図２参照。大ブロック選択信号線７００〜７０
３（Ｈｉｇｈで選択）のうち、７０１の信号はＨｉｇ
ｈ、他の信号は全てＬｏｗとする。また、アドレス・デ
コーダ線（Ｌｏｗで選択）のうち、６００の信号はＬｏ
ｗ、他の信号は全てＨｉｇｈとする。このとき、ＮＯＲ
論理ゲート２２０〜２２３、３２０〜３２３、４２０〜
４２３、５２０〜５２３のうち、唯一Ｈｉｇｈの信号を
出力するのは３２０であり、コラム・デコーダ線３１０
が選択（Ｈｉｇｈ）される。

【００１０】小ブロック３００〜３０３に属するコラム
のうち、コラム・デコーダ線３１０がつながるコラム・
スイッチ（図３参照）がオンして、各小ブロックの共通
バス線対とビット線対を接続する。ここで、オンするコ
ラム・スイッチは、大ブロック３０を構成する小ブロッ
ク３００〜３０３に１個ずつあり、計４個のコラム・ス
イッチがオンすることになる。しかし、大ブロック選択
信号線７００〜７０３、小ブロック選択信号線７１０〜
７１３により制御回路３４０〜３４３のうちの１つのみ
が活性化されるので、３００〜３０３の小ブロックに属
する４対のコラムのうち、１コラムのみに書込み／読み
出しが可能となる。

【００１１】図３の如く、小ブロックごとに設けた書込
み／読み出し回路３４２は、小ブロック選択信号線７１
２と大ブロック選択信号線７０１のＮＡＮＤ論理を取っ
ているため、小ブロック選択信号線７１２と大ブロック
選択信号線７０１の信号がそれぞれＨｉｇｈの時、ＮＡ
ＮＤ論理の出力はＬｏｗとなる。したがって、インバー
タαの出力はＨｉｇｈになることにより、プリセンス・
アンプを活性化させることができる。

【００１２】尚、図５で示した大ブロック選択回路１は
７０１の信号線と接続されているが、冗長ブロックを使
用しない時は、図５のフューズ８０７〜８０９を切断し
ないため、配線８１０はＨｉｇｈとなり、８１５〜８１
８のＮＯＲ回路は全てＬｏｗを出力する。したがって、
トランジスタ８１９〜８２２は全てオフして、図２中の
大ブロック選択信号線７００〜７０３と、冗長ブロック
用のコラム・デコーダ回路１２は接続されず、インバー
タ１３０の入力はフローティング状態である。

【００１３】〔 冗長ブロック１００のコラム選択動
作〕図２において、小ブロック３０２の中に存在するメ
モリセルが不良であるとして、この小ブロック３０２の
代わりに冗長ブロック１００を用いる場合を想定して説
明する。まず、図３に示す小ブロック３０２の書込み／
読み出し回路３４２が動作しない状態にし（フューズβ
を切断する）、小ブロック３０２に属するメモリセルに
書込み／読み出しを行えないようにする。フューズβを
切断すると、ＮＡＮＤ論理はＨｉｇｈを出力するため、
インバータαの出力はＬｏｗになる。よって、プリセン
ス・アンプを活性化させることができない。

【００１４】一方、図５に示した大ブロック選択回路１
において、フューズ８０７を切断し、配線８１０にＬｏ
ｗを印加する。更に、フューズ８０８を切断すると、Ｎ
ＯＲ回路選択線８１２がＬｏｗになる。また、フューズ
８０９を切断しないとＮＯＲ回路選択線８１３はＬｏｗ
になる。したがって、配線８１０及びＮＯＲ回路選択線
８１１〜８１４のうち、Ｌｏｗとなるのは配線８１０と
ＮＯＲ回路選択線８１２，８１３になるので、これらの
３本を入力とするＮＯＲ回路８１７のみがＨｉｇｈを出
力し、トランジスタ８２１をオンさせる。

【００１５】よって、不良コラムの属する大ブロック３
０を選択する大ブロック選択信号線７０１をコラム・デ
コーダ回路１２の初段のインバータ１３０につなぐこと
ができる。また、アドレス・デコーダ線のうち、６００
の信号のみがＬｏｗであるため、１２０〜１２３のＮＯ
Ｒ論理ゲートのうち、唯一Ｈｉｇｈの信号を出力するの
は１２０である。

【００１６】更に、図４において、冗長ブロック１００
に属する小ブロック選択回路２と大ブロック選択回路１
を制御して、小ブロック３０２を選択していた小ブロッ
ク選択信号線７１２と大ブロック選択信号線７０１と同
じものを次段のＮＡＮＤ論理ゲートの入力につなぎ、プ
リセンス・アンプを選択する信号及びライト・アンプか
らの信号を制御するのに用いるようにする。

【００１７】このようにして、冗長使用前に小ブロック
３０２を選択していた小ブロック選択信号線７１２と大
ブロック選択信号線７０１が、選択（Ｈｉｇｈ）状態に
なると、冗長ブロック１００に属するコラムに書込み／
読み出しが可能となり、不良コラムの属する小ブロック
３０２と冗長ブロック１００の置換を行う。

【００１８】

【発明が解決しようとする課題】ところが、図２のよう
に、コラム・デコーダ線を各大ブロック２０〜５０ご
と、または複数の大ブロック間で共通にした場合、冗長
メモリセルを小ブロック単位で切り換える方式では、冗
長ブロック専用のコラム・デコーダ回路１２が必要とさ
れていた。

【００１９】図２において、このコラム・デコーダ回路
１２は、通常のメモリセル部では４個の小ブロック間で
共通となっている。図では、冗長は１ブロックのみだ
が、２，３，４個と冗長の個数が増えれば、その個数分
だけ冗長ブロック専用のコラム・デコーダ回路１２が必
要になる。レイアウトパターンを考えると、通常のメモ
リセル部では４個の小ブロック分の領域に１個のコラム
・デコーダ回路を配置するのと同様に、冗長メモリセル
部でも、１個の小ブロック分の領域に１個のコラム・デ
コーダ回路を配置しようとすると、その領域には収まら
ないため、チップ面積の増大，レイアウト設計の複雑化
を引き起こすという問題点があった。

【００２０】従って、従来、冗長ブロックの個数が増え
ると、冗長ブロック専用のコラム・デコーダ回路による
チップ面積の増大，レイアウト設計の複雑化を免れるこ
とが困難であった。本発明は、冗長ブロックの個数が増
えても、冗長ブロック専用のコラム・デコーダ回路によ
るチップ面積の増大，レイアウト設計の複雑化を生じな
い半導体記憶装置を提供することを目的とする。

【００２１】

【課題を解決するための手段】上記の問題点は、以下に
示す半導体記憶装置により解決される。すなわち、複数
のコラムによりなるブロック複数個で構成されたメモリ
セルアレイと、複数のブロックに対して設けられた冗長
ブロック１００と、各ブロックごと、または複数のブロ
ックごとに対して設けられ、コラムを選択するためのコ
ラム・デコーダ線と、コラム・デコーダ線を選択するた
めのコラム・デコーダ回路と、ブロックを選択するため
のブロック選択信号線７００〜７０３と、ブロック毎に
設けられ、ブロック選択信号線７００〜７０３により選
択的に活性化される書込み／読み出し制御回路とを有
し、冗長ブロック１００の前記コラムの選択に用いるコ
ラム・デコーダ線を、冗長ブロック１００に隣接するブ
ロック２０のコラムの選択に用いる該コラム・デコーダ
線と共通にし、冗長ブロック１００及び冗長ブロック１
００に隣接するブロック２０に対応するコラム・デコー
ダ回路２２Ａは、ブロック選択信号線７００〜７０３に
よらず動作可能としたことを特徴とする半導体記憶装置
である。

【００２２】

【作用】本発明では、図１のように、冗長ブロックのコ
ラム・デコーダ線とそれに隣接する大ブロックのコラム
・デコーダ線とを共通にしている。また、冗長ブロック
に隣接する大ブロックのコラム・デコーダ回路をインバ
ータのみの構成にして、冗長ブロックに隣接する大ブロ
ックは、大ブロック選択信号線によらず、常に選択され
るようになっている。

【００２３】このようにするのは、冗長ブロックと隣接
するブロックのコラム・コーダ線を単に共通化しただけ
では冗長ブロックに隣接する大ブロックにのみしか置換
ができず、他の大ブロックの不良救済をすることができ
なくなるからである。したがって、全ての大ブロックの
冗長が行えるように、冗長ブロックに隣接する大ブロッ
クは、大ブロック選択信号線によらず、常に選択される
ようになっている。

【００２４】以上のことから、例えば、小ブロック３０
２内のコラムを選択しようとした場合、小ブロック３０
０〜３０３，２００〜２０３，冗長ブロック１００であ
る。しかし、書込み／読み出しが可能なのは、大ブロッ
ク選択信号線と小ブロック選択信号線とを制御すること
により、１つのコラムのみとなっている。

【００２５】

【実施例】以下、本発明を図示の一実施例により具体的
に説明する。本発明の一実施例は図１に示される。図１
は、本発明の一実施例を示すブロック選択構成図であ
り、メモリセルアレイの各ブロック，コラム・デコーダ
回路，及びコラム・デコーダ線の位置関係は、実際のチ
ップ上のレイアウトに対応している。図中の符号につい
て、図２の符号と同じものは、同一のものを示してい
る。また、図３乃至図５に示す構成は本実施例でも使用
する。また、２１ａ〜２１ｄは冗長ブロック１００及び
冗長ブロックに隣接する大ブロック２０に共通に設けた
コラム・デコーダ線、２２ａ〜２２ｄはインバータ、２
２Ａはコラム・デコーダ回路である。

【００２６】次に、本発明の一実施例を図１を参照し
て、３つの場合について説明する。 〔 大ブロック３０，４０，５０内のコラム選択動
作〕大ブロック選択信号線７００〜７０３（Ｈｉｇｈで
選択）のうち、７０１の信号はＨｉｇｈ、他の信号は全
てＬｏｗとする。また、アドレス・デコーダ線６００〜
６０３（Ｌｏｗで選択）のうち、６００の信号はＬｏ
ｗ、他の信号は全てＨｉｇｈとする。このとき、ＮＯＲ
論理ゲート３２０〜３２３、４２０〜４２３、５２０〜
５２３のうち、唯一Ｈｉｇｈの信号を出力するのは３２
０であり、コラム・デコーダ線３１０が選択（Ｈｉｇ
ｈ）される。

【００２７】小ブロック３００〜３０３に属するコラム
のうち、コラム・デコーダ線３１０がつながるコラム・
スイッチ（図３参照）がオンして、各小ブロックの共通
バス線対とビット線対を接続する。ここで、オンするコ
ラム・スイッチは、大ブロック３０を構成する小ブロッ
ク３００〜３０３に１個ずつあり、計４個のコラム・ス
イッチがオンすることになる。しかし、小ブロックごと
に設けた書込み／読み出し回路３４０〜３４３は、小ブ
ロック選択信号線７１０〜７１３と大ブロック選択信号
線７００〜７０３のＮＡＮＤ論理を取った信号によって
制御されるため、小ブロック３００〜３０３に属するコ
ラムのうち、１コラムにのみ書込み／読み出しが可能と
なる。

【００２８】一方、大ブロック選択信号線によらず、常
にいずれか１本が選択されるコラム・デコーダ線２１ａ
〜２１ｄのうち、選択（Ｈｉｇｈ）されるのは２１ａで
ある。冗長ブロック１００、小ブロック２００〜２０３
に属するコラムのうち、このコラム・デコーダ線２１ａ
がつながるコラム・スイッチがＯＮして、冗長ブロック
１００、小ブロック２００〜２０３の共通バス線対とビ
ット線対を接続する。しかし、小ブロック毎に設けた書
込み／読み出し回路を制御する小ブロック選択信号線７
１０〜７１３と大ブロック選択信号線７００〜７０３の
うち、大ブロック選択信号７００が非選択（Ｌｏｗ）な
ので、冗長ブロック１００、小ブロック２００〜２０３
に属するコラムには書込み／読み出しはできない。

【００２９】〔 冗長ブロックに隣接する大ブロック
２０内のコラム選択動作〕大ブロック選択信号線７００
〜７０３のうち、７００の信号はＨｉｇｈ、他の信号は
全てＬｏｗとする。また、アドレス・デコーダ線６００
〜６０３のうち、６００の信号をＬｏｗ、他の信号は全
てＨｉｇｈとする。このときには、ＮＯＲ論理ゲート３
２０〜３２３、４２０〜４２３、５２０〜５２３の出力
は、すべてＬｏｗとなる。

【００３０】従って、コラム・デコーダ線３１０〜３１
３、４１０〜４１３、５１０〜５１３はすべて非選択
（Ｌｏｗ）となるので、各小ブロック３００〜３０３、
４００〜４０３、５００〜５０３の共通バス線対とビッ
ト線対は切り離された状態で、いずれのコラムにも書込
み／読み出しはできない。一方、コラム・デコーダ線２
１ａ〜２１ｄのうち、２１ａが選択（Ｈｉｇｈ）され
る。冗長ブロック１００、小ブロック２００〜２０３に
属するコラムのうち、このコラム・デコーダ線２１ａが
つながるコラム・スイッチがオンして、冗長ブロック１
００、小ブロック２００〜２０３の共通バス線対とビッ
ト線線対を接続する。

【００３１】また、小ブロック毎に設けた書込み／読み
出し回路は、小ブロック選択信号線と選択（Ｈｉｇｈ）
状態の大ブロック選択信号線７００によって制御される
ので、冗長ブロック１００に属するコラムには書込み／
読み出しはできず、小ブロック２００〜２０３に属する
コラムのうち１コラムにのみ書込み／読み出しが可能と
なる。尚、冗長ブロック１００は、従来例と同様にフュ
ーズ８０７〜８０９が非切断であるので、その動作を禁
止されている。

【００３２】〔 冗長ブロック１００のコラム選択動
作〕小ブロック３０２の中に存在するメモリセルが不良
であるとして、この小ブロック３０２の代わりに冗長ブ
ロック１００を用いる場合を想定して説明する。まず、
小ブロック３０２の書込み／読み出し回路３４２を使用
できない状態にし（図３において、レーザ等でフューズ
βを切断する）、小ブロック３０２に属するメモリセル
に書込み／読み出しを行えないようにする。

【００３３】また、大ブロック選択信号線７００〜７０
３のうち、７０１の信号はＨｉｇｈ、他の信号は全てＬ
ｏｗであり、アドレス・デコーダ線６００〜６０３のう
ち、６００の信号はＬｏｗ、他の信号は全てＨｉｇｈで
ある。このとき、インバータ２２ａ〜２２ｄのうち、Ｈ
ｉｇｈの信号を出力するのは２１ａであり、ＮＯＲ論理
ゲート３２０〜３２３、４２０〜４２３、５２０〜５２
３のうち、Ｈｉｇｈの信号を出力するのは３２０であ
る。よって、コラム・デコーダ線２１ａと３１０が選択
（Ｈｉｇｈ）される。

【００３４】コラム・デコーダ線２１ａと３１０が選択
されると、冗長ブロック１００、小ブロック２００〜２
０３、３００〜３０３に属するコラムのうち、コラム・
デコーダ線２１ａと３１０がつながるコラム・スイッチ
がオンして、各小ブロックの共通バス線対とビット線対
を接続する。ここで、オンするコラム・スイッチは、冗
長ブロック１００に１個、大ブロック２０を構成する小
ブロック２００〜２０３に１個ずつ、大ブロック３０を
構成する小ブロック３００〜３０３に１個ずつあり、計
９個のコラム・スイッチがオンすることになる。

【００３５】一方、冗長ブロック１００に属する小ブロ
ック選択回路２と大ブロック選択回路１を、従来例で説
明したのと同様の方法で制御して（図５参照）、小ブロ
ック３０２を選択していた小ブロック選択信号線７１２
と大ブロック選択信号線７０１とを次段のＮＡＮＤ論理
ゲートの入力につなぎ、プリセンス・アンプを選択する
信号及びライト・アンプからの信号を制御するのに用い
るようにする。

【００３６】このようにして、冗長使用前に小ブロック
３０２を選択していた小ブロック選択信号線と大ブロッ
ク選択信号線が、選択（Ｈｉｇｈ）状態になると、冗長
ブロック１００に属するコラムに書込み／読み出しが可
能となり、不良コラムの属する小ブロック３０２と冗長
ブロック１００の置換を行う。上述の如く、本発明で
は、不良メモリセルを含む小ブロック３０２内のコラム
を選択しようとした場合、冗長ブロック１００，小ブロ
ック２００〜２０３，３００〜３０３のコラム・スイッ
チがオンする。しかし、書込み／読み出しが可能なの
は、１つのコラムだけである。

【００３７】ここで、冗長ブロック１００に隣接する大
ブロック２０のコラム・デコーダ２２Ａはインバータの
みで構成されている。他の大ブロックのコラム・デコー
ダはＮＯＲ論理ゲートで構成されている。その理由は、
他の大ブロックのコラム・デコーダをインバータのみで
構成すると、全インバータにおいて、アドレスの変化に
より入力がＨｉｇｈからＬｏｗに変わる時に、インバー
タ内に貫通電流が流れるため、消費電力が大きくなるか
らである。

【００３８】したがって、冗長ブロック１００に隣接す
る大ブロック２０のコラム・デコーダ２２Ａ以外は、Ｎ
ＯＲ論理ゲートの方が消費電力のうえでは好ましい。
尚、本実施例では、メモリセルアレイを４つのブロック
に分割し、各ブロックごとにそれぞれコラム・デコーダ
線を設けた場合を示したが、本発明はこれに限定される
ものではなく、コラム・デコーダ線の分割数が複数であ
ればよい。

【００３９】また、従来例と本発明の一実施例の図にお
いて同じ符号を使っているが、これは、従来例と本発明
の一実施例の比較をし易くしたためであり、同じ符号の
ものは同一のものを示している。

【００４０】

【発明の効果】以上説明した様に、本発明によれば、冗
長ブロックのコラムの選択に用いるコラム・デコーダ線
を冗長ブロックに隣接するブロックのコラムの選択に用
いるコラム・デコーダ線と共通にしたことによって、冗
長部のコラム・デコーダ回路が不要になる。

【００４１】また、コラム・デコーダ回路はＮＯＲ論理
を使用しているが、冗長ブロックに隣接するブロックの
コラム・デコーダ回路はインバータのみになり、回路が
簡易になるため、半導体集積回路の高性能化・高密度化
に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック選択構成図で
ある。

【図２】従来例を示すブロック選択構成図である。

【図３】従来例の小ブロック及びそのメモリセルの書込
み・読み出しをする制御回路を示した図である。

【図４】従来例の冗長ブロック及びそのメモリセルの書
込み・読み出しをする制御回路を示した図である。

【図５】従来例の大ブロック選択回路１，小ブロック選
択回路２の回路図である。

【符号の説明】

２１ａ〜２１ｄ 冗長ブロック及び冗長ブロックに隣接
する大ブロックに共通に設けたコラム・デコーダ線 ２２ａ〜２２ｄ コラム・デコーダ線２１ａ〜２１ｄの
選択に用いるインバータ ２２Ａ インバータ２２ａ〜２２ｄから成るコラム
・デコーダ回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】複数のコラムによりなるブロック複数個で
   構成されたメモリセルアレイと、 該複数のブロックに対して設けられた冗長ブロック（１
   ００）と、 各該ブロックごと、または複数の該ブロックごとに対し
   て設けられ、前記コラムを選択するためのコラム・デコ
   ーダ線と、 該コラム・デコーダ線を選択するためのコラム・デコー
   ダ回路と、 前記ブロックを選択するためのブロック選択信号線（７
   ００〜７０３）と、 該ブロック毎に設けられ、該ブロック選択信号線（７０
   ０〜７０３）により選択的に活性化される書込み／読み
   出し制御回路とを有し、 前記冗長ブロック（１００）の前記コラムの選択に用い
   る前記コラム・デコーダ線を、該冗長ブロック（１０
   ０）に隣接するブロック（２０）のコラムの選択に用い
   る該コラム・デコーダ線と共通にし、該冗長ブロック
   （１００）及び該冗長ブロック（１００）に隣接する該
   ブロック（２０）に対応するコラム・デコーダ回路（２
   ２Ａ）は、前記ブロック選択信号線（７００〜７０３）
   によらず動作可能としたことを特徴とする半導体記憶装
   置。
2. 【請求項２】各々複数の小ブロックを含む複数の大ブロ
   ックよりなるメモリセルアレイと、 任意の該小ブロックと置換可能な冗長ブロック（１０
   ０）と、 前記大ブロック毎に設けられ、各小ブロック内のコラム
   を選択するための複数のコラム・デコーダ線群と、 前記大ブロック毎に設けられ、各々対応する該コラム・
   デコーダ線群に選択出力を与える複数のコラム・デコー
   ダ回路と、 前記大ブロックを選択するための大ブロック選択信号線
   （７００〜７０３）と、 前記小ブロックを選択するための小ブロック選択信号線
   （７１０〜７１３）と、 前記小ブロック毎に設けられ、該大ブロック選択信号線
   （７００〜７０３）と該小ブロック選択信号線（７１０
   〜７１３）とにより選択的に活性化される複数の書込み
   ／読み出し制御回路とを有し、 前記冗長ブロック（１００）と、それに隣接する大ブロ
   ック（２０）のコラム・デコーダ線は共通であり、該冗
   長ブロック（１００）に隣接する大ブロック（２０）以
   外の大ブロックに対応する前記コラム・デコーダ回路
   は、前記大ブロック選択信号線（７００〜７０３）によ
   り選択的に制御され、該冗長ブロック（１００）と、そ
   れに隣接する大ブロック（２０）に対応するコラム・デ
   コーダ回路（２２Ａ）は、該大ブロック選択信号線（７
   ００〜７０３）の信号によらず動作可能としたことを特
   徴とする半導体記憶装置。
3. 【請求項３】前記冗長ブロック（１００）に対応する書
   込み／読み出し制御回路に対して、前記大ブロック選択
   信号線（７００〜７０３）及び前記小ブロック選択信号
   線（７１０〜７１３）を選択的に接続する制御回路
   （１，２）を有することを特徴とする請求項１又は２記
   載の半導体記憶装置。