JPH0361276B2 - - Google Patents
Info
- Publication number
- JPH0361276B2 JPH0361276B2 JP1516482A JP1516482A JPH0361276B2 JP H0361276 B2 JPH0361276 B2 JP H0361276B2 JP 1516482 A JP1516482 A JP 1516482A JP 1516482 A JP1516482 A JP 1516482A JP H0361276 B2 JPH0361276 B2 JP H0361276B2
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- input
- memory cell
- shift
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000011159 matrix material Substances 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 9
- 230000002457 bidirectional effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Static Random-Access Memory (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリ装置の改良に関し、特に
情報の連続読出しに関するものである。
情報の連続読出しに関するものである。
従来の半導体メモリ装置の構成の一例を第１図
に示す。第１図において、列アドレス（A0，A1，
…Ao）は列デコーダ１を通つてメモリセル・マ
トリクス２のｉ列目を選択する。そしてメモリセ
ル・マトリクス２の出力はセンスアンプ及びデイ
ジツト・ドライバ４に入力される。一方行アドレ
ス（B0，B1，…Bo）は行デコーダ３を通つて特
定の一行を選択する。また入出力部切換装置７は
切換信号Gaが入力されていなければ入出力バツ
フア８からの入出力線ａをセンスアンプ及びデイ
ジツト・ドライバ４への入出力線ｃに接続し、切
換信号Gaが入力されていれば入出力バツフア８
からの入出力線ａをシフトレジスタ６への入出力
線ｂに接続する。入出力バツフア８では書込み信
号WEが入力されていると入出力線ａと入力端子
INが接続され、書込み信号WEが入力されていな
いと入出力線ａと出力端子OUTが接続される。
またセンスアンプ及びデイジツト・ドライバ４と
シフトレジスタ６との間の配線途中にはゲート信
号GSが入力されていれば導通状態となり、入力
されていなければ非導通状態となる双方向性ゲー
ト５を設けて情報のれを制御する。ここでセンス
アンプ及びデイジツト・ドライバ４と双方向性ゲ
ート５及びシフトレジスタ６はそれぞれ１対１に
対応している。たとえばメモリセル・マトリクス
２がｍ行であればセンスアンプ及びデイジツト・
ドライバ４がそれぞれｍ個、双方向性ゲート５は
ｍゲート、シフトレジスタ６はｍビツトである。
またシフトレジスタ６はシフト信号Ｓ（クロツク）
を入力すると１クロツクにつき１ビツトだけシフ
トする。
に示す。第１図において、列アドレス（A0，A1，
…Ao）は列デコーダ１を通つてメモリセル・マ
トリクス２のｉ列目を選択する。そしてメモリセ
ル・マトリクス２の出力はセンスアンプ及びデイ
ジツト・ドライバ４に入力される。一方行アドレ
ス（B0，B1，…Bo）は行デコーダ３を通つて特
定の一行を選択する。また入出力部切換装置７は
切換信号Gaが入力されていなければ入出力バツ
フア８からの入出力線ａをセンスアンプ及びデイ
ジツト・ドライバ４への入出力線ｃに接続し、切
換信号Gaが入力されていれば入出力バツフア８
からの入出力線ａをシフトレジスタ６への入出力
線ｂに接続する。入出力バツフア８では書込み信
号WEが入力されていると入出力線ａと入力端子
INが接続され、書込み信号WEが入力されていな
いと入出力線ａと出力端子OUTが接続される。
またセンスアンプ及びデイジツト・ドライバ４と
シフトレジスタ６との間の配線途中にはゲート信
号GSが入力されていれば導通状態となり、入力
されていなければ非導通状態となる双方向性ゲー
ト５を設けて情報のれを制御する。ここでセンス
アンプ及びデイジツト・ドライバ４と双方向性ゲ
ート５及びシフトレジスタ６はそれぞれ１対１に
対応している。たとえばメモリセル・マトリクス
２がｍ行であればセンスアンプ及びデイジツト・
ドライバ４がそれぞれｍ個、双方向性ゲート５は
ｍゲート、シフトレジスタ６はｍビツトである。
またシフトレジスタ６はシフト信号Ｓ（クロツク）
を入力すると１クロツクにつき１ビツトだけシフ
トする。
この従来例の連続読みだし動作を第１図を用い
て具体的に説明する。メモリセル・マトリクス２
のｉ列目のｊ行目に貯えられている情報を以後
（ｉ，ｊ）と記す。
て具体的に説明する。メモリセル・マトリクス２
のｉ列目のｊ行目に貯えられている情報を以後
（ｉ，ｊ）と記す。
１ビツトの選択的な読出しを行なうには、ゲー
ト信号Gsと切換信号Gaを入力せずに列アドレス
（A0，A1，…Ao）と行アドレス（B0，B1，…
Bo）を組み合わせて入力すればよく、（ｉ，ｊ）
が読み出される。ｉ列目にあるｍビツトの情報
（ｉ，ｊ），（ｉ，２），…，（ｉ，ｍ）の連続的な
読出しを行なうには、まず切換信号Gaを入力し、
列アドレス（A0，A1，…Ao）を入力することに
よりｉ列目を選択するとセンスアンプ及びデイジ
ツト・ドライバ４には（ｉ，１），（ｉ，２），…，
（ｉ，ｍ）が読み出される。このときゲート信号
Gsを入力すると双方向性ゲート５が導通状態と
なりセンスアンプ及びデイジツト・ドライバ４に
読み出された情報がシフトレジスタ６に転送され
る。また、入出力部切換装置７には切換信号Ga
が入力されているのでシフトレジスタ６の入出力
線ｂと入出力バツフア８への入出力線ａはすでに
接続された状態になつており、書込み信号WEを
入力しないことで入出力線ａは出力端子OUTに
接続されている。ここでシフト信号Ｓを１クロツ
ク入力するとシフトレジスタ６の情報は１ビツト
だけ上にシフトして（ｉ，２）が（ｉ，１）に入
り、（ｉ，１）はシフトレジスタ６の入出力線ｂ
と入出力部切換装置７と入出力バツフア８の入出
力線ａ及び入出力バツフア８を通つて出力端子
OUTに現われるので読取りが可能である。続い
てシフト信号Ｓを（ｍ−１）回同様に繰り返して
入力すると（ｉ，２），ｉ，３），…，（ｉ，ｍ）
がシフト信号Ｓに同期して出力端子OUTに現わ
れるのでそのつどそれを読み取る。
ト信号Gsと切換信号Gaを入力せずに列アドレス
（A0，A1，…Ao）と行アドレス（B0，B1，…
Bo）を組み合わせて入力すればよく、（ｉ，ｊ）
が読み出される。ｉ列目にあるｍビツトの情報
（ｉ，ｊ），（ｉ，２），…，（ｉ，ｍ）の連続的な
読出しを行なうには、まず切換信号Gaを入力し、
列アドレス（A0，A1，…Ao）を入力することに
よりｉ列目を選択するとセンスアンプ及びデイジ
ツト・ドライバ４には（ｉ，１），（ｉ，２），…，
（ｉ，ｍ）が読み出される。このときゲート信号
Gsを入力すると双方向性ゲート５が導通状態と
なりセンスアンプ及びデイジツト・ドライバ４に
読み出された情報がシフトレジスタ６に転送され
る。また、入出力部切換装置７には切換信号Ga
が入力されているのでシフトレジスタ６の入出力
線ｂと入出力バツフア８への入出力線ａはすでに
接続された状態になつており、書込み信号WEを
入力しないことで入出力線ａは出力端子OUTに
接続されている。ここでシフト信号Ｓを１クロツ
ク入力するとシフトレジスタ６の情報は１ビツト
だけ上にシフトして（ｉ，２）が（ｉ，１）に入
り、（ｉ，１）はシフトレジスタ６の入出力線ｂ
と入出力部切換装置７と入出力バツフア８の入出
力線ａ及び入出力バツフア８を通つて出力端子
OUTに現われるので読取りが可能である。続い
てシフト信号Ｓを（ｍ−１）回同様に繰り返して
入力すると（ｉ，２），ｉ，３），…，（ｉ，ｍ）
がシフト信号Ｓに同期して出力端子OUTに現わ
れるのでそのつどそれを読み取る。
このときのｍビツトの連続読出しに要する時間
Trnは、ランダムに１ビツトを読み出すに要する
時間をTr、シフト信号Ｓの周期をTs、センスア
ンプ及びデイジツト・ドライバ４からシフトレジ
スタ６までの転送上に要する時間をTpとすると、 Trn＝Tr＋Tp＋ｍ・Ts となる。
Trnは、ランダムに１ビツトを読み出すに要する
時間をTr、シフト信号Ｓの周期をTs、センスア
ンプ及びデイジツト・ドライバ４からシフトレジ
スタ６までの転送上に要する時間をTpとすると、 Trn＝Tr＋Tp＋ｍ・Ts となる。
またＭ列に及ぶ情報を連続読出しする場合に
は、まず列アドレス（A0，A1，…Ao）によりｉ
列目をセンスアンプ及びデイジツト・ドライバ４
に読出してゲート信号Gsによりその情報をシフ
トレジスタ６に転送し、そしてすぐさま次の列ア
ドレス（A0，A1，…Ao）′によりi′列目をセンス
アンプ及びデイジツト・ドライバ４の処まで読み
出しておくことができるので、このときのＭ列の
読出しに要する時間TrMは、 TrM＝Tr＋Ｍ・（Tp＋ｍ・Ts） となり、アクセスする列を換えるごとにセンスア
ンプ及びデイジツト・ドライバ４からシフトレジ
スタ６までの情報転送に要する時間Tpの間は読
みだしを行なうことができず時間が無駄に費やさ
れ、しかもこのため一様な速度でスムーズな読出
しができないという欠点があつた。
は、まず列アドレス（A0，A1，…Ao）によりｉ
列目をセンスアンプ及びデイジツト・ドライバ４
に読出してゲート信号Gsによりその情報をシフ
トレジスタ６に転送し、そしてすぐさま次の列ア
ドレス（A0，A1，…Ao）′によりi′列目をセンス
アンプ及びデイジツト・ドライバ４の処まで読み
出しておくことができるので、このときのＭ列の
読出しに要する時間TrMは、 TrM＝Tr＋Ｍ・（Tp＋ｍ・Ts） となり、アクセスする列を換えるごとにセンスア
ンプ及びデイジツト・ドライバ４からシフトレジ
スタ６までの情報転送に要する時間Tpの間は読
みだしを行なうことができず時間が無駄に費やさ
れ、しかもこのため一様な速度でスムーズな読出
しができないという欠点があつた。
本発明の目的は、この欠点を除去することであ
り、従来の半導体メモリ装置のシフトレジスタ
を、制御信号で制御される機能を持つ２組のシフ
トレジスタに置換することにより、１ビツトある
いは１列の情報の読みだし速度は従来と変わら
ず、数列に及ぶ情報の連続した読みだしが高速か
つスムーズに行なえるようにした半導体メモリ装
置を提供することにある。
り、従来の半導体メモリ装置のシフトレジスタ
を、制御信号で制御される機能を持つ２組のシフ
トレジスタに置換することにより、１ビツトある
いは１列の情報の読みだし速度は従来と変わら
ず、数列に及ぶ情報の連続した読みだしが高速か
つスムーズに行なえるようにした半導体メモリ装
置を提供することにある。
本発明によれば、少くともメモリセル・マトリ
クスと、該メモリセル・マトリクスの列選択駆動
装置と、前記メモリセル・マトリクスの行選択駆
動装置と、前記メモリセル・マトリクスの各行に
それぞれ対応して設けられたセンスアンプ及びデ
イジツト・ドライバと、前記メモリセル・マトリ
クスの各行に対応して１ビツトずつ並列に設けら
れた列方向にシフト可能な２組のシフトレジスタ
と、前記センスアンプ及びデイジツト・ドライバ
又は前記２組のシフトレジスタに入出力部を選択
的に接続する入出力部切換装置とを備え、前記２
組のシフトレジスタを用いて前記メモリセル・マ
トリクスに貯えられている情報の連続読出しを行
なう場合に、当該第１のシフトレジスタ（第２の
シフトレジスタ）からの連続読出し中に当該第２
のシフトレジスタ（第１のシフトレジスタ）へ前
記メモリセル・マトリクスから情報の転送を行な
い、当該第１のシフトレジスタ（第２のシフトレ
ジスタ）からの情報読出しが終了するとただちに
当該第２のシフトレジスタ（第１のシフトレジス
タ）からの情報読出しを行なう駆動手段を備えた
ことを特徴とする半導体メモリ装置が得られる。
クスと、該メモリセル・マトリクスの列選択駆動
装置と、前記メモリセル・マトリクスの行選択駆
動装置と、前記メモリセル・マトリクスの各行に
それぞれ対応して設けられたセンスアンプ及びデ
イジツト・ドライバと、前記メモリセル・マトリ
クスの各行に対応して１ビツトずつ並列に設けら
れた列方向にシフト可能な２組のシフトレジスタ
と、前記センスアンプ及びデイジツト・ドライバ
又は前記２組のシフトレジスタに入出力部を選択
的に接続する入出力部切換装置とを備え、前記２
組のシフトレジスタを用いて前記メモリセル・マ
トリクスに貯えられている情報の連続読出しを行
なう場合に、当該第１のシフトレジスタ（第２の
シフトレジスタ）からの連続読出し中に当該第２
のシフトレジスタ（第１のシフトレジスタ）へ前
記メモリセル・マトリクスから情報の転送を行な
い、当該第１のシフトレジスタ（第２のシフトレ
ジスタ）からの情報読出しが終了するとただちに
当該第２のシフトレジスタ（第１のシフトレジス
タ）からの情報読出しを行なう駆動手段を備えた
ことを特徴とする半導体メモリ装置が得られる。
以下、典型的な実施例を用いて本発明を詳述す
る。
る。
第２図は本発明の一実施例の構成を示すブロツ
ク図である。第１図と同等部分には比較の便宜
上、同一符号を付してある。
ク図である。第１図と同等部分には比較の便宜
上、同一符号を付してある。
第２図で第１図の従来例と異なるのは、シフト
信号Ｓだけで制御されるシフトレジスタ６の代わ
りに、シフト信号Ｓと制御信号X0，X1で動作が
制御されるシフトレジスタ６０，６１を備えたこ
とである。シフトレジスタ６０，６１は制御信号
X0，X1が入力されているときにはシフト信号Ｓ
に同期したシフト動作を行なうが、制御信号X0，
X1が入力されていないときにはシフト動作を行
なわず双方向性ゲート５を通つて転送されてくる
情報を内部に読み込むような機能を持つたもので
ある。
信号Ｓだけで制御されるシフトレジスタ６の代わ
りに、シフト信号Ｓと制御信号X0，X1で動作が
制御されるシフトレジスタ６０，６１を備えたこ
とである。シフトレジスタ６０，６１は制御信号
X0，X1が入力されているときにはシフト信号Ｓ
に同期したシフト動作を行なうが、制御信号X0，
X1が入力されていないときにはシフト動作を行
なわず双方向性ゲート５を通つて転送されてくる
情報を内部に読み込むような機能を持つたもので
ある。
次に第２図の動作説明を行なう。ランダムアク
セスは従来例と同様にして行ない得る。またＭ列
（Ｍ×ｍビツト）に及ぶ情報を連続読出しする場
合には、まず列アドレス（A0，A1，…Ao）によ
りｉ列目に貯えられている情報をセンスアンプ及
びデイジツト・ドライバ４に読出してゲート信号
Gsによりその情報をシフトレジスタ側に転送す
る。ここで制御信号X1を入力せずにX0を入力す
ると、すでに読み出されているｉ列目の情報がシ
フトレジスタ６０に読み込まれそしてシフト信号
Ｓに同期して（ｉ，１），（ｉ，２），…，（ｉ，
ｍ）が出力端子OUTから得られる。さらにｉ列
目の情報の連続読出しが終わらないうちに次に読
み出すべき列アドレス（A0，A1，…Ao）′を入
力し、i′列目に貯えられた情報をセンスアンプ及
びデイジツト・ドライバ４と双方向性ゲート５を
通してシフトレジスタ側に転送しておくことがで
きる。このとき制御信号X1は入力されていない
のでそのi′列目の情報はシフトレジスタ６１に読
み込まれる。そこでシフトレジスタ６０からｉ列
目の情報が全て読み出されたときに、制御信号
X0を入力せずX1を入力すると今度はシフトレジ
スタ６１に読み込まれたi′列目の情報が出力端子
OUTから得られる。同様にシフトレジスタ６１
からの情報読出し中に新しい列アドレスを入力し
てシフトレジスタ６０に新しいその列の情報を読
み込むことができる。このように制御信号X0，
X1によりシフトレジスタ６０と６１のシフト動
作を交互に切り換えることでＭ列に及ぶ情報の、
無駄のないスムーズな連続読出しができるように
なる。
セスは従来例と同様にして行ない得る。またＭ列
（Ｍ×ｍビツト）に及ぶ情報を連続読出しする場
合には、まず列アドレス（A0，A1，…Ao）によ
りｉ列目に貯えられている情報をセンスアンプ及
びデイジツト・ドライバ４に読出してゲート信号
Gsによりその情報をシフトレジスタ側に転送す
る。ここで制御信号X1を入力せずにX0を入力す
ると、すでに読み出されているｉ列目の情報がシ
フトレジスタ６０に読み込まれそしてシフト信号
Ｓに同期して（ｉ，１），（ｉ，２），…，（ｉ，
ｍ）が出力端子OUTから得られる。さらにｉ列
目の情報の連続読出しが終わらないうちに次に読
み出すべき列アドレス（A0，A1，…Ao）′を入
力し、i′列目に貯えられた情報をセンスアンプ及
びデイジツト・ドライバ４と双方向性ゲート５を
通してシフトレジスタ側に転送しておくことがで
きる。このとき制御信号X1は入力されていない
のでそのi′列目の情報はシフトレジスタ６１に読
み込まれる。そこでシフトレジスタ６０からｉ列
目の情報が全て読み出されたときに、制御信号
X0を入力せずX1を入力すると今度はシフトレジ
スタ６１に読み込まれたi′列目の情報が出力端子
OUTから得られる。同様にシフトレジスタ６１
からの情報読出し中に新しい列アドレスを入力し
てシフトレジスタ６０に新しいその列の情報を読
み込むことができる。このように制御信号X0，
X1によりシフトレジスタ６０と６１のシフト動
作を交互に切り換えることでＭ列に及ぶ情報の、
無駄のないスムーズな連続読出しができるように
なる。
本発明によるＭ列（Ｍ×ｍビツト）の連続読出
しに要する時間Tr′Mは、 Tr′M＝Tr＋Tp＋Ｍ・ｍ・Ts となり、先に述べた従来例の場合と比べると（Ｍ
−１）・Tpだけ読出しに要する時間が短く、かつ
シフト信号Ｓに同期したスムーズな読出し動作が
得られる。
しに要する時間Tr′Mは、 Tr′M＝Tr＋Tp＋Ｍ・ｍ・Ts となり、先に述べた従来例の場合と比べると（Ｍ
−１）・Tpだけ読出しに要する時間が短く、かつ
シフト信号Ｓに同期したスムーズな読出し動作が
得られる。
本発明は各行にセンスアンプ及びデイジツト・
ドライバを有する一般のメモリに広く有用であ
る。またMOS、バイポーラにかかわらずどのよ
うな素子を使用しても同様な議論が成立する。
ドライバを有する一般のメモリに広く有用であ
る。またMOS、バイポーラにかかわらずどのよ
うな素子を使用しても同様な議論が成立する。
また、シフトレジスタ６０，６１の外部との入
力線を分離し、シフトレジスタ６０，６１へのア
クセスを簡単化することもできる。
力線を分離し、シフトレジスタ６０，６１へのア
クセスを簡単化することもできる。
また、シフトレジスタ６０，６１へシフト方向
を切換えるための信号を新たに追加し双方向性シ
フトレジスタとして用いれば、入出力部切換装置
への配線を少なくすることもできる。
を切換えるための信号を新たに追加し双方向性シ
フトレジスタとして用いれば、入出力部切換装置
への配線を少なくすることもできる。
また、双方向性ゲート５に情報の切換え機能を
持たせ２組のシフトレジスタ６０，６１のどちら
と情報のやりとりを行なうかを決める事で、シフ
トレジスタ６０，６１の制御をより簡単化するこ
ともできる。
持たせ２組のシフトレジスタ６０，６１のどちら
と情報のやりとりを行なうかを決める事で、シフ
トレジスタ６０，６１の制御をより簡単化するこ
ともできる。
以上述べたように、本発明はわずかな回路と制
御手段を従来の半導体メモリ装置に追加するだけ
で数列に及ぶ連続したアドレスのアクセスに対し
て能率のよいスムーズな高速動作が可能になると
共に、１ビツトあるいは１列の情報の読みだし速
度は従来のものと変わらないという絶大な効果を
有する。
御手段を従来の半導体メモリ装置に追加するだけ
で数列に及ぶ連続したアドレスのアクセスに対し
て能率のよいスムーズな高速動作が可能になると
共に、１ビツトあるいは１列の情報の読みだし速
度は従来のものと変わらないという絶大な効果を
有する。
第１図は従来の半導体メモリ装置の構成を示す
ブロツク図、第２図は本発明による半導体メモリ
装置の一実施例を示すブロツク図である。 図において、１は列デコーダ、２はメモリセ
ル・マトリクス、３は行デコーダ、４はセンスア
ンプ及びデイジツト・ドライバ、５は双方向性ゲ
ート、６，６０，６１はシフトレジスタ、７は入
出力部切換装置、８は入出力バツフアである。
ブロツク図、第２図は本発明による半導体メモリ
装置の一実施例を示すブロツク図である。 図において、１は列デコーダ、２はメモリセ
ル・マトリクス、３は行デコーダ、４はセンスア
ンプ及びデイジツト・ドライバ、５は双方向性ゲ
ート、６，６０，６１はシフトレジスタ、７は入
出力部切換装置、８は入出力バツフアである。
Claims (1)
- １ 少くともメモリセル・マトリクスと、該メモ
リセル・マトリクスの列選択駆動装置と、前記メ
モリセル・マトリクスの行選択駆動装置と、前記
メモリセル・マトリクスの各行にそれぞれ対応し
て設けられたセンスアンプ及びデイジツト・ドラ
イバと、前記メモリセル・マトリクスの各行に対
応して１ビツトずつ並列に設けられた列方向にシ
フト可能な２組のシフトレジスタと、前記センス
アンプ及びデイジツト・ドライバ又は前記２組の
シフトレジスタに入出力部を選択的に接続する入
出力部切換装置とを備え、かつ前記２組のシフト
レジスタを用いて前記メモリセル・マトリクスに
貯えられている情報の連続読出しを行なう場合
に、当該第１のシフトレジスタ（第２のシフトレ
ジスタ）からの連続読出し中に当該第２のシフト
レジスタ（第１のシフトレジスタ）へ前記メモリ
セル・マトリクスから情報の転送を行ない、当該
第１のシフトレジスタ（第２のシフトレジスタ）
からの情報読出しが終了するとただちに当該第２
のシフトレジスタ（第１のシフトレジスタ）から
の情報読出しを行なう駆動手段を備えたことを特
徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57015164A JPS58133698A (ja) | 1982-02-02 | 1982-02-02 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57015164A JPS58133698A (ja) | 1982-02-02 | 1982-02-02 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58133698A JPS58133698A (ja) | 1983-08-09 |
| JPH0361276B2 true JPH0361276B2 (ja) | 1991-09-19 |
Family
ID=11881156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57015164A Granted JPS58133698A (ja) | 1982-02-02 | 1982-02-02 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58133698A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4649516A (en) * | 1984-06-01 | 1987-03-10 | International Business Machines Corp. | Dynamic row buffer circuit for DRAM |
| JPS61117789A (ja) * | 1984-11-13 | 1986-06-05 | Nec Corp | 半導体メモリ |
| US4745577A (en) * | 1984-11-20 | 1988-05-17 | Fujitsu Limited | Semiconductor memory device with shift registers for high speed reading and writing |
| US4796222A (en) * | 1985-10-28 | 1989-01-03 | International Business Machines Corporation | Memory structure for nonsequential storage of block bytes in multi-bit chips |
| JPS62252590A (ja) * | 1986-04-24 | 1987-11-04 | Ascii Corp | メモリ装置 |
| CA1293565C (en) * | 1986-04-28 | 1991-12-24 | Norio Ebihara | Semiconductor memory |
| JPH07101551B2 (ja) * | 1986-05-06 | 1995-11-01 | ソニー株式会社 | 映像記憶装置 |
| JPS62271291A (ja) * | 1986-05-20 | 1987-11-25 | Ascii Corp | メモリ装置 |
| JP2728395B2 (ja) * | 1986-09-26 | 1998-03-18 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH01213889A (ja) * | 1987-05-27 | 1989-08-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63311697A (ja) * | 1987-06-15 | 1988-12-20 | Hitachi Ltd | 半導体記憶装置 |
| JPH02172097A (ja) * | 1988-12-23 | 1990-07-03 | Nec Corp | メモリ |
| JPH0743928B2 (ja) * | 1989-09-22 | 1995-05-15 | 株式会社東芝 | 画像メモリ |
| JPH07122988B2 (ja) * | 1993-07-30 | 1995-12-25 | 沖電気工業株式会社 | 半導体記憶回路 |
-
1982
- 1982-02-02 JP JP57015164A patent/JPS58133698A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58133698A (ja) | 1983-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3643236A (en) | Storage having a plurality of simultaneously accessible locations | |
| US5463591A (en) | Dual port memory having a plurality of memory cell arrays for a high-speed operation | |
| JP2683919B2 (ja) | 半導体記憶装置 | |
| EP0300467A2 (en) | Semiconductur memory device with redundant memory cell array | |
| US4773049A (en) | Semiconductor memory device having improved access time for continuously accessing data | |
| JPH0361276B2 (ja) | ||
| JP3531891B2 (ja) | 半導体記憶装置 | |
| JP2591010B2 (ja) | シリアルアクセスメモリ装置 | |
| KR960012002A (ko) | 반도체 메모리와 그 사용방법, 컬럼 디코더 및 화상 프로세서 | |
| JPH07109703B2 (ja) | 半導体メモリ装置 | |
| JPH04306756A (ja) | データ転送システム | |
| US4277836A (en) | Composite random access memory providing direct and auxiliary memory access | |
| US4841567A (en) | Memory device | |
| JPS5856173B2 (ja) | マトリツクスアレ−ヨウ センタクソウチ | |
| JPH0644394B2 (ja) | 半導体記憶装置 | |
| JP2786020B2 (ja) | 半導体メモリ装置 | |
| JP2590701B2 (ja) | 半導体記憶装置 | |
| JP2680475B2 (ja) | 半導体メモリ装置 | |
| JP3183167B2 (ja) | 半導体記憶装置 | |
| KR100546297B1 (ko) | 반도체 집적회로 | |
| JPS6222291A (ja) | 半導体記憶装置 | |
| JPH0227759B2 (ja) | ||
| JP2591448B2 (ja) | セレクタ回路およびマルチポートメモリセル | |
| JP3160930B2 (ja) | 半導体記憶装置の読み出し回路 | |
| JPS5930295A (ja) | 半導体メモリのアクセス方式 |