JPS5942399B2 - メモリ装置 - Google Patents
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- JPS5942399B2 JPS5942399B2 JP54165574A JP16557479A JPS5942399B2 JP S5942399 B2 JPS5942399 B2 JP S5942399B2 JP 54165574 A JP54165574 A JP 54165574A JP 16557479 A JP16557479 A JP 16557479A JP S5942399 B2 JPS5942399 B2 JP S5942399B2
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- 230000015654 memory Effects 0.000 claims description 69
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims 1
- 239000007864 aqueous solution Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 229920006026 co-polymeric resin Polymers 0.000 description 2
- ZERKZGMHHAETRU-IUJXYRIYSA-L disodium (Z)-but-2-enedioate styrene Chemical compound [Na+].[Na+].C=CC1=CC=CC=C1.[O-]C(=O)\C=C/C([O-])=O ZERKZGMHHAETRU-IUJXYRIYSA-L 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- FEIQOMCWGDNMHM-UHFFFAOYSA-N 5-phenylpenta-2,4-dienoic acid Chemical compound OC(=O)C=CC=CC1=CC=CC=C1 FEIQOMCWGDNMHM-UHFFFAOYSA-N 0.000 description 1
- 229920006322 acrylamide copolymer Polymers 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 125000000129 anionic group Chemical group 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 239000000839 emulsion Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は、高密度のメモリ装置、とくに、ＭＯＳトラン
ジスタ（以下、ＭＯＳＴ）を用いるダイナミツクメモリ
装置に関する。
ジスタ（以下、ＭＯＳＴ）を用いるダイナミツクメモリ
装置に関する。
従来のＭＯＳＴを用いるダイナミツクメセリでは、メモ
リセルは、１個のＮＭＯＳＴと、これに接続された電荷
蓄積用の容量とからなる。
リセルは、１個のＮＭＯＳＴと、これに接続された電荷
蓄積用の容量とからなる。
半導体集積回路技術の進歩により、メモリセルの寸法は
益々小さくすることが要求されている。メモリセルの寸
法が小さくなるにつれ、メモリセルから読出される信号
振巾がさらに小さくなる。したがつて、このメモリセル
からの信号を検出するためのセンスアンプは益々高性能
化することが要求され、その結果大きなスペースを占め
ざるをえなくなつできている。従来、一対のデータ線に
多数のメモリセルが接続され、この一対のデータ線に、
これらのデータ線の電圧を差動増巾するためのセンスア
ンプが接続されている。このような構造体が多数並置さ
れて、メモリが構成される。このような従来のメモリで
は、メモリセルサイズよりセンスアンプのサイズが大き
いため、メモリセルのサイズが小さくなつたとしても、
センスアンプに合わせてデータ線間隔を決めなければな
らず、データ線の間隔を小さくすることができない。こ
のため、１つの半導体基板上により多くのメモリセルを
配列することが困難である。とくに、上述のごとく、よ
り小さなサイズのメモリセルを用いる場合、センスアン
プの性能を高くすることが要求されるため、センスアン
プを小さくすることができない。従つて、メモリセルサ
イズを小としでも、データ線の間隔を小さくすることが
できない。又、センスアンプはすべてメモリセルの記憶
情報の読出し用の増巾器であつて対応する一対のデータ
線の信号を高速で増巾する為駆動能力が大きく、寸法の
大きなトランジスタを使わなければならず、又、このよ
うなセンスアンプを各データ線対に設けなければならな
いため、メモリサイズを小とすることができなかつた〇
本発明は、以上のごとき従来技術の問題を解決し、比較
的大きなサイズのセンスアンプを用いても、データ線の
間隔を小とすることができ、それにより、より高密度に
メモリセルを配列できるメモリを提供することを目的と
する。
益々小さくすることが要求されている。メモリセルの寸
法が小さくなるにつれ、メモリセルから読出される信号
振巾がさらに小さくなる。したがつて、このメモリセル
からの信号を検出するためのセンスアンプは益々高性能
化することが要求され、その結果大きなスペースを占め
ざるをえなくなつできている。従来、一対のデータ線に
多数のメモリセルが接続され、この一対のデータ線に、
これらのデータ線の電圧を差動増巾するためのセンスア
ンプが接続されている。このような構造体が多数並置さ
れて、メモリが構成される。このような従来のメモリで
は、メモリセルサイズよりセンスアンプのサイズが大き
いため、メモリセルのサイズが小さくなつたとしても、
センスアンプに合わせてデータ線間隔を決めなければな
らず、データ線の間隔を小さくすることができない。こ
のため、１つの半導体基板上により多くのメモリセルを
配列することが困難である。とくに、上述のごとく、よ
り小さなサイズのメモリセルを用いる場合、センスアン
プの性能を高くすることが要求されるため、センスアン
プを小さくすることができない。従つて、メモリセルサ
イズを小としでも、データ線の間隔を小さくすることが
できない。又、センスアンプはすべてメモリセルの記憶
情報の読出し用の増巾器であつて対応する一対のデータ
線の信号を高速で増巾する為駆動能力が大きく、寸法の
大きなトランジスタを使わなければならず、又、このよ
うなセンスアンプを各データ線対に設けなければならな
いため、メモリサイズを小とすることができなかつた〇
本発明は、以上のごとき従来技術の問題を解決し、比較
的大きなサイズのセンスアンプを用いても、データ線の
間隔を小とすることができ、それにより、より高密度に
メモリセルを配列できるメモリを提供することを目的と
する。
この目的達成のために、本発明では、２組のデータ線対
に対して、１つのメモリ情報読出し用の増巾器と、１つ
の再書込用の増巾器との２つの機能の異なる増巾器を設
置し、一方の組のデータ線対が読出し用の増巾器に接続
されているときは、他方の組のデータ線対を再書込み用
の増巾器に接続することとした。
に対して、１つのメモリ情報読出し用の増巾器と、１つ
の再書込用の増巾器との２つの機能の異なる増巾器を設
置し、一方の組のデータ線対が読出し用の増巾器に接続
されているときは、他方の組のデータ線対を再書込み用
の増巾器に接続することとした。
以下、本発明の一実施例を詳細に説明する〇第１図にお
いて、互いに平行にかつ、近接して配列されたデータ線
Ｄ。
いて、互いに平行にかつ、近接して配列されたデータ線
Ｄ。
，ＤＯ，Ｄ，，Ｄｌに対して、複数のワード線Ｗ。，Ｗ
π，・・・・・・、一対のダミーワード線ＤＷ，ＤＷが
直交して設けられ、これらのデータ線の左右に、それぞ
れフリツプフロツプからなるプリアンプＰＡ，ＰＡが接
続されている。ワード線Ｗ。と、データ線Ｄ。，Ｄｌと
の交点にメモリセルＭＣが設けられ、ワード線Ｗ。とデ
ータ線了？，一可との交点にメモリセルＭＣが設けられ
ている。このように、各データ線対と各ワード線の２つ
の交点の内、１方の交点のみにメモリセルＭＣが接続さ
れている。同様に、一対のダミーワード線ＤＷ，ＤＷと
各データ線対との２つの交点の一方にのみダミーセルＤ
Ｃが設けられている。図示されていない他のデータ線、
ワード線についても同様である。このように、１対の隣
接するデータ線と１本のワード線（ダミーワード線を含
む）との２つ交点の内の１方にのみメモリセル（ダミー
セルを含む）を設ける技術は、米国特許４，０４４，３
４０号明細書に記載されている。
π，・・・・・・、一対のダミーワード線ＤＷ，ＤＷが
直交して設けられ、これらのデータ線の左右に、それぞ
れフリツプフロツプからなるプリアンプＰＡ，ＰＡが接
続されている。ワード線Ｗ。と、データ線Ｄ。，Ｄｌと
の交点にメモリセルＭＣが設けられ、ワード線Ｗ。とデ
ータ線了？，一可との交点にメモリセルＭＣが設けられ
ている。このように、各データ線対と各ワード線の２つ
の交点の内、１方の交点のみにメモリセルＭＣが接続さ
れている。同様に、一対のダミーワード線ＤＷ，ＤＷと
各データ線対との２つの交点の一方にのみダミーセルＤ
Ｃが設けられている。図示されていない他のデータ線、
ワード線についても同様である。このように、１対の隣
接するデータ線と１本のワード線（ダミーワード線を含
む）との２つ交点の内の１方にのみメモリセル（ダミー
セルを含む）を設ける技術は、米国特許４，０４４，３
４０号明細書に記載されている。
以下説明の簡単化のためＮチヤネルＭＯＳＴを使つたメ
モリで説明するが、電圧の極性をかえれば、Ｐチヤネル
ＭＯＳＴを使つたメモリでも本発明は適用できる。メモ
リセルＭＣは、１個のＭＯＳＴと、情報蓄積用のキヤパ
シタンスからなる公知のトランジスタ型メモリセルであ
り、ダミーセルＤＣは、１個のＭＯＳＴと基準電圧蓄積
用のキヤパシタンスと、このキヤパシタンスに並列に接
続された１個のＭＯＳＴとを有する公知のダミーセルで
ある。
モリで説明するが、電圧の極性をかえれば、Ｐチヤネル
ＭＯＳＴを使つたメモリでも本発明は適用できる。メモ
リセルＭＣは、１個のＭＯＳＴと、情報蓄積用のキヤパ
シタンスからなる公知のトランジスタ型メモリセルであ
り、ダミーセルＤＣは、１個のＭＯＳＴと基準電圧蓄積
用のキヤパシタンスと、このキヤパシタンスに並列に接
続された１個のＭＯＳＴとを有する公知のダミーセルで
ある。
プリアンプＰＡは、交差結合されたＭＯＳＴＱＡ，ＱＢ
と、これらのＭＯＳＴＱＡ，ＱＢのソースとアースとを
接続するためのＭＯＳＴＱｃよりなる。同様に、プリア
ンプＰＡは、交差結合されたＭＯＳＴ？；，？と、これ
らのＭＯＳＴＱｌ，？のソースと、アースとを接続する
ためのＭＯＳＴＱＯよりなる。
と、これらのＭＯＳＴＱＡ，ＱＢのソースとアースとを
接続するためのＭＯＳＴＱｃよりなる。同様に、プリア
ンプＰＡは、交差結合されたＭＯＳＴ？；，？と、これ
らのＭＯＳＴＱｌ，？のソースと、アースとを接続する
ためのＭＯＳＴＱＯよりなる。
ＭＯＳＴＱＯ，ＱＯのゲートに印加されるパルスφＤが
高レベルとなると、プリアンプＰＡ，ＰＡが能動状態に
なる。プリアンプＰＡ内のＭＯＳＴＱＡのドレインは、
ＭＯＳＴＱＯ，，Ｑ，，をそれぞれ介してデータ線ＤＯ
，Ｄｌに接続され、プリアンプＰＡ内のＭＯＳＴＱのド
レインは、ＭＯＳＴＱＯ２，Ｑ，２をそれぞれ介してデ
ータ線Ｄ。
高レベルとなると、プリアンプＰＡ，ＰＡが能動状態に
なる。プリアンプＰＡ内のＭＯＳＴＱＡのドレインは、
ＭＯＳＴＱＯ，，Ｑ，，をそれぞれ介してデータ線ＤＯ
，Ｄｌに接続され、プリアンプＰＡ内のＭＯＳＴＱのド
レインは、ＭＯＳＴＱＯ２，Ｑ，２をそれぞれ介してデ
ータ線Ｄ。
，Ｄ，に接続される。同様に、プリアンプＰＡＯＭＯＳ
ＴＱＡのドレインは、ＭＯＳＴＱＯ，，Ｑｌ，をそれぞ
れ介してデータ線Ｄ。，Ｄ，に接続され、ＭＯＳＴＱＢ
のドレインは、ＭＯＳＴＱＯ２，Ｑ，２をそれぞれ介し
てデータ線Ｄ。，Ｄ，に接続される。ＭＯＳＴＱＡ，Ｑ
Ｂのドレインは、さらに、それぞれＭＯＳＴＱＤ，ＱＤ
を介して、共通データ線ＣＤ，ＣＤに接続されている。
本実施例のメモリにおいては、図示された１対のプリア
ンプと２対のデータ線とを単位とするメモリセルアレー
が図の縦方向に並置されているが、簡単化のために、こ
のメモリセルアレーは図示されていない。
ＴＱＡのドレインは、ＭＯＳＴＱＯ，，Ｑｌ，をそれぞ
れ介してデータ線Ｄ。，Ｄ，に接続され、ＭＯＳＴＱＢ
のドレインは、ＭＯＳＴＱＯ２，Ｑ，２をそれぞれ介し
てデータ線Ｄ。，Ｄ，に接続される。ＭＯＳＴＱＡ，Ｑ
Ｂのドレインは、さらに、それぞれＭＯＳＴＱＤ，ＱＤ
を介して、共通データ線ＣＤ，ＣＤに接続されている。
本実施例のメモリにおいては、図示された１対のプリア
ンプと２対のデータ線とを単位とするメモリセルアレー
が図の縦方向に並置されているが、簡単化のために、こ
のメモリセルアレーは図示されていない。
なお、これらのメモリセルアレー内のメモリセルも、図
示されたメモリセルと同じくワード線Ｗ。，ＷＯ，・・
・・・・ダミーワード線ＤＷ，ＤＷに接続されている。
メモリセル読出し前においては、共通データ線ＣＤ，Ｃ
Ｄｌデータ線Ｄ。
示されたメモリセルと同じくワード線Ｗ。，ＷＯ，・・
・・・・ダミーワード線ＤＷ，ＤＷに接続されている。
メモリセル読出し前においては、共通データ線ＣＤ，Ｃ
Ｄｌデータ線Ｄ。
，ＤＯ，Ｄ，，Ｄ，およびＭＯＳＴＱＡ，ＱＢ，ＱＡ，
ＱＢのドレインに接続されたＭＯＳＴＱｐは、そのゲー
トに印加される高レベルのプリチヤージ信号ＣＥに応答
して、これらのデータ線およびＭＯＳＴのドレインを電
源電圧Ｖｐにまでプリチヤージする。このとき、ダミー
セルＤＣは、このプリチヤージ信号ＣＥを線３０を介し
て入力され、初期状態にセツトされる。このプリチヤー
ジの期間、信号φＤは、低レベルに保持されでおり、プ
リアンプＰＡ，ＰＡは非能動状態にある。同様に、ドラ
イバ１０Ａ，１０Ｂ１デコーダ２０は、このプリチヤー
ジの間、その出力を低レベルに保持するように構成され
ている。本実施例においては、１５個のアドレス信号Ａ
Ｏ−Ａ，４およびそれらに対し補の関係にあるアドレス
信号Ａ。−Ａ，４が用いられる。プリチヤージ期間の終
了後、ドライバ１０Ａは、アドレス信号Ａ。
ＱＢのドレインに接続されたＭＯＳＴＱｐは、そのゲー
トに印加される高レベルのプリチヤージ信号ＣＥに応答
して、これらのデータ線およびＭＯＳＴのドレインを電
源電圧Ｖｐにまでプリチヤージする。このとき、ダミー
セルＤＣは、このプリチヤージ信号ＣＥを線３０を介し
て入力され、初期状態にセツトされる。このプリチヤー
ジの期間、信号φＤは、低レベルに保持されでおり、プ
リアンプＰＡ，ＰＡは非能動状態にある。同様に、ドラ
イバ１０Ａ，１０Ｂ１デコーダ２０は、このプリチヤー
ジの間、その出力を低レベルに保持するように構成され
ている。本実施例においては、１５個のアドレス信号Ａ
Ｏ−Ａ，４およびそれらに対し補の関係にあるアドレス
信号Ａ。−Ａ，４が用いられる。プリチヤージ期間の終
了後、ドライバ１０Ａは、アドレス信号Ａ。
が高レベルのときには、線３２に高レベルの電圧を出力
し、アドレス信号Ａ。が高レベルのときには、線３４上
に高レベルの電圧を出力する。一方、デコーダ２０も、
プリチヤージ期間の終了後、アドレス信号Ａ，〜Ａ９，
ａ，〜Ａ９が所定の値を有するときには、高レベルの電
圧を出力し、ＭＯＳＴＱＤ，ＱＤをオンにする。
し、アドレス信号Ａ。が高レベルのときには、線３４上
に高レベルの電圧を出力する。一方、デコーダ２０も、
プリチヤージ期間の終了後、アドレス信号Ａ，〜Ａ９，
ａ，〜Ａ９が所定の値を有するときには、高レベルの電
圧を出力し、ＭＯＳＴＱＤ，ＱＤをオンにする。
ドライバ１０Ｂは、プリチヤージ期間の終了後、アドレ
ス信号ＡｌＯ′Ｖａｌ４９ａ］０′Ｖａｌ４に応答して
）ワード線Ｗ。
ス信号ＡｌＯ′Ｖａｌ４９ａ］０′Ｖａｌ４に応答して
）ワード線Ｗ。
，ＷＯ，・・・・・・の１つと、ダミーワード線ＤＷ，
ＤＷの一方に高レベルの電圧を出力する。各データ線対
の一方のデータ線に接続虹れたメモリセルと、他方のデ
ータ線に接続されたダミーセルＤＣとが選ばれるように
、ドライバ１０Ｂは、ダミーワードＤＷ，ＤＷの一方に
選択的に高レベルの電圧を出力する。今、選択すべきメ
モリセルは、データ線Ｄ。
ＤＷの一方に高レベルの電圧を出力する。各データ線対
の一方のデータ線に接続虹れたメモリセルと、他方のデ
ータ線に接続されたダミーセルＤＣとが選ばれるように
、ドライバ１０Ｂは、ダミーワードＤＷ，ＤＷの一方に
選択的に高レベルの電圧を出力する。今、選択すべきメ
モリセルは、データ線Ｄ。
とワード線Ｗ。との交点にあるメモリセルＭＣであると
する。ドライバ１０Ｂは、アドレス信号に応答してワー
ド線Ｗ。と、ダミーワード線ＤＷに選択的に高電圧を出
力する。この結果、このメモリセルとともに、ワード線
Ｗ。に接続された他のメモリセルもすべて読出される。
従つて、データ線ＤＯおよびＤ，とワード線Ｗ。の交点
にある２つのメモリセルＭＣが読出され、データ線Ｄ。
，Ｄ，の電圧が、読出されたメモリセルＭＣに記憶され
ている信号に応じで変化する。同じように、ダミーワー
ド線ＤＷと、データ線Ｄ。およびＤ，との交点にある２
つのダミーセルＤＣが読出され、データ線ＤＯ，Ｄ，の
電圧が基準電圧に設定される。本実施例においては、土
から偶数番目のデータ線Ｄ。又はＤ。に接続されたメモ
リセルＭＣを読出するに、アドレス信号Ａ。，ａＯはそ
れぞれ高レベル、低レベルに保持され、上から奇数番目
のデータ線Ｄ１又はＤ，に接続されたメモリセルＭＣを
読出すには、アドレス信号Ａ。，ａＯは、それぞれ低レ
ベル、高レベルに保持される。従つて、選択すべきメモ
リセルがワード線Ｗ。
する。ドライバ１０Ｂは、アドレス信号に応答してワー
ド線Ｗ。と、ダミーワード線ＤＷに選択的に高電圧を出
力する。この結果、このメモリセルとともに、ワード線
Ｗ。に接続された他のメモリセルもすべて読出される。
従つて、データ線ＤＯおよびＤ，とワード線Ｗ。の交点
にある２つのメモリセルＭＣが読出され、データ線Ｄ。
，Ｄ，の電圧が、読出されたメモリセルＭＣに記憶され
ている信号に応じで変化する。同じように、ダミーワー
ド線ＤＷと、データ線Ｄ。およびＤ，との交点にある２
つのダミーセルＤＣが読出され、データ線ＤＯ，Ｄ，の
電圧が基準電圧に設定される。本実施例においては、土
から偶数番目のデータ線Ｄ。又はＤ。に接続されたメモ
リセルＭＣを読出するに、アドレス信号Ａ。，ａＯはそ
れぞれ高レベル、低レベルに保持され、上から奇数番目
のデータ線Ｄ１又はＤ，に接続されたメモリセルＭＣを
読出すには、アドレス信号Ａ。，ａＯは、それぞれ低レ
ベル、高レベルに保持される。従つて、選択すべきメモ
リセルがワード線Ｗ。
とデータ線Ｄ。の交点にあるメモリセルＭＣである場合
には、線３２，３４にはドライバ１０Ａにより、それぞ
れ、高電圧、低電圧が出力される。このように、プリチ
ヤージの期間の終了後、ワード線（ダミーワード線を含
む）の電圧、線３２，３４の電圧が決定される。それと
同時に、パルスφＤが低レベルから高レベルに変化され
、プリアンプＰＡ，ＦＸが能動状態にされる。線３２，
３４上の電圧がそれぞれ、高レベル、低レベルのときに
は、ＭＯＳＴＱＯ，，ＱＯ２，Ｑ，，，Ｑｌ２がオンと
なり、ＭＯＳＴＱＯ，，ＱＯ２，Ｑ，，，σ誓がオフと
なる。
には、線３２，３４にはドライバ１０Ａにより、それぞ
れ、高電圧、低電圧が出力される。このように、プリチ
ヤージの期間の終了後、ワード線（ダミーワード線を含
む）の電圧、線３２，３４の電圧が決定される。それと
同時に、パルスφＤが低レベルから高レベルに変化され
、プリアンプＰＡ，ＦＸが能動状態にされる。線３２，
３４上の電圧がそれぞれ、高レベル、低レベルのときに
は、ＭＯＳＴＱＯ，，ＱＯ２，Ｑ，，，Ｑｌ２がオンと
なり、ＭＯＳＴＱＯ，，ＱＯ２，Ｑ，，，σ誓がオフと
なる。
従つで、データ線Ｄ。（５Ｄ０はそれらの右側に設けら
れたプリアンプＰＡに、それぞれσ柳，？２を介して接
続され、これらのデータ線の電圧が差動増巾され、一方
が元のプリチヤージレベルＶｐに近い値を維持し、他方
がアースレベルにまで放電される。データ線Ｄ。又はＤ
。上のメモリセルが選択されるときには、デコーダ２０
は、アドレス信号Ａ，〜Ａ９，ａ，〜Ａ，に応答して、
高電圧を出力しているので、ＭＯＳＴＱＤ，？はオン状
態にある。従つて、プリアンプＰＡのＭＯＳＴＱＡ，Ｑ
Ｂのドレインは、それぞれ、共通データ線ＣＤ，ＣＤに
接続される。従つて、共通データ線ＣＤ，ＣＤは、デー
タ線Ｄ。，ＤＯの電圧と同じ電圧になるように変化され
る。こうして、共通データ線ＣＤ，ＣＤの電圧が読出さ
れたメモリセルＭＣの記憶信号に対応した値となる。一
方、データ線Ｄ，，Ｄ，は、それぞれＭＯＳＴＱｌ，，
Ｑ，２を介してそれらの左側にあるプリアンプＰＡに接
続され、これらのデータ線の電圧が差動増巾され、一方
が高レベルに、他方が低レベルに変化する。ワード線Ｗ
。
れたプリアンプＰＡに、それぞれσ柳，？２を介して接
続され、これらのデータ線の電圧が差動増巾され、一方
が元のプリチヤージレベルＶｐに近い値を維持し、他方
がアースレベルにまで放電される。データ線Ｄ。又はＤ
。上のメモリセルが選択されるときには、デコーダ２０
は、アドレス信号Ａ，〜Ａ９，ａ，〜Ａ，に応答して、
高電圧を出力しているので、ＭＯＳＴＱＤ，？はオン状
態にある。従つて、プリアンプＰＡのＭＯＳＴＱＡ，Ｑ
Ｂのドレインは、それぞれ、共通データ線ＣＤ，ＣＤに
接続される。従つて、共通データ線ＣＤ，ＣＤは、デー
タ線Ｄ。，ＤＯの電圧と同じ電圧になるように変化され
る。こうして、共通データ線ＣＤ，ＣＤの電圧が読出さ
れたメモリセルＭＣの記憶信号に対応した値となる。一
方、データ線Ｄ，，Ｄ，は、それぞれＭＯＳＴＱｌ，，
Ｑ，２を介してそれらの左側にあるプリアンプＰＡに接
続され、これらのデータ線の電圧が差動増巾され、一方
が高レベルに、他方が低レベルに変化する。ワード線Ｗ
。
と図示されていない他のデータ線との交点にある他のメ
モリセルの記憶信号も同じように読出され、同じように
図示されてないプリアンプによつて増巾される。読出す
べきメモリセルが、ワード線Ｗ。
モリセルの記憶信号も同じように読出され、同じように
図示されてないプリアンプによつて増巾される。読出す
べきメモリセルが、ワード線Ｗ。
とデータ線Ｄ１の交点にあるメモリセルＭＣである場合
には、線３２，３４にそれぞれ、低レベル、高レベルの
電圧がドライバ１０Ａにより供給される。従つて、ＭＯ
ＳＴＱＯ，，ＱＯ２，Ｑｌｌ，Ｑｌ２がオンとなり）Ｍ
ＯＳＴＱＯｌ，ＱＯ２，Ｑ，，９Ｑ，２がオフとなる。
この結果、データ線Ｄ。とＤ。の電圧はプリアンプＰＡ
により差動増巾され、データ線Ｄ，と〒片の電圧は、プ
リアンプＰＡにより差動増巾される。プリアンプＰＡの
出力は、同じように、共通データ線ＣＤ，ＣＤに供給さ
れる。このようにしで、ワード線Ｗ。が選択的に高電圧
にされ、それに接続された複数のメモリセルＭＣが読出
されても、それらのメモリセルの記憶信号は、それぞれ
、プリアンプＰＡ又はＰＡにより増巾される。従つて、
これらのメモリセルＭＣには、この増巾後の電圧を再び
記憶、すなわち、再書き込みさせることができる。従つ
て、メモリセルの読出しが、従来の１トランジスタメモ
リセルと同じく、破壊的読出しであつても、読出された
複数のメモリセルの各々に、元の記憶信号を書き込むこ
とができる。メモリセルの読出し後は、すべての信号は
元のレベルに戻される。
には、線３２，３４にそれぞれ、低レベル、高レベルの
電圧がドライバ１０Ａにより供給される。従つて、ＭＯ
ＳＴＱＯ，，ＱＯ２，Ｑｌｌ，Ｑｌ２がオンとなり）Ｍ
ＯＳＴＱＯｌ，ＱＯ２，Ｑ，，９Ｑ，２がオフとなる。
この結果、データ線Ｄ。とＤ。の電圧はプリアンプＰＡ
により差動増巾され、データ線Ｄ，と〒片の電圧は、プ
リアンプＰＡにより差動増巾される。プリアンプＰＡの
出力は、同じように、共通データ線ＣＤ，ＣＤに供給さ
れる。このようにしで、ワード線Ｗ。が選択的に高電圧
にされ、それに接続された複数のメモリセルＭＣが読出
されても、それらのメモリセルの記憶信号は、それぞれ
、プリアンプＰＡ又はＰＡにより増巾される。従つて、
これらのメモリセルＭＣには、この増巾後の電圧を再び
記憶、すなわち、再書き込みさせることができる。従つ
て、メモリセルの読出しが、従来の１トランジスタメモ
リセルと同じく、破壊的読出しであつても、読出された
複数のメモリセルの各々に、元の記憶信号を書き込むこ
とができる。メモリセルの読出し後は、すべての信号は
元のレベルに戻される。
なお、データ線Ｄ。
，可，Ｄ，又は聞に接続されたメモリセル以外のメモリ
セルが選択されるときには、デコーダ２０は低レベルの
電圧を出力し、ＭＯＳＴＱＤ，ＱＤをオフとする。従つ
て、プリアンプＰＡの出力は、共通データ線ＣＤ，ＣＤ
に供給されない。以上のように、２つのデータ線対左右
に、プリアンプを設け、各データ線対とプリアンプとの
接続を切りかえることにより、選択されたワード線に接
続された読出すべきメモリセルの読出しを行うとともに
、このワード線に接続された他のメモリセルについても
、読出しおよび再書き込みを行うことができる。
セルが選択されるときには、デコーダ２０は低レベルの
電圧を出力し、ＭＯＳＴＱＤ，ＱＤをオフとする。従つ
て、プリアンプＰＡの出力は、共通データ線ＣＤ，ＣＤ
に供給されない。以上のように、２つのデータ線対左右
に、プリアンプを設け、各データ線対とプリアンプとの
接続を切りかえることにより、選択されたワード線に接
続された読出すべきメモリセルの読出しを行うとともに
、このワード線に接続された他のメモリセルについても
、読出しおよび再書き込みを行うことができる。
本実施例において、所望のメモリセルに信号を外部から
記憶させるには、そのメモリセルについて、以上の読出
し動作を行つた後、すべての信号を、プリチヤージ時の
レベルに戻す前に、共通データ線ＣＤ，ＣＤの電圧を書
込むべき信号に依存して、高又は低レベルとする。
記憶させるには、そのメモリセルについて、以上の読出
し動作を行つた後、すべての信号を、プリチヤージ時の
レベルに戻す前に、共通データ線ＣＤ，ＣＤの電圧を書
込むべき信号に依存して、高又は低レベルとする。
書込み動作終了後、全ての信号を元のプリチヤージ始の
レベルに戻す。本実施例によれは、差動増巾器ＰＡ，Ｐ
Ａを４本のデータ線の左右に配置しているので、増巾器
のスペースとしてデータ線４本分のスペースを使うこと
ができる。又、ＰＡをデータ読出し専用の増巾器とし、
ＰＡを再書込み専用の増巾器としてあるので、ＰＡはデ
ータ線を高速５駆動する必要がなく、再書込みのタイミ
ングまでに増巾を完了すればよいので、駆動能力が小さ
く寸法の小さいトランジスタを使用できスペースをさら
に縮小することができる。
レベルに戻す。本実施例によれは、差動増巾器ＰＡ，Ｐ
Ａを４本のデータ線の左右に配置しているので、増巾器
のスペースとしてデータ線４本分のスペースを使うこと
ができる。又、ＰＡをデータ読出し専用の増巾器とし、
ＰＡを再書込み専用の増巾器としてあるので、ＰＡはデ
ータ線を高速５駆動する必要がなく、再書込みのタイミ
ングまでに増巾を完了すればよいので、駆動能力が小さ
く寸法の小さいトランジスタを使用できスペースをさら
に縮小することができる。
この分ＰＡの専有面積を広くすることができる。又、読
出し用の増巾器を一方側に集めたので、共通データ線Ｃ
Ｄ，ＣＤをデータ線の両側に夫々設ける必要がなく、一
方のみに設ければよいため、は１１．８％で、２１℃、
６５％ＲＨにおける表面電気抵抗値は１Ｘ１０１０Ω・
？、表面摩擦係数は０．５０であつた。
出し用の増巾器を一方側に集めたので、共通データ線Ｃ
Ｄ，ＣＤをデータ線の両側に夫々設ける必要がなく、一
方のみに設ければよいため、は１１．８％で、２１℃、
６５％ＲＨにおける表面電気抵抗値は１Ｘ１０１０Ω・
？、表面摩擦係数は０．５０であつた。
この第二原図用紙をキヤノン社製の複写機ＮＰ−５００
０にかけて複写したときの特性を第６表に示す。
０にかけて複写したときの特性を第６表に示す。
実施例 ８
実施例５において、スチレン−マレイン酸ナトリウム共
重合体樹脂の２５％水溶液３３６部にかえて、スチレン
−マレイン酸ナトリウム共重合体樹脂の２５％水溶液１
６８部とスチレン−アクリル酸エステル−アクリルアミ
ド共重合体樹脂の２５％水溶液１８６部を使用し、他は
すべて実施例５に従つた。
重合体樹脂の２５％水溶液３３６部にかえて、スチレン
−マレイン酸ナトリウム共重合体樹脂の２５％水溶液１
６８部とスチレン−アクリル酸エステル−アクリルアミ
ド共重合体樹脂の２５％水溶液１８６部を使用し、他は
すべて実施例５に従つた。
得られた第二原図用紙の樹脂付着量１１．８％で、２１
℃、６５％ＲＨにおける表面電気抵抗値はＩＸｌＯ９Ω
・礪、表面摩擦係数は０．４２であつた。
℃、６５％ＲＨにおける表面電気抵抗値はＩＸｌＯ９Ω
・礪、表面摩擦係数は０．４２であつた。
この第二原図用紙をキヤノン社製の複写機ＮＰ−５００
０にかけて複写したときの特性を第６表に示す。
０にかけて複写したときの特性を第６表に示す。
第６表の結果から明らかな如く、特定な樹脂にアニオン
系の低抵抗処理剤とワツクスエマルジヨンを混合し、こ
れを原紙に、２％以上塗布し、２１℃、６５Ｃｆ）ＲＨ
における表面電気抵抗値を１×１０７〜１０１１Ω・？
、表面摩擦係数を０．２０〜０．５５にすることにより
、極めて優れた第二原図用紙とすることが出来る。
系の低抵抗処理剤とワツクスエマルジヨンを混合し、こ
れを原紙に、２％以上塗布し、２１℃、６５Ｃｆ）ＲＨ
における表面電気抵抗値を１×１０７〜１０１１Ω・？
、表面摩擦係数を０．２０〜０．５５にすることにより
、極めて優れた第二原図用紙とすることが出来る。
Claims (1)
- 【特許請求の範囲】 １ 一対となつた第１、第２のデータ線と、一対となつ
た第３、第４のデータ線と、該２組のデータ線対に交差
して設けられた複数のワード線と、夫々が、該２組のデ
ータ線対と該複数のワード線との交点に設けられた複数
のメモリセルと、第１、第２の検出器と、第１、第２の
データ線対を第１、第２の検出器に選択的に切り換えて
接続するスイッチ手段と、該第１の検出器の検出出力を
メモリセル読出し信号として出力する手段とを有するメ
モリ装置。 ２ 該第１、第２の検出器は、該スイッチ手段により夫
々接続されたデータ線対の信号を差動に増巾する差動増
巾器である第１項のメモリ装置。 ３ 該第２の検出器は、該スイッチ手段により該第２の
検出器に接続されたデータ線対のメモリセルを再書込み
するために用いられる増巾器である第１項のメモリ装置
。 ４ 該第１のデータ線と該第３のデータ線とが近接かつ
平行して設けられ、該第２のデータ線と該第４のデータ
線とが近接かつ平行して設けられた第１項のメモリ装置
。 ５ 該第１、第２のデータ線は互いに近接かつ平行に配
置され、該第３、第４のデータ線は互いに近接かつ平行
に配置され、該複数のメモリセルの各々は該第１、第２
のデータ線と、該ワード線の各々との２つの交点の内の
一方又は該第３、第４のデータ線と該ワード線との２つ
の交点の内の一方の交点に設けられている第１項のメモ
リ装置。 ６ 該２組のデータ線対は互いに、近接かつ平行に配置
され、該第１の検出器は該２組のデータ線対の延在方向
の一方の端側と同じ側の一端に設けられ、該第２の検出
器は該２組のデータ線対の他の端側に設けられた第４項
のメモリ装置。 ７ 該スイッチング手段は、該第１の検出器に該第１、
第２のデータ線又は該第３、第４のデータ線を夫々選択
的に接続する第１、第２のトランジスタと、該第２の検
出器に該第１、第２のデータ線又は該第３、第４のデー
タ線を夫々選択的に接続する第３、第４のトランジスタ
とを有する第６項のメモリ装置。 ８ 該第１、第４のトランジスタは共通の第１の制御信
号により導通が制御され、該第２、第３のトランジスタ
は該第１の制御信号と補の関係にある共通の第２の制御
信号により導通が制御される第７項のメモリ装置。 ９ 該第１、第２の制御信号は、互いに補の関係にある
一対のアドレス信号である第８項のメモリ装置。 １０ 該読出し信号を出力する手段は、該第１のセンス
アンプで増巾されたデータ線対上の信号を、夫々一対の
共通データ線に出力するトランジスタである第９項のメ
モリ装置。 １１ 該メモリセルは、読出し時に、記憶信号が破壊さ
れるものであり、かつ、読出し後のデータ線の電圧を記
憶信号として記憶するものである第９項のメモリ。 １２ 該メモリセルは、信号記憶用のキャパシタンスと
、該キャパシタンスと該対応するデータ線とを接続する
ためのトランジスタとを有する、第１０項のメモリ装置
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54165574A JPS5942399B2 (ja) | 1979-12-21 | 1979-12-21 | メモリ装置 |
| NL8006880A NL8006880A (nl) | 1979-12-21 | 1980-12-18 | Dynamisch geheugen. |
| DE3048105A DE3048105C2 (de) | 1979-12-21 | 1980-12-19 | Integrierter Halbleiterspeicher |
| US06/218,726 US4367540A (en) | 1979-12-21 | 1980-12-22 | Dynamic memory with an interchangeable pair of data lines and sense amplifiers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54165574A JPS5942399B2 (ja) | 1979-12-21 | 1979-12-21 | メモリ装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59098722A Division JPS59229791A (ja) | 1984-05-18 | 1984-05-18 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5690491A JPS5690491A (en) | 1981-07-22 |
| JPS5942399B2 true JPS5942399B2 (ja) | 1984-10-15 |
Family
ID=15814937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54165574A Expired JPS5942399B2 (ja) | 1979-12-21 | 1979-12-21 | メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4367540A (ja) |
| JP (1) | JPS5942399B2 (ja) |
| DE (1) | DE3048105C2 (ja) |
| NL (1) | NL8006880A (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5119332A (en) * | 1981-05-13 | 1992-06-02 | Hitachi, Ltd. | Semiconductor memory |
| JPS57208691A (en) * | 1981-06-15 | 1982-12-21 | Mitsubishi Electric Corp | Semiconductor memory |
| US4506351A (en) * | 1982-06-23 | 1985-03-19 | International Business Machines Corporation | One-device random access memory having enhanced sense signal |
| EP0101884A3 (en) * | 1982-07-21 | 1987-09-02 | Hitachi, Ltd. | Monolithic semiconductor memory |
| JPS5958689A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | 半導体記憶装置 |
| JPS59210594A (ja) * | 1984-05-07 | 1984-11-29 | Hitachi Ltd | メモリセル選択方式 |
| JPS6134792A (ja) * | 1984-07-25 | 1986-02-19 | Toshiba Corp | 半導体記憶装置 |
| JPS6192495A (ja) * | 1984-10-11 | 1986-05-10 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置 |
| US4800525A (en) * | 1984-10-31 | 1989-01-24 | Texas Instruments Incorporated | Dual ended folded bit line arrangement and addressing scheme |
| JPS61183955A (ja) * | 1985-02-08 | 1986-08-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置 |
| JPS61242396A (ja) * | 1985-04-19 | 1986-10-28 | Nec Corp | 半導体メモリ |
| US4740921A (en) * | 1985-10-04 | 1988-04-26 | Motorola, Inc. | Precharge of a dram data line to an intermediate voltage |
| JPS62197990A (ja) * | 1986-02-25 | 1987-09-01 | Mitsubishi Electric Corp | 半導体記憶回路 |
| KR950002293B1 (ko) * | 1986-03-28 | 1995-03-16 | 가부시키가이샤 도시바 | 다이나믹형 반도체기억장치 |
| US4819207A (en) * | 1986-09-30 | 1989-04-04 | Kabushiki Kaisha Toshiba | High-speed refreshing rechnique for highly-integrated random-access memory |
| JPS63104296A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体記憶装置 |
| KR960001106B1 (ko) * | 1986-12-17 | 1996-01-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 메모리 |
| JPS63161596A (ja) * | 1986-12-25 | 1988-07-05 | Nec Corp | 半導体記憶装置 |
| JPS63205897A (ja) * | 1987-02-20 | 1988-08-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US4807195A (en) * | 1987-05-18 | 1989-02-21 | International Business Machines Corporation | Apparatus and method for providing a dual sense amplifier with divided bit line isolation |
| US4821239A (en) * | 1987-08-25 | 1989-04-11 | National Semiconductor Corp. | Programmable sense amplifier for read only memory |
| JPS6488993A (en) * | 1987-09-29 | 1989-04-03 | Nec Corp | Semiconductor memory |
| JPH01158694A (ja) * | 1987-12-15 | 1989-06-21 | Mitsubishi Electric Corp | 半導体ダイナミックｒａｍ |
| JPH01184787A (ja) * | 1988-01-19 | 1989-07-24 | Toshiba Corp | 半導体メモリ |
| JP2691280B2 (ja) * | 1988-05-12 | 1997-12-17 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2633645B2 (ja) * | 1988-09-13 | 1997-07-23 | 株式会社東芝 | 半導体メモリ装置 |
| DE3937068C2 (de) * | 1988-11-07 | 1994-10-06 | Toshiba Kawasaki Kk | Dynamische Halbleiterspeicheranordnung |
| US5010524A (en) * | 1989-04-20 | 1991-04-23 | International Business Machines Corporation | Crosstalk-shielded-bit-line dram |
| JP2982920B2 (ja) * | 1990-07-10 | 1999-11-29 | 三菱電機株式会社 | 半導体記憶装置 |
| EP0479170B1 (en) * | 1990-09-29 | 1996-08-21 | Nec Corporation | Semiconductor memory device having low-noise sense structure |
| US5559456A (en) * | 1992-08-17 | 1996-09-24 | Matsushita Electric Industrial Co., Ltd. | Sensing circuit unit for a dynamic circuit |
| JP3249871B2 (ja) * | 1993-12-22 | 2002-01-21 | 三菱電機株式会社 | 半導体記憶装置 |
| EP1181691B1 (de) * | 2000-03-13 | 2005-08-24 | Infineon Technologies AG | Schreib-leseverstärker für eine dram-speicherzelle sowie dram-speicher |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3405399A (en) * | 1964-06-16 | 1968-10-08 | Sperry Rand Corp | Matrix selection circuit |
| JPS5539073B2 (ja) * | 1974-12-25 | 1980-10-08 | ||
| US4301518A (en) * | 1979-11-01 | 1981-11-17 | Texas Instruments Incorporated | Differential sensing of single ended memory array |
-
1979
- 1979-12-21 JP JP54165574A patent/JPS5942399B2/ja not_active Expired
-
1980
- 1980-12-18 NL NL8006880A patent/NL8006880A/nl not_active Application Discontinuation
- 1980-12-19 DE DE3048105A patent/DE3048105C2/de not_active Expired
- 1980-12-22 US US06/218,726 patent/US4367540A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3048105C2 (de) | 1985-05-09 |
| US4367540A (en) | 1983-01-04 |
| DE3048105A1 (de) | 1981-09-24 |
| NL8006880A (nl) | 1981-07-16 |
| JPS5690491A (en) | 1981-07-22 |
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