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JP2993671B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JP2993671B2
JP2993671B2 JP1001625A JP162589A JP2993671B2 JP 2993671 B2 JP2993671 B2 JP 2993671B2 JP 1001625 A JP1001625 A JP 1001625A JP 162589 A JP162589 A JP 162589A JP 2993671 B2 JP2993671 B2 JP 2993671B2
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JP
Japan
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bit line
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JP1001625A
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JPH02183488A (ja
Inventor
俊行 小川
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to KR1019890017063A priority patent/KR930000768B1/ko
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Priority to US08/364,036 priority patent/US5544093A/en
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM

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  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にランダムアク
セス可能なメモリおよびデータレジスタを備えたデュア
ルポートメモリに関する。
［従来の技術］ 第14図は、従来のデュアルポートメモリの構成を示す
ブロック図である。デュアルポートメモリは、ランダム
アクセス可能なマトリクス状のメモリセルアレイとシリ
アルアクセス可能なデータレジスタとを備えるものであ
り、たとえばビデオ用のフレームメモリに用いられる。
第14図において、メモリセルアレイ１は、512行およ
び（512×４）列に配列された複数のメモリセルを含
む。アドレスバッファ２には、外部からアドレス信号A0
〜A8が与えられる。行デコーダ３はアドレスバッファ２
からアドレス信号を受け、メモリセルアレイ１内の１行
を選択する。列デコーダ４はアドレスバッファ２からア
ドレス信号を受け、メモリセルアレイ１内の４列を選択
する。行デコーダ３および列デコーダ４により選択され
たメモリセル内のデータは、センスアンプ・I/O制御回
路５およびI/Oバッファ６を介してデータ入出力端子ｒ
に出力される。また、データ入出力端子ｒに与えられた
４ビットのデータWIO0〜WIO3は、I/Oバッファ６および
センスアンプ・I/O制御回路５を介して、行デコーダ３
および列デコーダ４により選択されたメモリセルに入力
される。
一方、データレジスタ７は、１行に配列された複数の
レジスタからなる。データレジスタ７とメモリセルアレ
イ１との間では、１行のデータの転送が行なわれる。ア
ドレスポインタ８には、アドレスバッファ２から与えら
れるアドレス信号がセットされる。シリアルデータセレ
クタ９はアドレスポインタ８の出力を受け、データレジ
スタ７の４ビットを選択する。シリアルデータセレクタ
９は、データレジスタ７の４ビットを順次選択するシフ
トレジスタまたはアドレス信号に応答してデータレジス
タ７の４ビットを選択するデコーダからなる。シリアル
I/Oバッファ10は、シリアルデータセレクタ９とデータ
入出力端子ｓとの間でシリアル入出力データSIO0〜SIO3
の転送を行なう。
タイミングジェネレータ11は、外部からロウアドレス
ストローブ信号▲▼，コラムアドレスストローブ
信号▲▼，ライトパービット／ライトイネーブル
信号▲▼／▲▼、データトランスファ／アウト
プットイネーブル信号▲▼／▲▼、シリアルコ
ントロール信号SC、およびシリアルイネーブル信号▲
▼を受け、各部分の動作を制御するための各種タイミ
ング信号を発生する。
２ブロックの分割動作（1/2分割動作）をするデュア
ルポートメモリの構成として、たとえば第15図に示され
る構成が考えられる。第15図においては、説明を簡単に
するために、プリチャージ回路部、データセレクタ、お
よびI/O制御回路は省略されている。また、各ブロック
間に接続される配線も省略されている。
第15図のデュアルポートメモリにおいては、メモリセ
ルアレイ1a,行デコーダ3a,列デコーダ4a,センスアンプ
部50a,転送ゲート12aおよびデータレジスタ70aを含むブ
ロックＡと、メモリセルアレイ1b,行デコーダ3b,列デコ
ーダ4b,センスアンプ部50b,転送ゲート12bおよびデータ
レジスタ70bを含むブロックＢとが設けられている。１
回の読出サイクルにおいては、ブロックＡおよびＢのい
ずれか一方のみが動作する。また、リード転送サイクル
およびライト転送サイクルにおいても、同様に、ブロッ
クＡおよびＢのいずれか一方のみが動作する。
なお、データの読出サイクルにおいては、いずれかの
ワード線の電位を「Ｈ」レベルにすることによりメモリ
セル内のデータがビット線上に読出され、そのビット線
上の電位がセンスアンプの動作により、「Ｈ」レベルま
たは「Ｌ」レベルに増幅される。そのため、非活性状態
のメモリセルアレイにおいては、ワード線の選択信号は
「Ｌ」レベルの状態となっている必要があるので、行デ
コーダも別々に設けられる。
［発明が解決しようとする課題］ 第15図のデュアルポートメモリにおいては、リード転
送およびライト転送により、ブロックＡの内部およびブ
ロックＢの内部において、メモリセルアレイとデータレ
ジスタとの間でデータを双方向に転送することが可能で
ある。しかしながら、ブロックＡとブロックＢとの間で
データを転送することはできない。たとえば、ブロック
Ｂ内のメモリセルアレイ1bのデータをデータレジスタ70
bにリード転送した後、そのデータをブロックＡ内のメ
モリセルアレイ1aにライト転送することは不可能であ
る。
この発明の目的は、２ブロック以上の分割動作が可能
でかつブロック間でデータ転送ができる半導体記憶装置
を得ることである。
［課題を解決するための手段］ 第１の発明に係る半導体記憶装置は、複数のメモリセ
ル、複数のビット線対、複数のワード線、複数のセンス
アンプ、複数のスイッチ手段、複数のデータ保持部、複
数の転送手段および制御信号発生手段を備える。複数の
メモリセルは複数行および複数列に配列される。複数の
ビット線対は複数行に配置され、対応した列の複数のメ
モリセルが接続される。複数のワード線は、複数行に配
設され、対応した行の複数のメモリセルが接続される。
複数のセンスアンプは、複数列の隣接した所定数毎に配
設され、それぞれが接続されるビット線対の電位差を検
知し増幅する。複数のスイッチ手段は、複数のセンスア
ンプに対応して設けられ、それぞれが、対応したセンス
アンプに、そのセンスアンプに対応する複数のビット線
対のいずれかを選択的に接続する。複数のデータ保持部
は、複数列の隣接した所定数毎に配設され、それぞれが
情報を一旦保持する。複数の転送手段は、複数のデータ
保持部に対応して設けられ、それぞれが、対応したデー
タ保持部に、そのデータ保持部に対応する複数のビット
線対のいずれかを選択的に接続し、情報の伝達を行なわ
せる。
各データ保持部は、情報の入出力部と、この入出力部
に入力ノードが接続される第１のインバータと、第１の
インバータの出力ノードに入力ノードが接続される第２
のインバータと、第２のインバータの出力ノードと入出
力部との間に接続される第１のスイッチング素子と、シ
リアルデータセレクタによって制御され、第１のインバ
ータの入力ノードとシリアル入出力線対の一方のシリア
ル入出力線との間に接続される第２のスイッチング素子
と、シリアルデータセレクタによって制御され、第１の
インバータの出力ノードとシリアル入出力線対の他方の
シリアル入出力線との間に接続される第３のスイッチン
グ素子とを有する。
制御信号発生手段は、各転送手段のスイッチング素子
を制御する第１の制御信号と、データ保持手段の第１の
スイッチング素子を制御する第２の制御信号とを発生す
る。
第２の発明に係る半導体記憶装置は、第１および第２
のメモリセルアレイ、複数のデータ線、複数のデータ保
持手段、複数の第１の転送手段および複数の第２の転送
手段、ならびに制御信号発生手段を備える。第１および
第２のメモリセルアレイはそれぞれ複数のメモリセル
と、複数のビット線対と、複数のワード線とを有する。
複数のメモリセルは複数行、複数列に配設される。複数
のビット線対は、複数列に配設され、対応した列の複数
のメモリセルが接続される。複数のワード線は、複数行
に配設され、対応した行の複数のメモリセルが接続され
る。
複数のデータ線は、第１および第２のメモリセルアレ
イにおける複数列の隣接した所定数毎に配設される。複
数のデータ保持部は、複数のデータ線に対応して設けら
れ、それぞれが対応してデータ線に入出力部が接続さ
れ、情報を一旦保持する。複数の第１および第２の転送
手段は、複数のデータ線に対応して設けられ、それぞれ
が、対応するデータ線に、そのデータ線に対応する第１
のメモリセルアレイおよび第２のメモリセルアレイにお
ける複数のビット線対のいずれかを選択的に接続する。
各データ保持部の具体的構成、各転送手段の具体的構
成および制御信号発生手段の構成は、第１の発明と同じ
構成を有する。
第３の発明に係る半導体記憶装置は、第２の発明に係
る半導体記憶装置に含まれる第１および第２のメモリセ
ルアレイに、さらに、複数のセンスアンプと、複数のス
イツチ手段とを含むものである。複数のセンスアンプ
は、複数列の隣接した所定数毎に配設され、それぞれが
接続されるビット線対の電位差を検知し増幅する。複数
のスイッチ手段は、複数のセンスアンプに対応して設け
られ、それぞれが、対応したセンスアンプに、そのセン
スアンプに対応する複数のビット線対のいずれかを選択
的に接続する。
複数のデータ線は、第１および第２のメモリセルアレ
イにおける複数列の隣接した所定数毎に、第１および第
２のメモリセルアレイにおける複数のセンスアンプと対
応して配設される。
各データ保持部の具体的構成、転送手段の具体的構成
および制御信号発生の構成は、第１および第２の発明に
係る半導体記憶装置と同様である。
第４の発明に係る半導体記憶装置は、メモリセルアレ
イと、複数のデータ保持部と、複数の転送手段と制御信
号発生手段とを備える。メモリセルアレイは複数のメモ
リセルと複数のビット線対とを有する。複数のデータ保
持部は、複数のビット線対に対応して設けられ、それぞ
れが情報を一旦保持する。複数の転送部は、複数のデー
タ保持部に対応して設けられ、それぞれが、対応するデ
ータ保持部と対応するビット線対との間に設けられる。
各データ保持部の具体的構成、転送手段の具体的構成
および制御信号発生の構成は、第１の発明に係るものと
同様である。
第５の発明に係る半導体記憶装置は、第１および第２
のメモリセルアレイ、データ保持手段、第１および第２
の転送手段、ならびに制御信号発生手段を備える。第１
および第２のメモリセルアレイは、複数のメモリセルお
よび複数のビット線対を有する。データ保持手段は第１
および第２のメモリセルアレイに共有される。第１の転
送手段は第１のメモリセルアレイと共通のデータ保持手
段との間に設けられる。第２の転送手段は第２のメモリ
セルアレイと共通のデータ保持手段との間に設けられ
る。
共通のデータ保持手段は複数のデータ保持部を有す
る。各データ保持部の具体的構成、第１および第２の転
送手段の構成、ならびに制御信号発生の構成は、第１の
発明に係る半導体記憶装置に含まれるものと同様の構成
を有する。
［作用］ 第１ないし第５の発明に係る半導体記憶装置において
は、メモリセルから読出されたデータをデータ保持部に
転送するとき、制御信号発生手段からの第２の制御信号
に応答してデータ保持部の第１のスイッチング素子をオ
フにしてデータ保持部の入出力ノードと第２のインバー
タとを電気的に切り離し、かつ制御信号発生手段からの
第１の制御信号に応答して転送手段のスイッチング素子
をオンにしてデータ保持部の入出力部と、対応するビッ
ト線対の一方のビット線とを電気的に接続して、当該ビ
ット線上のデータをデータ保持部に転送することができ
る。すなわち、１本の信号線でメモリセルの信号をデー
タ保持手段に転送することが可能となる。
［実施例］ 以下、この発明の実施例を図面を用いて詳細に説明す
る。
第１図は、第１の発明の一実施例によるデュアルポー
トメモリの構成を示すブロック図である。このデュアル
ポートメモリにおいては、ブロックＡとブロックＢとの
間で双方向にデータを転送することができる。第１図の
デュアルポートメモリには、ブロックＡとブロックＢと
に共通に、１つのデータレジスタ70が設けられている。
そのため、メモリセルアレイ1aとメモリセルアレイ1bと
の間で、データレジスタ70を介して双方向のデータ転送
が可能となる。
第２図は、第１図の領域Ｃの構成を模式的に示した図
である。第２図においては、メモリセルアレイ1aの平面
パターンが模式的に示されている。
第２図において、メモリセルアレイ1aには、複数のビ
ット線対BL,▲▼と複数のワード線X0〜X3とが互い
に交差するように配置されている。複数のビット線対B
L,▲▼には、複数のセンスアンプSAからなるセンス
アンプ部50aが接続されている。また、複数のビット線B
Lは、複数のＮチャンネルMOSトランジスタQ9からなる転
送ゲート12aを介して複数のレジスタDRからなるデータ
レジスタ70に接続されている。
第3A図は、第２図のメモリセルアレイ1aに含まれる２
つのメモリセルMCの平面パターンを模式的に示した図で
ある。また、第3B図は、第3A図に対応する回路図であ
る。
第3A図および第3B図において、メモリセルMCの各々
は、セルキャパシタCsおよびアクセストランジスタQsを
含む。セルキャパシタCsの一方の電極は、アクセストラ
ンジスタQsおよびコンタクトホールCHを介してビット線
BLに接続されている。セルキャパシタCsの他方電極に
は、セルプレート電位Vcpが与えられる。アクセストラ
ンジスタQsのゲート電極はワード線WLに接続されてい
る。
上記のように、第１図のデュアルポートメモリにおい
ては、ブロックＡとブロックＢとの間で双方向のデータ
転送が可能である。しかし、このデュアルポートメモリ
においては、２ブロックの分割動作（1/2分割動作）は
可能であるが、３ブロック以上の分割動作は不可能であ
る。すなわち、第１図に示すように、１つのデータレジ
スタに対して２つのブロックを設けることは容易である
が、１つのデータレジスタに対して３つ以上のブロック
を設けることは困難である。
第４図は第２の発明の一実施例によるデュアルポート
メモリの全体構成を示すブロック図である。
このデュアルポートメモリは、ブロックＡおよびＢを
含む。ブロックＡは、メモリセルアレイ100a,行デコー
ダ3a,列デコーダ4a,センスアンプ部50a,I/O制御回路60
a,および転送ゲート120aを含む。同様に、ブロックＢ
は、メモリセルアレイ100b,行デコーダ3b,列デコーダ4
b,センスアンプ50b,I/O制御回路60b、および転送ゲート
120bを含む。ブロックＡおよびブロックＢに共通に、１
つのデータレジスタ70および１つのシリアルデータセレ
クタ80が設けられている。
Ｘアドレスバッファ2aは、外部からのアドレス信号A0
〜A8を受け、それを所定のタイミングで行デコーダ3a,3
bおよびブロック選択回路140に与える。Ｙアドレスバッ
ファ2bは、外部からのアドレス信号A0〜A8を受け、それ
を所定のタイミングで列デコーダ4a,4bおよびシリアル
アドレスポインタ８に与える。行デコーダ3a,3bは、ア
ドレス信号に応答して、それぞれメモリセルアレイ100
a,100b内の複数行のいずれかを選択する。列デコーダ4
a,4bは、アドレス信号に応答して、それぞれメモリセル
アレイ100a,100b内の複数列のいずれかを選択する。I/O
バッファ６は、I/O制御回路60aまたは60bとデータ入出
力端子ｒとの間で、入出力データの転送を行なう。
一方、メモリセルアレイ100aとデータ70との間では、
転送ゲート120aを介して１行のデータの転送が行なわれ
る。また、メモリセルアレイ100bとデータレジスタ70と
の間では、転送ゲート120bを介して１行のデータの転送
が行なわれる。シリアルデータセレクタ80はシリアルア
ドレスポインタ８の出力を受け、データレジスタ70内の
いずれかのビットを選択する。シリアルデータセレクタ
80は、シフトレジスタまたはデコーダからなる。シリア
ルI/Oバッファ100は、データレジスタ70とデータ入出力
端子ｓとの間で、シリアル入出力データの転送を行な
う。
タイミングジェネレータ110は、外部からロウアドレ
スストローブ信号▲▼，コラムアドレスストロー
ブ信号▲▼、データトランスファ信号▲▼お
よびライトパービット信号▲▼を受け、各部分の動
作を制御するための各種タイミング信号を発生する。ま
た、シリアルタイミングジェネレータ130は、シリアル
コントロール信号SCおよびシリアルイネーブル信号▲
▼を受け、主としてシリアル動作を制御するための各
種タイミング信号を発生する。ブロック選択回路140
は、タイミングジェネレータ110からのタイミング信号
およびＸアドレスバッファ2aからのアドレス信号に応答
して、ブロック選択信号を発生する。信号発生回路150
は、ブロック選択信号およびタイミング信号に応答し
て、データ転送信号TA1,TA2,TB1,TB2を発生する。信号
発生回路160は、ブロック選択信号およびタイミング信
号に応答して、スイッチ信号SA1,SA2,SB1,SB2を発生す
る。信号発生回路170は、ブロック選択信号およびタイ
ミング信号に応答して、センスアンプ活性化信号SPA,SN
A,SPB,SNBを発生する。信号発生回路180は、タイミング
信号に応答して、イコライズ信号EQを発生する。信号発
生回路190は、タイミング信号に応答して、レジスタ転
送信号RTを発生する。なお、電位発生回路200は、セル
プレート電位VCPおよびプリチャージ電位VBLを発生す
る。
第５図は、第４図におけるブロックＡの主要部の構成
を示す図である。
第５図には、メモリセルアレイ100aの平面パターンが
模式的に示されている。各メモリセルMCの回路構成は、
第3B図に示される回路構成と同様である。第５図におい
ては、ダミーセルDCは省略されているが、その構成はメ
モリセルMCの構成と同様である。
メモリセルアレイ100aにおいて、ビット線対BL1,▲
▼およびビット線対BL2,▲▼が１つのビット
線群を構成する。メモリセルアレイ100aには、複数のビ
ット線群が設けられている。各ビット線群において、ビ
ット線対BL1,▲▼およびビット線対BL2,▲
▼が互いに隣接するように設けられている。ビット線対
BL1,▲▼は、ＮチャネルMOSトランジスタQ21,Q22
を介してビット線対BL,▲▼に接続されている。ま
た、ビット線対BL2,▲▼は、ＮチャネルMOSトラ
ンジスタQ23、Q24を介してビット線対BL,▲▼に接
続されている。トランジスタQ21,Q22のゲートにはスイ
ッチ信号SHが与えられ、トランジスタQ23,Q24のゲート
にはスイッチ信号SA2が与えられる。複数のトランジス
タQ21〜Q24がスイッチ回路51aを構成する。各ビット線
対BL,▲▼には、センスアンプSAが接続されてい
る。センスアンプSAの構成は、後述する第11図に示され
る構成と同様である。各センスアンプSAには、センスア
ンプ活性化信号SPA,SNAが与えられる。
一方、ビット線対BL1,▲▼およびビット線対BL
2,▲▼の各々には、プリチャージ回路PRが接続さ
れる。プリチャージ回路PRの構成は、後述の第11図に示
される構成と同様である。ビット線BL1およびBL2は、そ
れぞれＮチャネルMOSトランジスタQ31およびQ32を介し
てレジスタDRのデータ線DLに接続されている。トランジ
スタQ31のゲートには、データ転送信号TA1が与えられ、
トランジスタQ32のゲートにはデータ転送信号TA2が与え
られる。複数のトランジスタQ31,Q32が転送ゲート120a
を構成する。また、レジスタDRの構成は、後述の第11図
に示される構成と同様である。複数のレジスタDRが、デ
ータレジスタ70を構成する。
メモリセルアレイ100aにおいて、ワード線X0,X1の各
々とビット線▲▼との交点、ワード線X2,X3の各
々とビット線BL1との交点、ワード線X4,X5の各々とビッ
ト線▲▼との交点、およびワード線X6,X7の各々
とビット線BL2との交点に、それぞれメモリセルMCが設
けられている。すなわち、各ワード線と４本ごとのビッ
ト線との交点にメモリセルMCが設けられている。
なお第５図において、各ビット線▲▼、▲
▼は、レジスタDRには接続されていないが、ビット線
▲▼、▲▼の各々がレジスタDRのデータ線
▲▼（第11図参照）に接続されていてもよい。
なお、第４図におけるブロックＢの構成は、第５図に
示される構成と同様である。ただし、ブロックＢには、
センスアンプ活性化信号SPA,SNA,スイッチ信号SA1,SA2
およびデータ転送信号TA1,TA2の代わりに、センスアン
プ活性化信号SPB,SNB,スイッチ信号SB1,SB2およびデー
タ転送信号TB1,TB2が与えられる。
たとえば、ブロックＡにおいてデータ転送信号TA1が
「Ｈ」レベルになると、ブロックＢにおいてデータ転送
信号TA1およびTB2が「Ｌ」となる。
第５図において、スイッチ信号SA1が「Ｈ」レベルに
なると、ビット線対BL1,▲▼がセンスアンプSAに
接続される。逆に、スイッチ信号SA2が「Ｈ」レベルに
なると、ビット線対BL2,▲▼がセンスアンプSAに
接続される。一方、データ転送信号TA1が「Ｈ」レベル
になると、ヒット線BL1がレジスタDRに接続される。逆
に、データ転送信号TA2が「Ｈ」レベルになると、ビッ
ト線BL2がレジスタDRに接続される。すなわち、すべて
のビット線群に含まれる複数のビット線対BL1,▲
▼が１つのブロック（組）を構成し、すべてのビット線
群に含まれる複数のビット線対BL2,▲▼が他のブ
ロック（組）を構成する。したがって、第５図に示され
るブロックＡは、２つのブロックを含むことになる。そ
のため、第４図に示されるデュアルポートメモリは、４
つのブロックを含むことになる。
次に、この実施例のデュアルポートメモリの動作を、
第６図および第７図のタイミングチャートを参照しなが
ら説明する。
第６図は、このデュアルポートメモリのリード転送を
説明するためのタイミングチャートである。
第６図において、時間t0では、ビット線対BL1,▲
▼およびビット線対BL2,▲▼がプリチャージ回
路PRによりプリチャージ電位VBLによりプリチャージさ
れている。次に、時間t1で、イコライズ信号EQが「Ｌ」
レベルになると、ビット線対BL1,▲▼およびビッ
ト線対BL2,▲▼はフローティング状態になる。同
時に、スイッチ信号SA1が「Ｈ」レベルに立上がる。こ
れにより、ビット線対BL1,▲▼がビット線BL,▲
▼に接続される。このとき、スイッチ信号SA2は
「Ｌ」レベルを維持する。
時間t2で、ワード線X0の電位が「Ｈ」レベルになり、
そのワード線X0に接続されるメモリセルMCのデータが、
それぞれビット線BL1に読出される。これにより、ビッ
ト線BL,▲▼間に微小な電位差が生じる。同時に、
ダミーセル読出信号RD0が「Ｈ」レベルから「Ｌ」レベ
ルに変化する。次に、時間t3で、センスアンプ活性化信
号SPA,SNAがそれぞれ「Ｈ」レベル、「Ｌ」レベルに変
化する。それにより、時間t4では、ビット線対BL,▲
▼の一方の電位が「Ｈ」レベルとなり、他方の電位が
「Ｌ」レベルとなる。このようにしてメモリセルMCのデ
ータの読出が完了する。
時間t5において、レジスタ転送信号RTが「Ｌ」レベル
に変化し、同時に、データ転送信号TA1が「Ｈ」レベル
に変化する。これにより、ビット線BL1上のデータがデ
ータ線DLに転送される。このとき、データ転送信号TA2
は「Ｌ」レベルを維持する。
次に、時間t6で、データ転送信号TA1は「Ｌ」レベ
ル、レジスタ転送信号RTは「Ｈ」レベルとなる。これに
より、ビット線BL1とデータ線DLとが電気的に切り離さ
れ、レジスタDRは安定な状態に戻る。時間t7で、ワード
線X0の電位が「Ｌ」レベルになり、ダミーセル読出信号
RD0は「Ｈ」レベルになる。このようにして、一連の読
出動作は完了し、メモリセルMCには、読出されたデータ
が再び格納される。時間t8で、イコライズ信号EQが
「Ｈ」レベルになると、ビット線対BL1,▲▼およ
びビット線対BL2,▲▼が再びプリチャージ電位V
BLにプリチャージされる。同時に、スイッチ信号SA1が
「Ｌ」レベルに変化する。
第７図は、このデュアルポートメモリのライト転送を
説明するためのタイミングチャートである。
第７図において、時間t0では、ビット線対BL1,▲
▼およびビット線対BL2,▲▼は、プリチャージ
電位VBLにプリチャージされている。次に、時間t1で、
イコライズ信号EQが「Ｌ」レベルになると、ビット線対
BL1,▲▼およびビット線対BL2,▲▼はフロ
ーティング状態になる。同時に、スイッチ信号SA1が
「Ｈ」レベルに立上がる。これにより、ビット線対BL1,
▲▼がビット線対BL,▲▼に接続される。こ
のとき、スイッチ信号SA2は「Ｌ」レベルを維持する。
時間t2で、ワード線X0の電位およびダミーセル読出信
号RD0が変化すると、リード転送の場合と同様に、ビッ
ト線BL1には、メモリセルMC内のデータが読出される。
これにより、ビット線BL,▲▼間に微小な電位差が
生じる。同時に、データ転送信号TA1が「Ｈ」レベルに
立上がる。これにより、ビット線BLがレジスタDRのデー
タ線DLに接続される。このとき、データ転送信号TA2は
「Ｌ」レベルを維持する。また、リード転送の場合と異
なり、レジスタ転送信号RTは「Ｈ」レベルを保つ。これ
により、レジスタDRに保持されたデータによる微小電位
差が、ビット線BL,▲▼間に生ずる。
次に、時間t3で、センスアンプ活性化信号SPA,SNAが
変化し、センスアンプSAが動作する。その結果、ビット
線BL,▲▼間の微小電位差が増幅される。時間t4で
は、ビット線対BL,▲▼の一方の電位が完全に
「Ｈ」レベルになり、他方の電位が完全に「Ｌ」レベル
になる。これにより、データの検出が完了する。
時間t5および時間t6では、リード転送の場合と同様に
初期状態に戻る。
第６図および第７図は、下部に３つの信号TA2,SA1,SA
2の波形が示されている点においてのみ、第12図および
第13図とは異なる。これらの波形は、転送ゲート120aお
よびスイッチ回路51aに選択性を与える。
このように、上記実施例においては、ワード線の選択
により、複数のビット線対BL1,▲▼および複数の
ビット線対BL2,▲▼のいずれか一方が選択され
る。スイッチ信号SA1またはスイッチ信号SA2を「Ｈ」レ
ベルにすることにより、選択されたビット線対がセンス
アンプSAに接続される。それにより、メモリセルアレイ
に含まれる複数のビット線対のうち半分のビット線対が
活性化される。また、データ転送信号TA1またはデータ
転送信号TA2を「Ｈ」レベルにすることにより、選択さ
れたビット線対がレジスタDRに接続される。これによ
り、選択されたビット線対とレジスタDRとの間でデータ
の転送が行なわれる。
したがって、ブロックＡおよびブロックＢの各々にお
いて２ブロックの分割動作（1/2分割動作）が可能とな
る。また、選択されたビット線対を共通のデータレジス
タ70に接続することが可能となる。結果として、第４図
に示すデュアルポートメモリは、４ブロックの分割動作
（1/4分割動作）が可能となる。
第８図は、第２の発明の他の実施例によるデュアルポ
ートメモリの主要部の構成を示す図である。
この実施例のデュアルポートメモリにおいては、第５
図のデュアルポートメモリと同様に、４ブロックの分割
動作が可能である。この実施例においては、１つのビッ
ト線群に含まれるビット線BL1およびビット線BL2が互い
に隣接しており、ビット線▲▼およびビット線▲
▼が互いに隣接している。このデュアルポートメ
モリのその他の構成は、第５図のデュアルポートメモリ
の構成と同様である。
第９図は、第２の発明のさらに他の実施例によるデュ
アルポートメモリの主要部の構成を示す図である。
第９図のメモリセルアレイ100aにおいては、３ブロッ
クの分割動作（1/3分割動作）が可能となる。したがっ
て、この実施例のデュアルポートメモリにおいては、結
果として、６ブロックの分割動作（1/6分割動作）が可
能となる。
第９図において、１つのビット線群は、ビット線対BL
1,▲▼、ビット線対BL2,▲▼およびビット
線BL3,▲▼を含む。各ビット線群において、ビッ
ト線対BL1,▲▼，ビット線対BL2,▲▼およ
びビット線対BL3,▲▼が順に配列されている。こ
の実施例において新たに設けられたビット線対BL3,▲
▼は、ＮチャネルMOSトランジスタQ25,Q26を介し
て、ビット線対BL,▲▼に接続されている。トラン
ジスタQ25,Q26のゲートには、スイッチ信号SA3が与えら
れる。一方、ビット線BL3は、ＮチャネルMOSトランジス
タQ33を介してレジスタDRのデータ線DLに接続されてい
る。トランジスタQ33のゲートにはデータ転送信号TA3が
与えられる。
第10図は、第２の発明のさらに他の実施例によるデュ
アルポートメモリの主要部の構成を示す図である。
この実施例のデュアルポートメモリにおいては、第９
図のデュアルポートメモリと同様に、６ブロックの分割
動作が可能である。この実施例においては、１つのビッ
ト線群に含まれるビット線BL1,BL2,BL3が互いに隣接す
るように設けられており、ビット線▲▼，▲
▼，▲▼が互いに隣接するように設けられてい
る。第10図のデュアルポートメモリのその他の構成は、
第９図のデュアルポートメモリの構成と同様である。
上記のように、たとえブロックが多数あっても、デー
タを任意のブロックから任意の他のブロックの所望の位
置に転送することができる。
第４図〜第８図のメモリでは、各メモリセルアレイに
おいて２ブロックの分割動作を行なうことができる。第
８図のメモリにおいては、ビット線の順序が第５図のメ
モリとは異なる。第９図および第10図のメモリでは、各
メモリセルアレイにおいて３ブロックの分割動作を行な
うことができる。第10図のメモリにおいては、ビット線
の順序が第９図のメモリとは異なる。これらのメモリの
任意の組合せも可能である。
このように、この発明の実施例によるデュアルポート
メモリにおいては、スイッチ回路51a等の配線を複雑に
することなく、２ブロック以上の分割動作が可能でかつ
それらのブロック間での双方向のデータ転送が可能とな
る。
第11図は、デュアルポートメモリに含まれるメモリセ
ルアレイの主要部の構成を示す回路図である。
メモリセルアレイ１には、複数のビット線対BL,▲
▼が配置されている。それらのビット線対BL,▲
▼に交差するように複数のワード線および２つのダミー
ワード線が配置されている。第11図においては、ワード
線X0〜X3およびダミーワード線DX0,DX1が示されてい
る。各ワード線とビット線BLまたはビット線▲▼と
の交点にはメモリセルMCが設けられている。また、ダミ
ーワード線DX0とビット線▲▼との交点およびダミ
ーワード線DX1とビット線BLとの交点にはダミーセルDC
が設けられている。複数のワード線は、行デコーダ３に
接続されている。
また、各ビット線対BL,▲▼には、ＰチャネルMOS
トランジスタQ1,Q2およびＮチャネルMOSトランジスタQ
3,Q4からなるセンスアンプSAが接続されている。複数の
センスアンプSAがセンスアンプ部50を構成する。各ビッ
ト線対BL,▲▼は、ＮチャネルMOSトランジスタQ5,Q
6を介してデータ入出力線対DIO,▲▼に接続され
ている。トランジスタQ5,Q6のゲートには、列デコーダ
４から列選択信号が与えられる。複数のトランジスタQ
5,Q6がI/O制御回路60を構成する。一方、各ビット線BL,
▲▼には、ＮチャネルMOSトランジスタQ7,Q8からな
るプリチャージ回路PRが接続されている。複数のプリチ
ャージ回路PRがプリチャージ回路部70を構成する。
各ビット線BLには、ＮチャネルMOSトランジスタQ10〜
Q12およびインバータG1,G2からなるレジスタDRが、Ｎチ
ャネルMOSトランジスタQ9を介して、接続されている。
複数のトランジスタQ9が転送ゲート12を構成する。複数
のレジスタDRがデータレジスタ７を構成する。各レジス
タDRのデータ線DL,▲▼は、トランジスタQ11,Q12を
介してそれぞれシリアル入出力線対SIO,▲▼に接
続されている。各レジスタDRのトランジスタQ11,Q12の
ゲートには、セレクタ回路SLから選択信号が与えられ
る。複数のセレクタ回路SLがシリアルデータセレクタ９
を構成する。
次に、第12図および第13図のタイミングチャートを参
照しながら、第11図に示すデュアルポートメモリの動作
について説明する。
第12図は、デュアルポートメモリのリード転送を説明
するためのタイミングチャートである。リード転送と
は、メモリセルMCから読出されたデータをデータレジス
タ７に転送することを言う。
第12図において、時間t0では、ビット線対BL,▲
▼は、プリチャージ回路部70により所定のプリチャージ
電位VBLにプリチャージされている。このプリチャージ
電位VBLは、例えば電源電位VCCの半分、すなわち1/2VCC
電位である。次に、時間t1でイコライズ信号EQが「Ｌ」
レベル（低レベル）になると、ビット線対BL,▲▼
はフローティング状態になる。時間t2で行デコーダ３に
より複数のワード線のうちいずれかの電位が立上げられ
る。たとえば、ワード線X0の電位が「Ｈ」レベル（高レ
ベル）に立上がる。これにより、ワード線X0に接続され
るメモリセルMC内のデータが、それぞれ対応するビット
線BLに読出される。通常、ビット線の容量は、メモリセ
ルの容量の10倍〜20倍程度に設定されているので、ビッ
ト線BL,▲▼間に100mV程度の微小な電位差が生じ
る。同時に、ダミーセル読出信号RD0が「Ｈ」レベルか
ら「Ｌ」レベルに変化する。このダミーセル読出信号RD
0は、ワード線X0の電位が「Ｈ」レベルに変化するとき
のビット線への容量結合によるノイズを打ち消すため
に、ワード線X0の電位と反相で変化するものである。
次に、時間t3で、センスアンプ部50に入力されるセン
スアンプ活性化信号SP,SNがそれぞれ「Ｈ」レベル、
「Ｌ」レベルに徐々に変化する。これにより、各ビット
線対BL,▲▼に生じた微小な電位差が、センスアン
プSAにより検出される。時間t4では、ビット線BL,▲
▼のうち一方の電位が完全に「Ｈ」レベルになり、他
方の電位が完全に「Ｌ」レベルになる。このようにし
て、メモリセルMCから読出されたデータの検出が完了す
る。
この時点で、メモリセルMC内のデータの読出が完了す
るが、リード転送サイクルにおいては、ビット線上のデ
ータが転送ゲート12を介してデータレジスタ７に転送さ
れる。時間t5において、レジスタ転送信号RTが「Ｌ」レ
ベルに変化する。これにより、各レジスタDRにおいてデ
ータ線DLとインバータG1の出力との間が電気的に切り離
される。同時に、データ転送信号DTが「Ｈ」レベルに変
化する。これにより、ビット線BL上のデータが、レジス
タDRのデータと競合することなく、データ線DLに転送さ
れる。次に、時間t6で、データ転送信号DTは「Ｌ」レベ
ル、レジスタ転送信号RTは「Ｈ」レベルとなる。これに
より、ビット線BLとデータ線DLとが電気的に切り離さ
れ、各レジスタDRは安定な状態に戻る。
時間t7で、ワード線X0の電位は「Ｌ」レベルになり、
ダミーセル読出信号RD0は「Ｈ」レベルになる。これに
より、一連の読出動作が完了し、各メモリセルMCには、
読出されたデータが再び格納される。時間t8で、イコラ
イズ信号EQが「Ｈ」レベルになると、各ビット線対BL,
▲▼は再びプリチャージ電位VBLにプリチャージさ
れる。
第13図は、デュアルポートメモリのライト転送を説明
するためのタイミングチャートである。ライト転送と
は、リード転送とは反対に、データレジスタ７内のデー
タをビット線BLに転送することを言う。
各ビット線BLの容量は、レジスタDRの容量に比べて、
５〜10倍以上大きい。したがって、センスアンプSAの動
作後にレジスタDRからビット線BLへデータを転送するこ
とは困難である。そこで、通常、ライト転送において
は、センスアンプSAの動作前にデータ転送信号DTが
「Ｈ」レベルにされる。これにより、レジスタDRに保持
されたデータによりビット線BL上に微小な電位差が生じ
た後に、センスアンプSAが活性化される。
第13図において、時間t0では、各ビット線対BL,▲
▼は、プリチャージ電位VBL（1/2・VCC電位）にプリ
チャージされている。次に、時間t1で、イコライズ信号
EQが「Ｌ」レベルになる。これにより、ビット線対BL,
▲▼はフローティング状態になる。時間t2で、ワー
ド線X0の電位およびダミーセル読出信号RD0が変化する
と、リード転送の場合と同様に、各ビット線対BL上には
メモリセルMCに記憶されたデータが読出され、各ビット
線BL,▲▼間に微小な電位差が生じる。しかし、ラ
イト転送においては、リード転送とは異なり、同時にデ
ータ転送信号DTが「Ｈ」レベルになり、レジスタ転送信
号RTは「Ｈ」レベルを維持する。これにより、各レジス
タDRのデータ線DL上のデータが転送ゲート12のトランジ
スタQ9を介してビット線BLに転送される。データ線DLに
よる電荷供給能力が、ビット線BLによる電荷供給能力よ
りも強いので、結果的に、レジスタDRのデータによる微
小電位差が、ビット線BL,▲▼間に生じる。
時間t3で、センスアンプ活性化信号SP,SNが変化し、
各センスアンプSAが動作する。その結果、各ビット線対
BL,▲▼上の微小電位差が増幅される。時間t4で
は、ビット線対BL,▲▼の１本の電位が完全に
「Ｈ」レベルとなり、他方の電位が完全に「Ｌ」レベル
になり、データの検出が完了する。
時間t5および時間t6では、リード転送の場合と同様
に、初期状態に戻る。
ところで、通常のダイナミックRAM（ランダム・アク
セス・メモリ）においては、メモリセル内のデータの読
出時に、センスアンプによりビット線の充放電が行なわ
れる。このビット線の充放電による消費電力は、そのダ
イナミックRAMにおいて消費される電力の８〜９割を占
めている。したがって、メモリセルアレイおよびセンス
アンプ部を２分割にしかつそれらを別々に動作させるこ
とにより、消費電力を1/2近くまで低減させることがで
きる。
［発明の効果］ 以上のように、この発明によれば、共通のデータ保持
手段を介して２つのメモリセルアレイ間で双方向のデー
タ転送が可能な半導体記憶装置が得られる。
また、この発明によれば、複数のビット線群における
互いに対応するビット線対により複数組の各々が構成さ
れ、かつ、各ワード線が複数組のいずれかに対応してい
る。また、複数のビット線群に対応して複数のデータ保
持手段が設けられ、各ビット線群において、選択された
組に属するビット線対が、対応するデータ保持手段に接
続される。
したがって、配線パターンを複雑にすることなく、ワ
ード線の選択によるメモリセルアレイブロックの分割動
作が可能で、かつ、複数のブロックと共通のデータ保持
手段との間で双方向のデータ転送が可能な半導体記憶装
置が得られる。
【図面の簡単な説明】
第１図は第１の発明の一実施例による２ブロックの分割
動作が可能でかつブロック間において双方向のデータ転
送が可能なデュアルポートメモリの構成を示すブロック
図である。第２図は第１図の１つのブロックの構成を示
す図である。第3A図はメモリセルの平面パターンを模式
的に示した図である。第3B図は第3A図に対応する回路図
である。第４図は第２の発明の実施例のデュアルポート
メモリの全体構成を示すブロック図である。第５図は第
４図のデュアルポートメモリの主要部の構成を示す図で
ある。第６図は第５図のデュアルポートメモリのリード
転送を説明するためのタイミングチャートである。第７
図は第５図のデュアルポートメモリのライト転送を説明
するためのタイミングチャートである。第８図は第２の
発明の他の実施例によるデュアルポートメモリの主要部
の構成を示す図である。第９図は第２の発明のさらに他
の実施例によるデュアルポートメモリの主要部の構成を
示す図である。第10図は第２の発明のさらに他の実施例
によるデュアルポートメモリの主要部の構成を示す図で
ある。第11図はデュアルポートメモリの主要部の構成を
示す回路図である。第12図は第11図のデュアルポートメ
モリのリード転送を説明するためのタイミングチャート
である。第13図は第11図のデュアルポートメモリのライ
ト転送を説明するためのタイミングチャートである。第
14図は一般的なデュアルポートメモリの構成を示すブロ
ック図である。第15図は２ブロックの分割動作が可能な
デュアルポートメモリの構成を示すブロック図である。 図において、100aはメモリセルアレイ、3aは行デコー
ダ、4aは列デコーダ、50aはセンスアンプ部、51aはスイ
ッチ回路、70はデータレジスタ、120aは転送ゲート、BL
1,BL1〜BL3,BL3,BL,BLはビット線対、X0〜X7はワード
線、MCはメモリセル、DRはレジスタである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】複数行、複数列に配列された複数のメモリ
    セル、 前記複数列に配設され、対応した列の複数のメモリセル
    が接続される複数のビット線対、 前記複数行に配設され、対応した行の複数のメモリセル
    が接続される複数のワード線、 前記複数列の隣接した所定数毎に配設され、それぞれが
    接続されるビット線対の電位差を検知し増幅するための
    複数のセンスアンプ、 前記複数のセンスアンプに対応して設けられ、それぞれ
    が、対応したセンスアンプに、そのセンスアンプに対応
    する複数のビット線対のいずれかを選択的に接続するた
    めの複数のスイッチ手段、 前記複数列の隣接した所定数毎に、前記複数のセンスア
    ンプと対応して配設され、それぞれが情報を一旦保持す
    るための複数のデータ保持部、 前記複数のデータ保持部に対応して設けられ、それぞれ
    が、対応したデータ保持部に、そのデータ保持部対応す
    る複数のビット線対のいずれかを選択的に接続し、情報
    の伝達を行なわせるための複数の転送手段を備え、 各データ保持部は、情報の入出力部と、この入出力部に
    入力ノードが接続される第１のインバータと、前記第１
    のインバータの出力ノードに入力ノードが接続される第
    ２のインバータと、前記第２のインバータの出力ノード
    と前記入出力部との間に接続される第１のスイッチング
    素子と、シリアルデータセレクタによって制御され、前
    記第１のインバータの入力ノードとシリアル入出力線対
    の一方のシリアル入出力線との間に接続される第２のス
    イッチング素子と、前記シリアルデータセレクタによっ
    て制御され、前記第１のインバータの出力ノードとシリ
    アル入出力線対の他方のシリアル入出力線との間に接続
    される第３のスイッチング素子とを有し、 各転送手段は、対応する複数のビット線対に対応して設
    けられ、それぞれは、一端が対応するデータ保持部の入
    出力部に接続され、他端が対応する複数のビット線対の
    うちの対応するビット線対の一方のビット線に接続され
    る複数のスイッチング素子を有し、 前記各転送手段のスイッチング素子を制御する第１の制
    御信号と、前記データ保持手段の第１のスイッチング素
    子を制御する第２の制御信号とを発生する制御信号発生
    手段をさらに備え、 メモリセルから読出されたデータをデータ保持部に転送
    するとき、前記制御信号発生手段からの第２の制御信号
    に応答して前記データ保持部の前記第１のスイッチング
    素子をオフにして前記データ保持部の入出力ノードと前
    記第２のインバータとを電気的に切り離し、かつ前記制
    御信号発生手段からの第１の制御信号に応答して前記転
    送手段のスイッチング素子をオンにして前記データ保持
    部の入出力部と、前記対応するビット線対の一方のビッ
    ト線とを電気的に接続して、当該ビット線上のデータを
    前記データ保持部に転送する、半導体記憶装置。
  2. 【請求項２】各センスアンプに対応して設けられた複数
    のビット線対は、それぞれの一方のビット線が隣接して
    配置されるとともに、それぞれの他方のビット線が隣接
    して配置されていることを特徴とする、請求項１記載の
    半導体記憶装置。
  3. 【請求項３】複数行、複数列に配設された複数のメモリ
    セルと、前記複数列に配設され、対応した列の複数のメ
    モリセルが接続される複数のビット線対と、前記複数行
    に配設され、対応した行の複数のメモリセルが接続され
    る複数のワード線とを有した第１のメモリセルアレイ、 複数行、複数列に配設された複数のメモリセルと、前記
    複数列に配設され、対応した列の複数のメモリセルが接
    続される複数のビット線対と、前記複数行に配設され、
    対応した行の複数のメモリセルが接続される複数のワー
    ド線とを有した第２のメモリセルアレイ、 前記第１および第２のメモリセルアレイにおける複数
    列の隣接した所定数毎に配設される複数のデータ線、 前記複数のデータ線に対応して設けられ、それぞれが対
    応してデータ線に入出力部が接続され、情報を一旦保持
    するための複数のデータ保持部、 前記複数のデータ線に対応して設けられ、それぞれが、
    対応するデータ線に、そのデータ線に対応する前記第１
    のメモリセルアレイにおける複数のビット線対のいずれ
    かを選択的に接続する複数の第１の転送手段、 前記複数のデータ線に対応して設けられ、それぞれが、
    対応するデータ線に、そのデータ線に対応する前記第２
    のメモリセルアレイにおける複数のビット線対のいずれ
    かを選択的に接続する複数の第２の転送手段を備え、 各データ保持部は、情報の入出力部と、この入出力部に
    入力ノードが接続される第１のインバータと、前記第１
    のインバータの出力ノードに入力ノードが接続される第
    ２のインバータと、前記第２のインバータの出力ノード
    と前記入出力部との間に接続される第１のスイッチング
    素子と、シリアルデータセレクタによって制御され、前
    記第１のインバータの入力ノードとシリアル入出力線対
    の一方のシリアル入出力線との間に接続される第２のス
    イッチング素子と、前記シリアルデータセレクタによっ
    て制御され、前記第１のインバータの出力ノードとシリ
    アル入出力線対の他方のシリアル入出力線との間に接続
    される第３のスイッチング素子とを有し、 各転送手段は、対応する複数のビット線対に対応して設
    けられ、それぞれは、一端が対応するデータ保持部の入
    出力部に接続され、他端が対応する複数のビット線対の
    うちの対応するビット線対の一方のビット線に接続され
    る複数のスイッチング素子を有し、 前記各転送手段のスイッチング素子を制御する第１の制
    御信号と、前記データ保持手段の第１のスイッチング素
    子を制御する第２の制御信号とを発生する制御信号発生
    手段をさらに備え、 メモリセルから読出されたデータをデータ保持部に転送
    するとき、前記制御信号発生手段からの第２の制御信号
    に応答して前記データ保持部の前記第１のスイッチング
    素子をオフにして前記データ保持部の入出力ノードと前
    記第２のインバータとを電気的に切り離し、かつ前記制
    御信号発生手段からの第１の制御信号に応答して前記転
    送手段のスイッチング素子をオンにして前記データ保持
    部の入出力部と、前記対応するビット線対の一方のビッ
    ト線とを電気的に接続して、当該ビット線上のデータを
    前記データ保持部に転送する、半導体記憶装置。
  4. 【請求項４】複数行、複数列に配設された複数のメモリ
    セルと、前記複数列に配設され、対応した列の複数のメ
    モリセルが接続される複数のビット線対と、前記複数行
    に配設され、対応した行の複数のメモリセルが接続され
    る複数のワード線と、前記複数列の隣接した所定数毎に
    配設され、それぞれが接続されるビット線対の電位差を
    検知し増幅するための複数のセンスアンプと、前記複数
    のセンスアンプに対応して設けられ、それぞれが、対応
    したセンスアンプに、そのセンスアンプに対応する複数
    のビット線対のいずれかを選択的に接続するための複数
    のスイッチ手段とを有した第１のメモリセルアレイ、 複数行、複数列に配設された複数のメモリセルと、前記
    複数列に配設され、対応した列の複数のメモリセルが接
    続される複数のビット線対と、前記複数行に配設され、
    対応した行の複数のメモリセルが接続される複数のワー
    ド線と、前記複数列の隣接した所定数毎に配設され、そ
    れぞれが接続されるビット線対の電位差を検知し増幅す
    るための複数のセンスアンプと、前記複数のセンスアン
    プに対応して設けられ、それぞれが、対応したセンスア
    ンプに、そのセンスアンプに対応する複数のビット線対
    のいずれかを選択的に接続するための複数のスイッチ手
    段とを有した第２のメモリセルアレイ、 前記第１および第２のメモリセルアレイにおける複数列
    の隣接した所定数毎に、前記第１および第２のメモリセ
    ルアレイにおける複数のセンスアンプと対応して配設さ
    れる複数のデータ線、 前記複数の、データ線に対応して設けられ、それぞれが
    対応するデータ線に入出力部が接続され、情報を一旦保
    持するための複数のデータ保持部、 前記複数のデータ線に対応して設けられ、それぞれが、
    対応したデータ線に、そのデータ線に対応する前記第１
    のメモリセルアレイにおける複数のビット線対のいずれ
    かを選択的に接続する複数の第１の転送手段、 前記複数のデータ線に対応して設けられ、それぞれが、
    対応したデータ線に、そのデータ線に対応する前記第２
    のメモリセルアレイにおける複数のビット線対のいずれ
    かを選択的に接続する複数の第２の転送手段を備え、 各データ保持部は、情報の入出力部と、この入出力部に
    入力ノードが接続される第１のインバータと、前記第１
    のインバータの出力ノードに入力ノードが接続される第
    ２のインバータと、前記第２のインバータの出力ノード
    と前記入出力部との間に接続される第１のスイッチング
    素子と、シリアルデータセレクタによって制御され、前
    記第１のインバータの入力ノードとシリアル入出力線対
    の一方のシリアル入出力線との間に接続される第２のス
    イッチング素子と、前記シリアルデータセレクタによっ
    て制御され、前記第１のインバータの出力ノードとシリ
    アル入出力線対の他方のシリアル入出力線との間に接続
    される第３のスイッチング素子とを有し、 各転送手段は、対応する複数のビット線対に対応して設
    けられ、それぞれは、一端が対応するデータ保持部の入
    出力部に接続され、他端が対応する複数のビット線対の
    うちの対応するビット線対の一方のビット線に接続され
    る複数のスイッチング素子を有し、 前記各転送手段のスイッチング素子を制御する第１の制
    御信号と、前記データ保持手段の第１のスイッチング素
    子を制御する第２の制御信号とを発生する制御信号発生
    手段をさらに備え、 メモリセルから読出されたデータをデータ保持部に転送
    するとき、前記制御信号発生手段からの第２の制御信号
    に応答して前記データ保持部の前記第１のスイッチング
    素子をオフにして前記データ保持部の入出力ノードと前
    記第２のインバータとを電気的に切り離し、かつ前記制
    御信号発生手段からの第１の制御信号に応答して前記転
    送手段のスイッチング素子をオンにして前記データ保持
    部の入出力部と、前記対応するビット線対の一方のビッ
    ト線とを電気的に接続して、当該ビット線上のデータを
    前記データ保持部に転送する、半導体記憶装置。
  5. 【請求項５】各センスアンプに対応して設けられた複数
    のビット線対は、ぞれぞれの一方のビット線が隣接して
    配置されるとともに、それぞれの他方のビット線が隣接
    して配置されていることを特徴とする、請求項３または
    ４に記載の半導体記憶装置。
  6. 【請求項６】複数のメモリセルと、複数のビット線対と
    を有したメモリセルアレイ、 前記複数のビット線対に対応して設けられ、それぞれが
    情報を一旦保持するための複数のデータ保持部、 前記複数のデータ保持部に対応して設けられ、それぞれ
    が、対応するデータ保持部と、対応するビット線対との
    間に設けられる複数の転送手段を備え、 各データ保持部は、情報の入出力部と、この入出力部に
    入力ノードが接続される第１のインバータと、前記第１
    のインバータの出力ノードに入力ノードが接続される第
    ２のインバータと、前記第２のインバータの出力ノード
    と前記入出力部との間に接続される第１のスイッチング
    素子と、シリアルデータセレクタによって制御され、前
    記第１のインバータの入力ノードとシリアル入出力線対
    の一方のシリアル入出力線との間に接続される第２のス
    イッチング素子と、前記シリアルデータセレクタによっ
    て制御され、前記第１のインバータの出力ノードとシリ
    アル入出力線対の他方のシリアル入出力線との間に接続
    される第３のスイッチング素子とを有し、 各転送手段は、対応する複数のビット線対に対応して設
    けられ、それぞれは、一端が対応するデータ保持部の入
    出力部に接続され、他端が対応する複数のビット線対の
    うちの対応するビット線対の一方のビット線に接続され
    る複数のスイッチング素子を有し、 前記各転送手段のスイッチング素子を制御する第１の制
    御信号と、前記データ保持手段の第１のスイッチング素
    子を制御する第２の制御信号とを発生する制御信号発生
    手段をさらに備え、 メモリセルから読出されたデータをデータ保持部に転送
    するとき、前記制御信号発生手段からの第２の制御信号
    に応答して前記データ保持部の前記第１のスイッチング
    素子をオフにして前記データ保持部の入出力ノードと前
    記第２のインバータとを電気的に切り離し、かつ前記制
    御信号発生手段からの第１の制御信号に応答して前記転
    送手段のスイッチング素子をオンにして前記データ保持
    部の入出力部と、前記対応するビット線対の一方のビッ
    ト線とを電気的に接続して、当該ビット線上のデータを
    前記データ保持部に転送する、半導体記憶装置。
  7. 【請求項７】それぞれが複数のメモリセルおよび複数の
    ビット線対を有した第１および第２のメモリセルアレ
    イ、 前記第１および第２のメモリセルアレイに共有される共
    通のデータ保持手段、 前記第１のメモリセルアレイと前記共通のデータ保持手
    段との間に設けられる第１の転送手段、および 前記第２のメモリセルアレイと前記共通のデータ保持手
    段との間に設けられる第２の転送手段を備え、 前記共通のデータ保持手段は複数のデータ保持部を有
    し、 各データ保持部は、情報の入出力部と、この入出力部に
    入力ノードが接続される第１のインバータと、前記第１
    のインバータの出力ノードに入力ノードが接続される第
    ２のインバータと、前記第２のインバータの出力ノード
    と前記入出力部との間に接続される第１のスイッチング
    素子と、シリアルデータセレクタによって制御され、前
    記第１のインバータの入力ノードとシリアル入出力線対
    の一方のシリアル入出力線との間に接続される第２のス
    イッチング素子と、前記シリアルデータセレクタによっ
    て制御され、前記第１のインバータの出力ノードとシリ
    アル入出力線対の他方のシリアル入出力線との間に接続
    される第３のスイッチング素子とを有し、 前記第１の転送手段は、一端が前記共通のデータ保持手
    段における対応するデータ保持部の入出力部に接続さ
    れ、他端が前記第１のメモリセルアレイにおける対応す
    るビット線対の一方のビット線対に接続されるスイッチ
    ング素子を複数有し、 前記第２の転送手段は、一端が前記共通のデータ保持手
    段における対応するデータ保持部の入出力部に接続さ
    れ、他端が前記第２のメモリセルアレイにおける対応す
    るビット線対の一方のビット線対に接続されるスイッチ
    ング素子を複数有し、 前記各転送手段のスイッチング素子を制御する第１の制
    御信号と、前記データ保持手段の第１のスイッチング素
    子を制御する第２の制御信号とを発生する制御信号発生
    手段をさらに備え、 メモリセルから読出されたデータをデータ保持部に転送
    するとき、前記制御信号発生手段からの第２の制御信号
    に応答して前記データ保持部の前記第１のスイッチング
    素子をオフにして前記データ保持部の入出力ノードと前
    記第２のインバータとを電気的に切り離し、かつ前記制
    御信号発生手段からの第１の制御信号に応答して前記転
    送手段のスイッチング素子をオンにして前記データ保持
    部の入出力部と、前記対応するビット線対の一方のビッ
    ト線とを電気的に接続して、当該ビット線上のデータを
    前記データ保持部に転送する、半導体記憶装置。
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