JP3283672B2

JP3283672B2 - 半導体メモリ

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Publication number: JP3283672B2
Application number: JP32682193A
Authority: JP
Inventors: 勝己松野; 幹竹内; 譲大路; 正和青木; 潤衛藤; 健阪田; 真志堀口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-12-25
Filing date: 1993-12-24
Publication date: 2002-05-20
Anticipated expiration: 2017-05-20
Also published as: JPH06243690A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、強誘電体を用いた不揮
発性の半導体メモリに関する。

【０００２】

【従来の技術】強誘電体を用いた、フェロ・エレクトリ
ック・ランダム・アクセス・メモリ（ＦＥＲＡＭ）は、
強誘電体の分極方向で記憶を行う不揮発メモリである。
このようなＦＥＲＡＭの一例として、特開平２−１１０
８９３の第１図に示されたアレー構成がある。従来のダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
と同様に、メモリセルＭＣ1等は１トランジスタ１キャ
パシタからなる。ただし、メモリセルのキャパシタは蓄
積電極、プレート、蓄積電極とプレートとの間の強誘電
体膜で構成されている。このメモリセルは情報を強誘電
体膜の分極の方向として記憶する。この分極方向は、強
誘電体の特性として、電源を切っても失われない。

【０００３】さて、メモリセルの不揮発情報を読出す際
には、全データ線（ＢＬ１，ＢＬ１￣￣￣，ＢＬ２，Ｂ
Ｌ２￣￣￣）をＶｓｓに設定した後、全データ線をフロ
ーティング状態にし、その後１つのワード線（ＷＬ１）
を活性化する。そして、全データ線の各データ線に接続
されたセンスアンプ（ＳＡ，ＳＡ’）により、各データ
線に現れた電圧を増幅し、その後、データ線を選択して
出力する。ここで、センスアンプ（ＳＡ，ＳＡ’）は次
のようにメモリセルの情報を検出する。まず、メモリセ
ルのキャパシタのプレートはＶＤＤ／２の電位にあるの
で、ワード線ＷＬ１に接続されたメモリセルのキャパシ
タには（Ｖｓｓ−ＶＤＤ／２）の電圧が印加される。こ
の電圧は不揮発情報に対応して、メモリセルのキャパシ
タの強誘電体の分極方向をそのまま維持する場合と、反
転させる場合とがある。分極が反転する場合には、メモ
リセルから大きな電流が流れ出る。分極が反転しない場
合には、メモリセルからの電流はほとんどない。この電
流を検知することにより、不揮発情報を読み出すことが
できる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記Ｆ
ＥＲＡＭでは以下の課題がある。

【０００５】（１）１つのメモリセル情報を読出す時
に、非選択データ線も一時的にＶｓｓに設定される。こ
の結果、非選択データ線の充放電電流が不必要に大きく
なる。

【０００６】（２）１つのメモリセル情報を読出す時
に、非選択データ線も一時的にＶｓｓに設定されるの
で、非選択データ線に接続されるメモリセルの情報が破
壊される。

【０００７】（３）非選択データ線に接続されるメモリ
セルの情報が破壊されるので、強誘電体膜の分極が反転
したメモリセルに情報の再書き込みをするセンスアンプ
が各データ線に必要となる。その結果、チップ面積が増
大する。

【０００８】従って、本発明の目的は強誘電体を用いた
不揮発性メモリの消費電力を低減することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の代表的な実施形態による半導体メモリは、
複数のワード線(WLf1〜WLfm)と、該複数のワード線に交
差する如く設けられた複数のデータ線(DLf1,DBf1,〜,DL
fn,DBfn)と、上記複数のワード線と上記複数のデータ線
との所望の交点に設けられた複数のメモリセル(MCf11,M
CBf11,〜,MCfmn,MCfmn)と、上記複数のワード線の１つ
のワード線(WLfi)を活性化するワード線選択手段と、上
記複数のデータ線の１つのデータ線(DLfj)を選択するデ
ータ線選択手段と、上記複数のデータ線の各データ線の
電位を所定の電位に設定するプリチャージ手段(PCf1〜P
Cfn,PCf0)とをチップ上に有する半導体メモリにおい
て、上記ワード線選択手段、上記データ線選択手段及び
上記プリチャージ手段は第１の電位(VDD)と第２の電位
(VSS)との間に設けられ、上記複数のメモリセルの各メ
モリセルは１つの電界効果トランジスタと１つのキャパ
シタとを有し、上記１つの電界効果トランジスタは上記
複数のワード線の１つのワード線に接続されたゲート
と、上記複数のデータ線の１つのデータ線に接続された
ソース又はドレインと、上記１つのキャパシタに接続さ
れたドレイン又はソースを有し、上記１つのキャパシタ
は上記１つの電界効果トランジスタの上記ドレイン又は
ソースに接続された蓄積電極と、プレート電極(PLf)
と、該蓄積電極と該プレート電極との間に設けられた強
誘電体膜とを有し、上記データ線選択手段が上記複数の
データ線の上記１つのデータ線(DLfj)を選択した後、上
記プリチャージ手段(PCf0)が上記選択された上記１つの
データ線(DLfj)の電位を上記第１の電位(VDD)に設定
し、しかる後、上記ワード線選択手段が上記複数のワー
ド線の上記１つのワード線(WLfi)を活性化することを特
徴とする（図１、図２参照)。

【００１０】本発明の好適な実施形態による半導体メモ
リは、上記データ線選択手段が上記複数のデータ線の上
記１つのデータ線(DLfj)を選択する前に、上記プリチャ
ージ手段(PCf1〜PCfn)は上記複数のデータ線の電位を、
上記複数のメモリセルの上記キャパシタのプレート電極
の電位と略同一の第３の電位(VPL)に設定することを特
徴とする(図２参照)。

【００１１】本発明のより好適な実施形態による半導体
メモリは、上記複数のデータ線に共通に設けられた１つ
のセンスアンプ(SAf)をさらに具備し、上記センスアン
プ(SAf)は上記データ線選択手段により選択された上記
複数のデータ線の上記１つのデータ線(DLfj)に接続さ
れ、上記ワード線選択手段が上記複数のワード線の上記
１つのワード線(WLfi)を活性化した後に、上記センスア
ンプ(SAf)は活性化されることを特徴とする（図１、図
２参照)。

【００１２】

【作用】上記半導体メモリによれば、非選択データ線を
第１の電位に設定する必要がなく、その際の消費電流を
低減できる。

【００１３】本発明の好適な実施形態による半導体メモ
リによれば、ワード線を活性化する際に、非選択データ
線の電位が上記複数のメモリセルの上記キャパシタのプ
レート電極の電位と略同一の第３の電位(VPL)に設定さ
れているので、非選択データ線に接続されるメモリセル
のキャパシタの強誘電体膜には電圧が印加されず、メモ
リセルの情報が破壊されない。

【００１４】本発明のより好適な実施形態による半導体
メモリによれば、非選択データ線に接続されるメモリセ
ルの情報が破壊されないので、上記複数のデータ線に共
通に設けられた１つのセンスアンプ(SAf)を具備するだ
けでよく、メモリ面積を小さくできる。

【００１５】

【実施例】図１は、本発明によるメモリの回路構成を示
した一実施例である。図において、ワード線ＷＬｆｘ
（ｘ＝１，…，ｍ）とデータ線ＤＬｆｙおよび相補デー
タ線ＤＢｆｙ（ｙ＝１，…，ｎ）が行列状に配置され、
ＷＬｆｘとＤＬｆｙとの交点上にメモリセルＭＣｆｘｙ
が接続され、ＷＬｆｘとＤＢｆｙとの交点上に相補メモ
リセルＭＢｆｘｙが接続されて、メモリセルアレイが構
成される。ＤＬｆｙ，ＤＢｆｙは、それぞれプリチャー
ジ回路ＰＣｆｙ、データ線対選択スイッチＳＷｆｙに接
続される。ＰＣｆｙは、プリチャージ回路制御線ＰＣＳ
ｆｙにより制御され、活性化時において、プリチャージ
電位供給線ＶＣＳｆｙの電位をＤＬｆｙ，ＤＢｆｙに供
給する。ＳＷｆｙは、列選択信号線ＹＳｆｙにより制御
され、選択されたデータ線対を感知信号線対ＤＬｆ０，
ＤＢｆ０に接続する。ＤＬｆ０，ＤＢｆ０は、プリチャ
ージ回路ＰＣｆ０、センスアンプＳＡｆ、入出力スイッ
チＳＷｆ０に接続される。ＳＡｆは、センスアンプ制御
線ＰＰｆ，ＰＮｆにより制御され、活性化時において、
ＤＬｆ０，ＤＢｆ０間の電位差を感知し増幅する。ＳＷ
ｆ０は、列選択信号線ＹＳｆ０により制御され、ＤＬｆ
０，ＤＢｆ０を入出力信号線対Ｉ／Ｏｆに接続する。な
お、ＰＣＳｆ１〜ＰＣＳｆｎは全て個別のものである必
要はなく、例えば全てつながっていてもよい。ＶＣＳｆ
１〜ＶＣＳｆｎについても同様である。また、ＰＣｆ０
を設けず、ＤＬｆ０，ＤＢｆ０のプリチャージ動作をＰ
Ｃｆ１〜ＰＣｆｎのいずれかにより行ってもよい。

【００１６】本実施例に示した回路の読み出し動作の一
例を、図２を用いて説明する。この例は、選択されたデ
ータ線対に対しては読み出し動作を行うが、選択されな
いデータ線対を動作させず、待機時電位のままとするも
のである。図において、ＷＬｆｉ（ｉ＝１，…，ｍ）は
選択されたワード線を表し、ＤＬｆｊ，ＤＢｆｊ（ｊ＝
１，…，ｎ）は、選択されたデータ線対を表し、ＤＬｆ
ｙ，ＤＢｆｙは、ここでは選択されないデータ線対を表
すものとする。待機時において、ワード線電位はＶＳ
Ｓ、メモリセルキャパシタのプレート電位およびデータ
線電位はＶＰＬ、センスアンプは非活性、プリチャージ
回路は活性、選択スイッチは非導通である。また、プリ
チャージ電位供給線ＶＣＳｆ０の電位をＶＤＤとし、信
号線対ＤＬｆ０，ＤＢｆ０にはＶＤＤを供給する。な
お、ＶＰＬはＶＤＤとＶＳＳとのほぼ中間の電圧であ
る。時刻ｔｒｆ１において、選択データ線対に接続され
たプリチャージ回路ＰＣｆｊを非活性化すると共に、Ｙ
ＳｆｊによりスイッチＳＷｆｊをオンさせ、ＤＬｆｊを
ＤＬｆ０に接続し（以下ＤＬｆｊ−ＤＬｆ０と表す）、
ＤＢｆｊをＤＢｆ０に接続する（以下ＤＢｆｊ−ＤＢｆ
０と表す）。この時、ＶＣＳｆ０の電位ＶＤＤがＤＬｆ
ｊ−ＤＬｆ０，ＤＢｆｊ−ＤＢｆ０に供給される。ここ
で、ＰＣＳｆ０の電位をＶＣＨに上げると、ＶＤＤの充
電が十分行われる。この時、非選択データ線対に接続さ
れたプリチャージ回路ＰＣｆｙは、待機時と同様に活性
化状態を保ち、ＤＬｆｙ，ＤＢｆｙにＶＰＬを供給し続
けてもよいし、ＰＣｆｊと同時に非活性化し、ＤＬｆ
ｙ，ＤＢｆｙをフローティング状態にしてもよい。

【００１７】ここで図３に示すように、プリチャージ回
路制御線ＰＣＳｆ１，ＰＣＳｆ２にプリチャージ回路を
交互に接続すると、非活性のプリチャージ回路に隣接す
るプリチャージ回路を活性状態に保つことが可能にな
る。この構成によれば、選択データ線に隣接する非選択
データ線の電位を固定することができ、選択データ線の
電位変動に伴い非選択データ線に発生する、データ線間
容量による干渉雑音を低減できる。なお、例えば３本以
上のプリチャージ回路制御線を設ける等してもよい。

【００１８】さて、図２に戻って読み出し動作の説明を
続ける。時刻ｔｒｆ２において、ＰＣｆ０を非活性化
し、ＤＬｆｊ−ＤＬｆ０，ＤＢｆｊ−ＤＢｆ０をフロー
ティング状態にする。次に時刻ｔｒｆ３において、ＷＬ
ｆｉの電位をＶＳＳからＶＣＨに上げ、ＷＬｆｉに接続
されたメモリセルＭＣｆｉｙ，ＭＢｆｉｙのトランジス
タをオンさせる。すると、選択されたメモリセル対ＭＣ
ｆｉｊ，ＭＢｆｉｊの強誘電体キャパシタには、ほぼＶ
ＤＤ−ＶＰＬの電圧が印加され、ＤＬｆｊ−ＤＬｆ０，
ＤＢｆｊ−ＤＢｆ０に信号電位が現われる。この時、非
選択データ線対の電位はほぼＶＰＬであるから、ＷＬｆ
ｉに接続された非選択セルでは、ＷＬｆｉによりトラン
ジスタがオンしても、強誘電体キャパシタにほとんど電
圧がかからない。よって、これらのメモリセルからは信
号が読み出されず、また情報が破壊されることもない。
ここで時刻ｔｒｆ４において、ＰＮｆ，ＰＰｆによりセ
ンスアンプＳＡｆを活性化し、ＤＬｆｊ−ＤＬｆ０，Ｄ
Ｂｆｊ−ＤＢｆ０の電位差を感知・増幅する。この増幅
動作により、分極反転により情報が破壊されたメモリセ
ルＭＣｆｉｊ，ＭＢｆｉｊに対し、再書き込みが行われ
る。時刻ｔｒｆ５において、ＹＳｆ０によりスイッチＳ
Ｗｆ０をオンさせ、ＤＬｆｊ−ＤＬｆ０，ＤＢｆｊ−Ｄ
Ｂｆ０に読み出した信号をＩ／Ｏｆに出力する。この
時、外部から書き込み信号を与えることにより、選択セ
ルに情報を書き込むことも可能である。時刻ｔｒｆ６に
おいてＳＷｆｊ，ＳＷｆ０をオフさせると共に、ＰＣｆ
１〜ＰＣｆｎを活性化してＤＬｆ１〜ＤＬｆｎ，ＤＢｆ
１〜ＤＢｆｎの電位をＶＰＬに充電する。時刻ｔｒｆ７
において、ＷＬｆｉの電位をＶＳＳにしてセル選択トラ
ンジスタをオフさせることにより、メモリセルアレイが
待機状態に戻される。また、ＳＡｆが非活性化され、時
刻ｔｒｆ８においてＰＣｆ０を活性化させることにより
ＤＬｆ０，ＤＢｆ０の電位が待機状態に戻され、読み出
し動作が終了する。上記の読み出し動作において、ＷＬ
ｆｉとＤＬｆｊ，ＤＢｆｊとの交点上にあるメモリセル
以外は情報が読み出されない。よって、不要のデータ線
対駆動を省き、低消費電力のメモリを構成できる。ま
た、不要のメモリセル駆動による強誘電体の膜疲労促進
を緩和し、信頼性の高いメモリを得ることができる。な
お、ここでは１対のメモリセルから情報を読み出す例を
示したが、複数のデータ線対にＶＤＤプリチャージを行
い、ＷＬｆｉをＶＣＨとした後、データ線対を順次ＤＬ
ｆ０，ＤＢｆ０に接続して信号の増幅および入出力線へ
の読み出しを行ってもよい。また、ＶＤＤプリチャージ
ではなくＶＳＳプリチャージとしても同様な読出し動作
が行えることは言うまでもない。

【００１９】以上述べたように、図１及び図２で説明し
た本実施例によれば、不要のデータ線対駆動を省けるの
で動作時の消費電流を低減することができる。さらに、
複数のデータ線でセンスアンプを共用し、センスアンプ
数を大幅に削減することが可能となる。これにより、低
消費電力、低雑音の効果が得られると共に、センスアン
プの面積削減、レイアウト余裕緩和の効果がある。ま
た、選択されないメモリセルキャパシタの不必要な分極
反転を低減して、強誘電体の疲労を緩和することができ
る。

【００２０】図４は、本発明によるメモリの回路構成を
示した実施例であり、メモリセルアレイの構成および配
置を変え、ダミーセルを設けた点、およびデータ線と相
補データ線を並べず、ダミーデータ線を設けた点で、図
１に示した実施例と異なる。図において、ワード線ＷＬ
ｚｘ（ｘ＝１，…，ｍ）とデータ線ＤＬｚｙ（ｙ＝１，
…，ｎ）が行列状に配置され、ＷＬｚｘとＤＬｚｙとの
交点上にメモリセルＭＣｚｘｙが接続される。また、ダ
ミーワード線ＤＷＬｚとダミーデータ線ＤＤＬｚとの交
点上にダミーセルＤＭｚ１が接続される。ダミーセルの
キャパシタとしては、たとえばメモリセルのキャパシタ
より大面積のものを用いる。そして、読みだし動作直前
のダミーセルキャパシタの分極方向は、蓄積電極の電位
に選択データ線のプリチャージ電位、たとえばＶＤＤを
印加し、一方プレートにＶＰＬを印加したときに強誘電
体キャパシタに書き込まれる分極方向と同じに設定す
る。これにより、たとえば図２で説明したのと同様な読
みだし動作時に、データ線に現われる’１’および’
０’の信号電圧の中間の電圧がダミーデータ線に発生
し、メモリセルの記憶情報が検知される。なぜなら、メ
モリセルキャパシタの分極が読みだし動作時に非反転の
場合、キャパシタの面積の差だけダミーセルキャパシタ
の方が実効容量が大きいのでダミーデータ線の電位がデ
ータ線電位より低くなる。一方、メモリセルキャパシタ
の分極が反転の場合、反転にともないキャパシタに流入
する電流により、メモリセルキャパシタの方が実効容量
が大きくなるので、ダミーデータ線の電位がデータ線電
位より高くなるからである。なお、分極反転による実効
容量増大効果が、面積差による容量増大効果を上回るよ
うにダミーセルキャパシタを設計しなければならない。
ＤＬｚｙは、それぞれプリチャージ回路ＰＣｚｙ、デー
タ線選択スイッチＳＷｚｙに接続される。ＰＣｚｙは、
プリチャージ回路制御線ＰＣＳｚｏ，ＰＣＳｚｅにより
制御され、活性化時において、プリチャージ電位供給線
ＶＣＳｚの電位をＤＬｚｙに供給する。図の例では、Ｐ
ＣＳｚｏ、ＰＣＳｚｅに制御されるプリチャージ回路は
交互に配置され、１本おきのデータ線電位を固定するこ
とができる。ＳＷｚｙは、列選択信号線ＹＳｚｙにより
制御され、選択されたデータ線を感知・増幅用信号線Ｄ
Ｌｚ０に接続する。また、ダミーデータ線ＤＤＬｚは、
プリチャージ回路ＤＰＣｚ、スイッチＤＳＷｚに接続さ
れる。ＤＰＣｚは、プリチャージ回路制御線ＤＰＣＳｚ
により制御され、活性化時において、プリチャージ電位
供給線ＤＶＣＳｚの電位をＤＤＬｚに供給する。ＤＳＷ
ｚは、ダミーデータ線選択信号線ＤＹＳｚにより制御さ
れ、ＤＤＬｚを感知・増幅用信号線ＤＤＬｚ０に接続す
る。ＤＬｚ０，ＤＤＬｚ０は、プリチャージ回路ＰＣｚ
０、センスアンプＳＡｚ、入出力スイッチＳＷｚ０に接
続される。ＰＣｚ０は、ＤＬｚ０，ＤＤＬｚ０に充電を
行う。ＳＡｚは、ＤＬｚ０，ＤＤＬｚ０間の電位差を感
知し増幅する。ＳＷｚ０は、列選択信号線ＹＳｚ０によ
り制御され、ＤＬｚ０，ＤＤＬｚ０を入出力信号線対Ｉ
／Ｏｚに接続する。読み出し動作および書き込み動作
は、前に述べた実施例と同様の原理に基づいて行えばよ
い。

【００２１】本実施例によれば、これまで述べたような
データ線対を基本とするアレイ構成に比べ、より高密度
のメモリを得ることができる。また、選択データ線に隣
接する非選択データ線の電位を固定することが可能であ
るので、このような構成においても、データ線間の干渉
雑音の影響を十分低減できる。なお、ダミーセルを複数
個アレイ状に接続する等の変更を行ってもよい。さら
に、図において、センス回路を挟んでダミーセル側に別
のメモリセルアレイを接続し、メモリセルアレイ側に別
のダミーセルを接続し、選択セルを含むメモリセルアレ
イの反対側のダミーセルを用いる構成としてもよい。

【００２２】図５は、強誘電体メモリ回路を示す、本発
明の一実施例である。同図（ａ）はメモリアレー構成、
同図（ｂ）は（ａ）においてメモリセルを選択するため
の、アドレス入力方法を示す。図５（ａ）において、セ
ンスアンプＳＡａ１等を選択的に駆動するためのスイッ
チＳＷＰ１等が設けられている点が図１と異なる。セン
スアンプの電源線がセンスアンプごとに設けられる図１
の例に比較して、センスアンプ電源線は共通化している
ので、メモリアレーを高集積化できる。ここで、ＳＷＰ
１等を駆動する選択線ＹＳＤａ１等は必要であるが、電
源線より細い配線でよいので高集積化に支障はない。し
たがって、メモリアレーを高集積化するのにより適した
構成である。図５（ａ）は、Ｖｓｓ（０Ｖ）プリチャー
ジで読出し動作を行なう場合であり、センスアンプの高
電位側の電源線に対してのみスイッチが設けられる。Ｖ
ＤＤプリチャージの場合もセンスアンプの低電位側の電
源線に対してのみスイッチを設けることにより、本発明
の実施例の概念が同様に適用できることは言うまでもな
い。図５（ｂ）は、同図（ａ）におけるメモリセルＭＣ
ａｉ１等を選択するための、アドレス入力方法を示すも
のである。２回に分けてアドレス入力を行うが、第二の
アドレスにワード線の選択情報が含まれる点が特徴的で
ある。まず、第一のアドレスストローブ信号／ＣＳ１の
立ち下がりに呼応して、ＹＳａｊを指定するアドレス
（センスアンプに接続してＶＳＳプリチャージを行うデ
ータ線の選択情報）が取り込まれる。この情報は、接続
されたセンスアンプ、たとえばＳＡａｉをＹＳＤａ１に
より選択的に活性化するためにも用いられる。次に、第
二のアドレスストローブ信号／ＣＳ２の立ち下がりに呼
応して、ワード線ＷＬａｉを指定するアドレス、および
ＹＳＳＡａｋを指定するアドレス（入出力線Ｉ／Ｏａに
接続するセンスアンプの選択情報）が取り込まれる。こ
こで、ＹＳａｊによりただ１つのデータ線対が選択さ
れ、ただ１つのセンスアンプに接続される場合にはＹＳ
ＳＡａｋを／ＣＳ２に呼応して入力する必要はないが、
ＹＳａｊにより複数のデータ線対が複数のセンスアンプ
にそれぞれ接続される場合にはＹＳＳＡａｋが必要とな
る。以上の２度にわたるアドレス取り込みの結果、指定
されたメモリセルの情報が、たとえば読出されＤｏｕｔ
として出力される。本発明の実施例によれば、ワード線
のアドレスを先に入力する入力方法に比べ、ＶＳＳプリ
チャージすべき選択データ線および活性化すべきセンス
アンプを含むブロックが最初に与えられ、最初のアドレ
ス入力後直ちに読出し動作（選択的プリチャージ動作）
を開始できるので、低消費電力でかつ高速なメモリが得
られる効果がある。また、アドレスを複数回に分けて入
力する結果、アドレスピンの数を削減でき、少ないピン
数で高集積の半導体メモリを実装できる効果がある。複
数のデータ線対間でセンスアンプを共有することによ
り、センスアンプの占有面積を低減でき、チップ面積を
小さくできるので、チップ価格を安くできる効果もあ
る。なお、図５（ｂ）に示したアドレス入力法の概念
が、図１および図４のメモリアレーに対しても適用でき
ることは言うまでもない。たとえば、図１のメモリアレ
ーの場合は、第一のアドレスストローブ信号／ＣＳ１に
呼応してＹＳｆｊ、ＰＰｆ、ＰＮｆに関する情報が取り
込まれ、第二のアドレスストローブ信号／ＣＳ２に呼応
してＷＬｆｉ、ＹＳｆ０に関する情報が取り込まれる。

【００２３】図６は、強誘電体メモリ回路を示す、本発
明の一実施例であり、図５と同様なメモリ回路が２つ並
列して配置され、さらに周辺回路まで含めてより詳細に
記述したものである。メモリアレー内の様々なスイッチ
を制御するための制御線が、交差して設けられている。
まず、選択データ線をセンスアンプに接続するためのス
イッチはＹデコーダＹＤＥＣｂからのＹ選択線ＹＤｂ１
２等により選択される。一連の情報読み出し、書き込み
動作の中でのスイッチングのタイミングは、データ線に
交差する制御線ＹＥｂ０によりコントロールされる。セ
ンスアンプＳＡｂ１等はＹデコーダＹＤＥＣｂからのＹ
選択線ＹＤｂ１２等により選択される。選択されたセン
スアンプを活性化するタイミングは、データ線に交差す
る制御線Ｐ１ｂによりコントロールされる。また、選択
されたセンスアンプと入出力線Ｉ／Ｏｂとを接続するタ
イミングは、データ線に交差する制御線ＹＥｂ１により
コントロールされる。データ線対を電源線ＶＣＳｂの電
位、たとえばＶＤＤ／２の電位にプリチャージするため
の回路ＰＣｂ１等が、データ線対ごとに設けられる。一
方、センスアンプの感知信号線を電源線ＶＳＡｂの電
位、たとえば０Ｖの電位にプリチャージするための回路
ＰＣＳＡｂ１等が、センスアンプごとに設けられる。上
記メモリセルアレーはＭＣＴＬｂ、ＸＡＢｂ、ＹＡＢ
ｂ、ＸＤＥＣｂ、ＹＤＥＣｂの周辺回路により制御され
る。コントロール回路ＭＣＴＬｂは、入力信号／ＣＳ
１、／ＣＳ２の状態に応じて、入力アドレスＡ０〜ＡＮ
の意味を解読する。周辺回路ＸＡＢｂは、Ｘアドレスを
生成し、最終的にワード線、たとえばＷＬｂｉを選択す
るための回路であり、ＭＣＴＬｂからの信号Ｒ１ｂによ
り入力アドレスＡ０〜ＡＮが少なくともその一部にＸア
ドレスを含むと指定された場合は、入力アドレスをもと
にＸアドレスＡＷｂを生成する。この情報はＸデコーダ
ＸＤＥＣｂにより解読され、最終的にワードドライバ、
たとえばＸＤＲＶｂを活性化して、ワード線を選択す
る。なお、後に示すように、ＸＤＥＣｂからの信号ＸＤ
０ｂは、信号線ＰＣＳｂｉ、ＰＣＳＳＡｂ１、Ｐ１ｂ、
ＹＥｂ０、ＹＥｂ１等の選択に用いる場合もある。周辺
回路ＹＡＢｂは、Ｙアドレスを生成し、最終的にデータ
線を選択するための回路であり、ＭＣＴＬｂからの信号
Ｃ１ｂにより入力アドレスＡ０〜ＡＮが少なくともその
一部にＹアドレスを含むと指定された場合は、入力アド
レスをもとにＹアドレスＡＤｂを生成する。この情報は
ＹデコーダＹＤＥＣｂにより解読され、最終的にデータ
線、センスアンプを選択する。

【００２４】図７は、図６のワードドライバＸＤＲＶｂ
等の一例であり、信号線ＸＤ０ｂがハイレベル、信号線
ＸＥＢ０がロウレベルにセットされたドライバに限り、
ワード線ＷＬｂが活性化される。信号線ＷＰＨｂは通常
ロウレベルにあり、ワード線電位を０Ｖに固定するが、
ドライバを動作させるときには、ハイレベルとして、信
号線ＸＤ０ｂおよびＸＥＢ０の入力に対応してドライバ
を動作させる。

【００２５】図８は、図６のメモリ回路の情報読み出し
動作波形を示す、本発明の一実施例である。コントロー
ル回路ＭＣＴＬｂへの第一のアドレスストローブ信号／
ＣＳ１がロウレベルになると、アドレス信号Ａ０〜ＡＮ
がデータ線の選択アドレスとして取り込まれ、信号ＡＤ
ｂさらにはＹＤｂ１、ＹＤｂ１２等を発生する。これと
並行して信号線たとえばＰＣＳｂ１をロウレベルにし
て、データ線電位をＶＤＤ／２のフローティング状態に
する。この後、信号線ＹＥｂ０をハイレベルにすると、
たとえば信号線ＹＤｂ１で選択されたデータ線対ＤＬｂ
１、ＤＢｂ１のみがスイッチＳＷｂ１によりセンスアン
プＳＡｂ１に接続される。これに伴い、ＤＬｂ１、ＤＢ
ｂ１は回路ＰＣＳＡｂ１により０Ｖにプリチャージされ
る。その他のデータ線はＶＤＤ／２の電位のままであ
る。次に、信号線ＰＣＳＳＡｂ１をロウレベルにして、
ＤＬｂ１、ＤＢｂ１をフローティング状態にする。さら
に、コントロール回路ＭＣＴＬｂへの第二のアドレスス
トローブ信号／ＣＳ２がロウレベルになると、アドレス
信号Ａ０〜ＡＮがワード線の選択アドレスとして取り込
まれ、信号ＡＷｂさらにはＸＤ０ｂ、ＸＥＢｂ等を発生
する。また、図７に示すワードドライバの活性化信号Ｗ
ＰＨｂもハイレベルにする。この結果、ＸＤ０ｂ、ＸＥ
Ｂｂ等で選択されたワード線、たとえばＷＬｂｉが活性
化される。ワード線を活性化する前には、メモリセルキ
ャパシタのプレートＰＬｂに対向する側のノード電位は
ＶＤＤ／２にあり、ＤＬｂ１、ＤＢｂ１は０Ｖのフロー
ティング状態にあるので、ＷＬｂｉの活性化に伴いＤＬ
ｂ１、ＤＢｂ１の電位はわずかに上昇する。この電位上
昇量は、データ線の寄生容量と、強誘電体キャパシタの
実効容量とにより決まる。ここでメモリセルＭＣｂｉ１
およびＭＢｂｉ１の強誘電体キャパシタには反対方向の
分極が書き込んであるので、ＤＬｂ１とＤＢｂ１とに電
位差が生じる。この理由は、ＰＬｂの電位がＶＤＤ／
２、ＤＬｂ１、ＤＢｂ１がほぼ０Ｖなので、ＷＬｂ１を
活性化することにより２つの強誘電体キャパシタの分極
は一方向に揃う。すなわち、いずれか一方の分極は反転
する。分極が反転する場合、これを補償する余分の電荷
が必要と成り、キャパシタ容量が実効的に大きくなる。
この結果、分極の反転した側のデータ線の信号電位はよ
りＶＤＤ／２に近くなる。以上の原理に基づき発生した
ＤＬｂ１とＤＢｂ１との電位差を、センスアンプＳＡｂ
１により検知するため、信号線Ｐ１ｂをハイレベルにす
る。この結果、ＹＤｂ１２で選択されたセンスアンプＳ
Ａｂ１のみが活性化され、ＤＬｂ１、ＤＢｂ１の一方を
ＶＤＤに、他方を０Ｖに増幅する。この段階で、メモリ
セルＭＣｂｉ１、ＭＢｂｉ１への情報再書き込みも行わ
れる。信号線ＹＥｂ１をハイレベルにすると、ＹＤｂ１
２で選択されたセンスアンプＳＡｂ１のみが入出力線Ｉ
／Ｏｂに接続され、情報を読み出すことができる。な
お、ワード線ＷＬｂｉの活性化にともないＷＬｂｉと非
選択データ線との交点に設けられたメモリセルの情報が
破壊されることはない。なぜなら、プレートＰＬｂおよ
び非選択データ線の電位は共にＶＤＤ／２であり、非選
択メモリセルの強誘電体キャパシタに電圧が印加される
ことはないからである。読み出し動作を終了するには、
／ＣＳ１をハイレベルにもどし、これに同期して、Ｙア
ドレスＡＤｂ、ＹＤｂ１、ＹＤｂ１２等を戻す。また、
ＹＥｂ０をロウレベルにしてデータ線ＤＬｂ１、ＤＢｂ
１をセンスアンプＳＡｂ１から切り離した後、ＰＣＳｂ
１をハイレベルに戻してデータ線をＶＤＤ／２にプリチ
ャージする。データ線がＶＤＤ／２にプリチャージされ
た後に、ワードドライバのＷＰＨｂをロウレベルにして
ワード線ＷＬｂｉを非活性にするが、ワードドライバの
貫通電流を防ぐため、／ＣＳ１の立ち上がりに同期して
ＸＤ０ｂをあらかじめロウレベルに戻しておく。最後
に、／ＣＳ２をハイレベルに戻し、これに同期してＡＷ
ｂおよびＸＥＢｂをそれぞれロウレベル、ハイレベルに
戻す。以上述べた、本発明の動作方法によれば、／ＣＳ
１信号に同期した１回目のアドレス入力情報により、デ
ータ線を選択的に０Ｖにプリチャージするので、同アド
レス情報をワード線の選択に用いる場合に比べ、高速か
つ低消費電流の動作が可能となる。なぜなら、１回目の
アドレス情報でワード線を選択する場合は、ワード線を
選択する前に、まずデータ線をプリチャージする期間を
設ける必要がある。したがって、データ線をプリチャー
ジした後ワード線を選択し、２回目のアドレス情報でデ
ータ線、センスアンプを選択することになる。したがっ
て、データ線をプリチャージする期間だけアクセス時間
が遅くなる。しかも、この場合は、すべてのデータ線を
プリチャージする必要がある。したがって、データ線充
放電に伴う消費電流が大きくなる。

【００２６】情報の書き換え動作を行うには、図８にお
いてＹＥｂ１をハイレベルにし、センスアンプと入出力
線とを接続している時点で、入出力線側からセンスアン
プを強制的に反転させてやれば良い。あるいは、図７の
ような読み出し動作を行うことなく、たとえばＹＤｂ１
２、ＹＤｂ１、ＷＬｂｉの活性化により、情報を書き換
えるメモリセルに対し、キャパシタのデータ線側のノー
ドを、入出力線に接続して、直ちに情報を書き換えても
良い。

【００２７】以上図６〜図８で説明した本発明の実施例
によれば、情報の読み出し、書き込みに際して、選択さ
れたメモリセルの接続するデータ線のみを充放電すれば
良いので、動作時の消費電流を大幅に削減できる効果が
ある。さらに、アドレスを２回に分けて入力できるの
で、パッケージのピン数を少なく抑えつつ、メモリ記憶
容量を増大することができる。しかも、１回目のアドレ
スをデータ線の選択的なＶｓｓ（０Ｖ）プリチャージ用
情報に用いるので、１回目のアドレスをワード線の選択
情報に用いる場合に比べ、動作速度の劣化を抑えつつ低
消費電力を実現できる効果がある。また、センスアンプ
の活性化を行うに際し、センスアンプのｐチャネル電界
効果トランジスタ側のみにスイッチを設けることによ
り、ｎチャネル電界効果トランジスタ側にも同時にスイ
ッチを設ける場合に比べ、回路が簡素化され、スイッチ
回路の占有面積を小さくできる効果がある。さらに、セ
ンスアンプを複数のデータ線間で共有する構成が可能と
なるので、センスアンプの占有面積を減らし、チップ面
積を小さくできる効果がある。なお、本発明の実施例で
は、Ｖｓｓプリチャージによる情報読み出し方法につい
て説明したが、ＶＤＤプリチャージでも同様に行えるこ
とは言うまでもない。

【００２８】図９は、強誘電体メモリ回路を示す、本発
明の別の実施例である。図６と比較して、ＹデコーダＹ
ＤＥＣｃ１からの１つの信号線、たとえばＹＤｃ１２に
より、複数のセンスアンプを同時に選択し、１つの信号
線、たとえばＹＤｃ１等によって、複数のデータ線対を
同時に選択する点が特徴的である。複数のデータ線対は
それぞれ異なるセンスアンプに接続される。図９におい
ては、信号線ＹＤｃ１２が、２つのセンスアンプを、信
号線ＹＤｃ１等が２つのデータ線対を選択する例を示し
ている。センスアンプＳＡｃ１およびＳＡｃ２は、信号
線Ｐ１ｃによる制御で、同時に活性化される。また、セ
ンスアンプＳＡｃ１およびＳＡｃ２は、信号線ＹＥｃ１
による制御で、別の入出力線Ｉ／Ｏｃ１およびＩ／Ｏｃ
２にそれぞれ接続される。たとえば、情報読み出し時に
おいて、センスアンプからの出力はレジスタＲＳｃに蓄
えられ、デコーダ回路ＹＤＥＣｃ２による選択により、
適宜主入出力線Ｉ／ＯＭｃに出力される。この場合、た
とえば図５（ｂ）と同様な方法でアドレスを入力すれば
よいが、図５（ｂ）において第二のアドレスでＹＳＳＡ
ａｋを選択する代わりに、図９ではレジスタＲＳｃと主
入出力線Ｉ／ＯＭｃとの間のスイッチを制御する。ある
いは、コントロール回路ＹＤＥＣｃ２はカウンタであっ
て、２回目のアドレスをもとに、レジスタＲＳｃの情報
を順次主入出力線Ｉ／ＯＭｃに転送する。カウンタアッ
プ動作は、外部からの信号、たとえば／ＣＳ２信号ある
いはシステムクロック信号を用いれば良い。本発明の実
施例によれば、信号線ＹＤｃ１等や、ＹＤｃ１と信号線
ＹＥｃ０との間で構成されるアンド回路等を、データ線
ピッチに合わせて配置する必要がなく、ＹＤｃ１〜ＹＤ
ｃ４、ＹＤｃ１２の間隔を広く取れる。したがって、レ
イアウトが容易になり、またアンド回路によりチップ面
積の増大を招くこともない。しかも、ワード線と交差す
る全てのデータ線を充放電する場合に比べて、動作時の
消費電流を小さくできる効果がある。さらに、データを
センスアンプにラッチしたまま、一連のデータを高速に
読み出し、書き換えできる効果がある。すなわち、図５
（ｂ）で説明したのと同様な読み出し方法において、３
回目以降の入力アドレスも／ＣＳ２信号に呼応させて、
同じワード線を選択したまま活性化した上記センスアン
プの選択に用いることにより、一連のデータの高速な読
み出し、書き換えが可能となる。あるいは、２回目の入
力アドレスをもとに、カウンタにより内部アドレスを発
生させ、レジスタＲＳｃの情報を連続的に読み出し、あ
るいは書き換えることも可能である。

【００２９】図１０は、強誘電体メモリ回路を示す、本
発明の別の実施例である。複数のセンスアンプが信号線
ＹＤｄ１２の制御により、同時に活性化される点は図９
と同様である。図９と異なる点は、同時に活性化された
センスアンプは、コントロール回路ＹＤＥＣｄ２によ
り、選択的に同一の入出力線Ｉ／Ｏｄに接続されること
である。コントロール回路ＹＤＥＣｄ２は、たとえばカ
ウンタであって、センスアンプ群選択信号ＹＤｄ１２に
より活性化され、信号線ＹＥｄ１からの信号で、順次一
連のセンスアンプが共通入出力線Ｉ／Ｏｄに接続され
る。コントロール回路ＹＤＥＣｄ２をアドレスデコーダ
で構成しても良いことは、言うまでもない。この場合、
たとえば図５（ｂ）と同様な方法でアドレスを入力すれ
ば、高速かつ低消費電力の強誘電体メモリが実現でき
る。本発明の実施例によれば、図９の実施例と同様な効
果がある。すなわち、ＹＤｄ１〜ＹＤｄ４、ＹＤｄ１２
の間隔を広く取れる。また、ワード線と交差する全ての
データ線を充放電する場合に比べて、動作時の消費電流
を小さくできる。さらに、データをセンスアンプにラッ
チしたまま、一連のデータを高速に読み出し、書き換え
できる。

【００３０】図１１は、強誘電体メモリ回路を示す、本
発明の別の実施例である。１つのメモリアレーブロック
ＭＡ０−００等は、１つのセンスアンプとｉ＋１本のデ
ータ線対とを有し、たとえば図５（ａ）と同様に構成さ
れる。ただし、センスアンプを挟んで両側にメモリアレ
ーが配置されている。ｋ＋１個のブロックＭＡ０−００
〜ＭＡｋ−００の相似な位置にあるデータ線対は、Ｙア
ドレス線、たとえばＹＤＭ０−０とこれに交差する信号
線ＹＥＵ０−０またはＹＥ０Ｄ−０の交点として、同時
に各ブロック内のセンスアンプに接続される。また、Ｍ
Ａ０−００〜ＭＡｋ−００の各ブロック内にあるｋ＋１
個のセンスアンプＳＡ００等は、Ｙアドレス線ＹＤＳＡ
−０とこれに交差する信号線Ｐ１−０との交点として活
性化される。同時に活性化されたｋ＋１個のセンスアン
プＳＡ００等の入出力線ＩＯ００への接続は、Ｙアドレ
ス線ＹＤＳＡ００〜ＹＤＳＡｋ０と信号線Ｐ１−０との
交点として選択的に行われる。図１１の場合、ＭＡ０−
００〜ＭＡｋ−００と同様なｋ＋１個のブロックからな
る単位が、横方向にｎ＋１個、縦方向にｍ＋１個配置さ
れている。このようにして、２本の交差する信号線を選
択することにより、メモリセルの情報を選択的に読出
し、あるいは書き換えることができる。

【００３１】図１２は図１１と同様なメモリ回路におけ
るアドレス入力方法を示す、本発明の一実施例である。
まず、第一のアドレスストローブ信号／ＣＳ１の立ち下
がりに呼応して、Ｙアドレス線ＹＤＭｓ−ｔ、ＹＤＳＡ
−ｔ（０≦ｓ≦ｉ、０≦ｔ≦ｍ）および信号線ＹＥ０Ｕ
−ｒまたはＹＥ０Ｄ−ｒ、Ｐ１−ｒ（０≦ｒ≦ｎ）の選
択、すなわち、０Ｖにプリチャージするデータ線対の選
択情報が取り込まれる。次に、第二のアドレスストロー
ブ信号／ＣＳ２の立ち下がりに呼応して、ブロック
（ｔ，ｒ）内のワード線ＷＬ０（ｉ）等および活性され
たｋ＋１個のセンスアンプのうち一つを選択するＹアド
レス線ＹＤＳＡｐ1ｔ（０≦ｐ1≦ｋ）の選択情報が取り
込まれる。このように、１回の入力アドレスはＸデコー
ダＸＤＥＣおよびＹデコーダＹＤＥＣの情報として適宜
分岐される。図１１及び図１２で述べた本発明の実施例
によれば、図９、１０と同様な理由で信号線ＹＤＭ０−
０〜ＹＤＭｉ−０等のレイアウトが容易になり、かつ動
作時の消費電流を低減できる効果がある。特に、２本の
交差する信号線、たとえばＹＤＭ０−０とＹＥ０Ｕ−０
との論理積によりデータ線の選択を行うので、同じ信号
線ＹＤＭ０−０の通過するメモリアレーブロックＭＡ０
−００〜ＭＡ０−０ｎのうち、ＭＡ０−００のみを選択
することができ、上記の効果、すなわち信号線のレイア
ウトが容易で、かつ動作時の消費電流を低減できる効果
がより顕著となる。また別の効果としては、同時に活性
化されるセンスアンプを、信号線ＹＤＳＡ００等により
順次入出力線に接続することにより、一連のデータを高
速に読み出し、書き換えできる効果がある。さらに、同
一のセンスアンプを共有するデータ線対の数ｉ＋１を増
やすことにより、データ線長を短くできるので、データ
線の寄生容量を減らすことができ、その結果、信号電圧
を大きくできる効果がある。なお、ｉを大きくする場
合、ｋも大きくすれば（ｍを小さくすれば）、信号線Ｙ
ＤＭ０−０〜ｍ、…ＹＤＭｉ−０〜ｍ、ＹＤＳＡ−０〜
ｍ等のアドレス数を一定にできる。したがって、データ
線の寄生容量を減らすことに伴い、１回目のアドレス情
報量が増加することはない。

【００３２】図１３は、強誘電体メモリ回路を示す、本
発明の別の実施例である。図１〜図１２の本発明の実施
例では、複数のデータ線対が１つのセンスアンプを共有
していたのに対し、本実施例では、複数のデータ線対が
複数のセンスアンプを共有する。前の実施例、図１１で
は、１つのメモリアレーブロックたとえばＭＡ０−００
が複数のデータ線対と１つのセンスアンプとから構成さ
れているのに対し、図１３ではＭＡ０−００等が複数の
データ線対と２つのセンスアンプとで構成されている。
このＭＡ０−００等が図１１と同様にマトリックス状に
配置される。図１３において、たとえば、図８で説明し
たのと同様な方法で、２つのうちひとつのセンスアンプ
ＳＡ００Ｕ等に情報を読み出した後、これをラッチす
る。データをラッチしているセンスアンプＳＡ００Ｕ、
ＳＡ１０Ｕ等を次々に選択することにより、一連のデー
タを高速に読出すことができる。これは、図９〜図１２
の本発明の実施例と同様である。一方、センスアンプに
ラッチしているデータ以外の情報が必要となった場合、
センスアンプＳＡ００Ｕ等にラッチしているデータをア
クセスしている間に、２つのうちもうひとつのセンスア
ンプＳＡ００Ｄ等を用いて、図８で説明したのと同様な
方法で、所望の情報をセンスアンプに読出すことができ
る。なお、センスアンプＳＡ００Ｕ等にデータをラッチ
した段階で、データ線とセンスアンプは切り離してお
く。本発明の実施例によれば、同一のワード線に接続す
るメモリセルの情報はもちろん、他のワード線に接続す
るメモリセルの情報についても、連続して高速に読み出
せる効果がある。なお、本発明の実施例では、図９と同
様に、同時に活性化されるセンスアンプは、異なる入出
力線に接続されているが、図１０、図１１と同様な入出
力線の構成にしても良いことは、言うまでもない。

【００３３】

【発明の効果】本発明によれば、低消費電力、高速、か
つ高集積の不揮発性強誘電体メモリが提供される。

【図面の簡単な説明】

【図１】本発明の強誘電体メモリ回路構成である。

【図２】図１の読出し動作波形である。

【図３】図１のプリチャージ回路構成である。

【図４】本発明のメモリ回路構成である。

【図５】本発明の強誘電体メモリ回路（ａ）及びそのア
ドレス入力方法（ｂ）である。

【図６】本発明の強誘電体メモリ回路である。

【図７】図６のワード線駆動回路ＸＤＲＶｂの例であ
る。

【図８】図６のメモリ回路の動作波形である。

【図９】本発明の強誘電体メモリ回路である。

【図１０】本発明の強誘電体メモリ回路である。

【図１１】本発明の強誘電体メモリ回路である。

【図１２】図１１のメモリ回路におけるアドレス入力方
法である。

【図１３】本発明の強誘電体メモリ回路である。

【符号の説明】

／ＣＳ１、／ＣＳ２…アドレスストローブ信号、Ａ０〜
ＡＮ…アドレス信号、ＤＯＵＴ…出力、ＰＰａ〜ＰＰ
ｆ、ＰＮａ〜ＰＮｆ…センスアンプ駆動線、ＶＳＡａ〜
ＶＳＡｄ…接地線、ＶＣＳａ〜ＶＣＳｄ、ＶＣＳｆ１〜
ＶＣＳｆｎ…ＶＤＤ／２電源線、Ａ０〜ＡＮ…アドレス
入力信号、Ｒ１ｂ…Ｘアドレスコントロール信号、Ｃ１
ｂ…Ｙアドレスコントロール信号、ＡＷｂ…Ｘアドレス
信号、ＡＤｂ…Ｙアドレス信号、ＸＤ０ｂ、ＸＥＢｂ…
ワード線選択線、ＰＣＳａｉ〜ＰＣＳｄｉ、ＰＣＳｆ１
〜ＰＣＳｆｎ…データ線プリチャージ信号、ＰＣＳＳＡ
ａ１〜ＰＣＳＳＡｄ１、ＰＣＳｆ０…センス系プリチャ
ージ信号、Ｐ１ｂ〜Ｐ１ｄ、Ｐ１−０〜ｎ…センスアン
プ駆動信号、ＹＥｂ１〜ＹＥｄ１、ＹＥ１−０〜ｎ…セ
ンスアンプ・入出力線接続信号、ＹＥｂ０〜ＹＥｄ０、
ＹＥ０Ｕ−０〜ｎ、ＹＥ０Ｄ−０〜ｎ…センスアンプ・
データ線接続信号、Ｉ／Ｏａ〜Ｉ／Ｏｆ、ＩＯ００…入
出力線、ＰＬａ〜ＰＬｂ…プレート、ＹＤｂｉ〜ＹＤｄ
ｉ、ＹＳａｉ〜ＹＳｔｉｊｋ、ＹＤＭ０−０〜ＹＤＭ０
−ｍ、ＹＤＭｉ−０〜ＹＤＭｉ−ｍ…データ線選択線、
ＹＤｂ１２〜ＹＤｄ１２、ＹＳＤａ１、ＹＤＳＡ−０〜
ＹＤＳＡ−ｍ…センスアンプ選択線、ＤＬａｉ〜ＤＬｆ
ｉ、ＤＢａｉ〜ＤＢｆｉ、Ｄ００、Ｄ００Ｂ…データ
線、ＷＬａｉ〜ＷＬｆｉ、ＷＬ０…ワード線、ＷＰＨｂ
…ワードドライバセット信号、ＹＳＳＡａｉ、ＹＳＳＡ
ｄｉ、ＹＳｆ０、ＹＤＳＡ００…センスアンプ・入出力
線接続選択線、ＭＣＴＬｂ、ＸＡＢｂ、ＹＡＢｂ、ＸＤ
ＥＣｂ、ＹＤＥＣｂ…周辺回路、ＸＤＲＶｂ…ワードド
ライバ、ＭＡｂ、Ｍ００Ｕ、Ｍ００Ｄ…メモリセルアレ
ー、ＭＣａｉｊ〜ＭＣｆｉｊ、ＭＢａｉｊ〜ＭＣｆｉｊ
…メモリセル、ＰＣａｉ〜ＰＣｆｉ…データ線プリチャ
ージ回路、５１３−ｉ…センスアンプ・データ線間スイ
ッチ、ＰＣＳＡａｉ〜ＰＣＳＡｄｉ、ＰＣｆ０…センス
系プリチャージ回路、ＳＡａｉ〜ＳＡｆ、ＳＡ００、Ｓ
Ａ００Ｄ、ＳＡ００Ｕ…センスアンプ、ＳＷＳＡａｉ〜
ＳＷＳＡｄｉ、ＳＷｆ０…センスアンプ・入出力線間ス
イッチ、ＭＡ０−００〜ＭＡ０−ｎｍ、ＭＡｋ−００〜
ＭＡｋ−ｎｍ…メモリアレーブロック。

フロントページの続き (72)発明者青木正和東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者衛藤潤東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者阪田健東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者堀口真志東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭64−49195（ＪＰ，Ａ) 特開昭63−201998（ＪＰ，Ａ) 特開平２−110893（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/22

Claims

(57)【特許請求の範囲】

【請求項１】複数のワード線と複数のデータ線との交点
に設けられ、電界効果トランジスタに接続された蓄積電
極とプレート電極との間に設けられた強誘電体膜を含む
キャパシタをそれぞれに持つ複数のメモリセルと、上記複数のワード線の１つのワード線を活性化するため
のワード線選択手段と、上記複数のデータ線の１つのデータ線を選択するための
データ線選択手段と、上記メモリセルに記憶された情報を検知するためのセン
スアンプと、上記複数のメモリセルの上記キャパシタの上記プレート
電極に第１電位を供給するための手段と、上記複数のデータ線の各データ線の電位を所定の電位に
設定するためのプリチャージ手段とを備え、上記複数のデータ線の内の一つのデータ線である第１デ
ータ線に接続された上記複数のメモリセルの内の一つで
ある第１メモリセルから信号を読み出す場合に、上記プ
リチャージ手段が、上記第１メモリセルの接続される上
記第１データ線の電位を上記第１電位と異なる第２電位
にプリチャージするとともに上記複数のデータ線のうち
上記第１データ線を除く他のデータ線の電位を上記第１
電位にプリチャージし、しかる後、上記ワード線選択手
段が読み出し対象となる上記第１メモリセルに接続され
た上記複数のワード線のうちの１つである第１ワード線
を活性化することを特徴とする半導体メモリ。
【請求項２】請求項１に記載の半導体メモリにおいて、
上記第１ワード線が活性化されている期間に、上記プリ
チャージ手段は、上記第１データ線に対するプリチャー
ジを停止するとともに上記複数のデータ線のうち上記第
１データ線を除く他のデータ線の電位を上記第１電位に
プリチャージすることを特徴とする半導体メモリ。
【請求項３】請求項２に記載の半導体メモリにおいて、
上記センスアンプは、上記メモリセルから読み出された
情報を上記第２電位又は第３電位に増幅し、上記第１電位は上記第２電位と上記第３電位との間の電
位であることを特徴とする半導体メモリ。
【請求項４】請求項１又は請求項３の何れかに記載の半
導体メモリにおいて、上記プリチャージ手段は上記複数
のデータ線のうち所望のデータ線を上記第２電位に設定
するための第１プリチャージ回路と上記複数のデータ線
のうち上記所望のデータ線以外のデータ線を上記第１電
位に設定するための第２プリチャージ回路とを有するこ
とを特徴とする半導体メモリ。
【請求項５】請求項１から請求項４のいずれかに記載の
半導体メモリにおいて、上記センスアンプは上記複数のデータ線に共通に設けら
れ、上記センスアンプは上記データ線選択手段により上記読
み出し対象となるメモリセルに接続された１つのデータ
線に接続されることを特徴とする半導体メモリ。
【請求項６】請求項４に記載の半導体メモリにおいて、上記センスアンプ及び上記第１プリチャージ回路は上記
複数のデータ線に共通に設けられ、上記センスアンプ及び上記第１プリチャージ回路は上記
データ線選択手段により上記読み出し対象となるメモリ
セルに接続された１つのデータ線に接続され、上記第１プリチャージ回路は上記第２電位を上記読み出
し対象となるメモリセルに接続された１つのデータ線に
出力することを特徴とする半導体メモリ。
【請求項７】請求項６に記載の半導体メモリにおいて、上記第２プリチャージ回路は上記複数のデータ線の奇数
番目の各データ線に接続された第３プリチャージ回路群
と上記複数のデータ線の偶数番目の各データ線に接続さ
れた第４プリチャージ回路群とを有し、上記センスアンプが活性化される際には、上記データ線
選択手段により選択される上記複数のデータ線の上記１
つのデータ線が奇数番目のときは上記第４プリチャージ
回路群が活性化され、上記データ線選択手段により選択
される上記複数のデータ線の上記１つのデータ線が偶数
番目のときは上記第３プリチャージ回路群が活性化され
ることを特徴とする半導体メモリ。
【請求項８】請求項７に記載の半導体メモリにおいて、上記半導体メモリは上記複数のメモリセルに共通に１つ
のダミーセルをさらに具備し、該ダミーセルは１つのトランジスタと１つのキャパシタ
を有し、上記複数のメモリセルの選択されたメモリセルと上記ダ
ミーセルを上記センスアンプに接続することにより、上
記選択されたメモリセルに記録された情報を増幅し、上記複数のメモリセルの各メモリセルのキャパシタの強
誘電体は第１の分極の状態と第２の分極の状態とを有
し、上記ダミーセルのキャパシタの容量は上記複数のメモリ
セルの各メモリセルのキャパシタの上記第１の分極の状
態の時の容量より大きく、上記第２の分極の状態の時の
容量より小さいことを特徴とする半導体メモリ。
【請求項９】請求項１〜請求項４の何れかに記載の半導
体メモリにおいて、上記センスアンプは上記複数のデータ線に共通に複数個
設けられ、上記半導体メモリの外部から入力される第１アドレス信
号により、上記データ線選択手段は上記読み出し対象と
なるメモリセルに接続された１つのデータ線を上記複数
のセンスアンプのうち１つのセンスアンプに接続するこ
とを特徴とする半導体メモリ。
【請求項１０】請求項１〜請求項４の何れかに記載の半
導体メモリにおいて、上記センスアンプは上記複数のデータ線に共通に設けら
れ、上記半導体メモリの外部から入力される第１アドレス信
号により、上記データ線選択手段は上記読み出し対象と
なるメモリセルに接続された１つのデータ線を上記セン
スアンプに接続し、上記第１アドレス信号の後に上記半導体メモリの外部か
ら入力される第２アドレス信号により、上記ワード線選
択手段は上記複数のワード線のうち上記読み出し対象と
なるメモリセルに接続された上記第１ワード線を活性化
することを特徴とする半導体メモリ。