JPH09245484A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH09245484A JPH09245484A JP8047218A JP4721896A JPH09245484A JP H09245484 A JPH09245484 A JP H09245484A JP 8047218 A JP8047218 A JP 8047218A JP 4721896 A JP4721896 A JP 4721896A JP H09245484 A JPH09245484 A JP H09245484A
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Abstract
(57)【要約】
【課題】チップ面積が増大することなく読みだし動作の
安定化を図ることができる半導体メモリ装置を提供す
る。 【解決手段】強誘電体キャパシタおよびＭＯＳトランジ
スタで構成された複数のメモリセルと、ビット線ＢＬ
０，／ＢＬ０，ＢＬ１，／ＢＬ１をデータ線ＤＬ０，／
ＤＬ０にそれぞれ接続するゲート１０，１３，１４，１
５と、データ線ＤＬ０，／ＤＬ０にそれぞれ接続された
データ線容量調整用容量Ｃｂ０，Ｃｂ０Ｂと、データ線
ＤＬ０，／ＤＬ０に接続されてデータを増幅するセンス
アンプＳＡとを備えている。
安定化を図ることができる半導体メモリ装置を提供す
る。 【解決手段】強誘電体キャパシタおよびＭＯＳトランジ
スタで構成された複数のメモリセルと、ビット線ＢＬ
０，／ＢＬ０，ＢＬ１，／ＢＬ１をデータ線ＤＬ０，／
ＤＬ０にそれぞれ接続するゲート１０，１３，１４，１
５と、データ線ＤＬ０，／ＤＬ０にそれぞれ接続された
データ線容量調整用容量Ｃｂ０，Ｃｂ０Ｂと、データ線
ＤＬ０，／ＤＬ０に接続されてデータを増幅するセンス
アンプＳＡとを備えている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体メモリ装
置に関するものである。
置に関するものである。
【０００２】
【従来の技術】半導体メモリ装置では半導体装置内に形
成されたキャパシタに電荷を蓄積し、その電荷の有無に
よりデータを記憶する方式が主に用いられている（一般
にダイナミック方式メモリ、以下ＤＲＡＭと呼ぶ）。こ
のキャパシタは、従来、シリコン酸化膜を絶縁膜として
用いている。
成されたキャパシタに電荷を蓄積し、その電荷の有無に
よりデータを記憶する方式が主に用いられている（一般
にダイナミック方式メモリ、以下ＤＲＡＭと呼ぶ）。こ
のキャパシタは、従来、シリコン酸化膜を絶縁膜として
用いている。
【０００３】近年、強誘電体材料をキャパシタの絶縁膜
に用いることにより、記憶データの不揮発性を実現しよ
うとする半導体メモリ装置が発明されている。以下、強
誘電体材料を用いた従来の半導体メモリ装置について説
明する（米国特許第4,873,664 号明細書参照）。図５は
従来の半導体メモリ装置の回路構成図、図６はこの半導
体メモリ装置のセンスアンプ部（ＳＡ）９０，９６を示
す図、図７は従来の半導体メモリ装置の動作タイミング
を示す図、図８は従来の半導体メモリ装置のメモリセル
キャパシタの強誘電体のヒステリシス特性とメモリセル
のデータ読み出しを示す図である。
に用いることにより、記憶データの不揮発性を実現しよ
うとする半導体メモリ装置が発明されている。以下、強
誘電体材料を用いた従来の半導体メモリ装置について説
明する（米国特許第4,873,664 号明細書参照）。図５は
従来の半導体メモリ装置の回路構成図、図６はこの半導
体メモリ装置のセンスアンプ部（ＳＡ）９０，９６を示
す図、図７は従来の半導体メモリ装置の動作タイミング
を示す図、図８は従来の半導体メモリ装置のメモリセル
キャパシタの強誘電体のヒステリシス特性とメモリセル
のデータ読み出しを示す図である。
【０００４】図８において、Ｖｒ２１はメモリセルのデ
ータ読み出し電位差、ｌ１、ｌ２はビット線（ＢＬ）の
寄生容量の特性を示す線、Ａ、Ｂ、Ｄ、Ｅ、Ｍ２１、Ｎ
２１、Ｏ２１、Ｐ２１、Ｑ２１はメモリセルのデータ読
み出しを示す図中の点である。図５において、８１ａ〜
８１ｄ，８１ａ′〜８１ｄ′はメモリセルトランジス
タ、８２、８４はワード線（ＷＯＲＤ）、８３ａ〜８３
ｄ，８３ａ′〜８３ｄ′は強誘電体膜を用いたメモリセ
ルキャパシタ、８６、８８、９２、９４はビット線、９
０、９６はセンスアンプ（ＳＡ）、９８、１００はセル
プレート電極（ＰＬＡＴＥ）、１０２、１０４、１０
６、１０８はビット線プリチャージ用トランジスタ、φ
ＰＲＥＣＨＡＲＧＥはビット線プリチャージ制御信号で
ある。
ータ読み出し電位差、ｌ１、ｌ２はビット線（ＢＬ）の
寄生容量の特性を示す線、Ａ、Ｂ、Ｄ、Ｅ、Ｍ２１、Ｎ
２１、Ｏ２１、Ｐ２１、Ｑ２１はメモリセルのデータ読
み出しを示す図中の点である。図５において、８１ａ〜
８１ｄ，８１ａ′〜８１ｄ′はメモリセルトランジス
タ、８２、８４はワード線（ＷＯＲＤ）、８３ａ〜８３
ｄ，８３ａ′〜８３ｄ′は強誘電体膜を用いたメモリセ
ルキャパシタ、８６、８８、９２、９４はビット線、９
０、９６はセンスアンプ（ＳＡ）、９８、１００はセル
プレート電極（ＰＬＡＴＥ）、１０２、１０４、１０
６、１０８はビット線プリチャージ用トランジスタ、φ
ＰＲＥＣＨＡＲＧＥはビット線プリチャージ制御信号で
ある。
【０００５】図６において、φＳＥＮＳＥはセンスアン
プ制御信号、１１０、１１２はＰチャネル型ＭＯＳトラ
ンジスタ、１１８、１２０はＮチャネル型ＭＯＳトラン
ジスタ、１１４、１１６は信号ノードである。図５の従
来の半導体メモリ装置の回路構成は、センスアンプ（Ｓ
Ａ）９０にビット線（ＢＬ）８６、８８が接続されてい
る。一つのメモリセルを構成する一対の本体メモリセル
キャパシタのうち第１の本体メモリセルキャパシタ８３
ａ′が第１のＭＯＳトランジスタ８１ａ′を介してビッ
ト線８６に接続されている。第２の本体メモリセルキャ
パシタ８３ａが第２のＭＯＳトランジスタ８１ａを介し
てビット線８８に接続されている。第１のＭＯＳトラン
ジスタ８１ａおよび第２のＭＯＳトランジスタ８１ａ′
のゲートはワード線（ＷＯＲＤ）８２に接続され、第１
の本体メモリセルキャパシタ８３ａ′および第１の本体
メモリセルキャパシタ８３ａの第１のＭＯＳトランジス
タ８１ａ′および第２のＭＯＳトランジスタ８１ａのソ
ースに接続された第１の電極とは反対の第２の電極はセ
ルプレート電極９８に接続されている。また、ビット線
８６、８８は、ゲートがビット線プリチャージ制御信号
φＰＲＥＣＨＡＲＧＥを入力するＭＯＳトランジスタ１
０２、１０４を介して接地電圧に接続されている。
プ制御信号、１１０、１１２はＰチャネル型ＭＯＳトラ
ンジスタ、１１８、１２０はＮチャネル型ＭＯＳトラン
ジスタ、１１４、１１６は信号ノードである。図５の従
来の半導体メモリ装置の回路構成は、センスアンプ（Ｓ
Ａ）９０にビット線（ＢＬ）８６、８８が接続されてい
る。一つのメモリセルを構成する一対の本体メモリセル
キャパシタのうち第１の本体メモリセルキャパシタ８３
ａ′が第１のＭＯＳトランジスタ８１ａ′を介してビッ
ト線８６に接続されている。第２の本体メモリセルキャ
パシタ８３ａが第２のＭＯＳトランジスタ８１ａを介し
てビット線８８に接続されている。第１のＭＯＳトラン
ジスタ８１ａおよび第２のＭＯＳトランジスタ８１ａ′
のゲートはワード線（ＷＯＲＤ）８２に接続され、第１
の本体メモリセルキャパシタ８３ａ′および第１の本体
メモリセルキャパシタ８３ａの第１のＭＯＳトランジス
タ８１ａ′および第２のＭＯＳトランジスタ８１ａのソ
ースに接続された第１の電極とは反対の第２の電極はセ
ルプレート電極９８に接続されている。また、ビット線
８６、８８は、ゲートがビット線プリチャージ制御信号
φＰＲＥＣＨＡＲＧＥを入力するＭＯＳトランジスタ１
０２、１０４を介して接地電圧に接続されている。
【０００６】またセンスアンプ９６にビット線９２，９
４が接続され、ゲートがビット線プリチャージ制御信号
φＰＲＥＣＨＡＲＧＥを入力するＭＯＳトランジスタ１
０６、１０８を介してビット線９２，９４が接地電圧に
接続されている。そして、キャパシタ８３ｂ，８３ｂ′
およびＭＯＳトランジスタ８１ｂ，８１ｂ′からなるメ
モリセルは図のように前記と同様な構成によりビット線
８６，８８およびワード線８４に接続され、同様にキャ
パシタ８３ｃ，８３ｃ′およびＭＯＳトランジスタ８１
ｃ，８１ｃ′からなるメモリセルはビット線９２，９４
およびワード線８２に接続され、キャパシタ８３ｄ，８
３ｄ′およびＭＯＳトランジスタ８１ｄ，８１ｄ′から
なるメモリセルはビット線９２，９４およびワード線８
４に接続されている。
４が接続され、ゲートがビット線プリチャージ制御信号
φＰＲＥＣＨＡＲＧＥを入力するＭＯＳトランジスタ１
０６、１０８を介してビット線９２，９４が接地電圧に
接続されている。そして、キャパシタ８３ｂ，８３ｂ′
およびＭＯＳトランジスタ８１ｂ，８１ｂ′からなるメ
モリセルは図のように前記と同様な構成によりビット線
８６，８８およびワード線８４に接続され、同様にキャ
パシタ８３ｃ，８３ｃ′およびＭＯＳトランジスタ８１
ｃ，８１ｃ′からなるメモリセルはビット線９２，９４
およびワード線８２に接続され、キャパシタ８３ｄ，８
３ｄ′およびＭＯＳトランジスタ８１ｄ，８１ｄ′から
なるメモリセルはビット線９２，９４およびワード線８
４に接続されている。
【０００７】また、センスアンプ９０，９６は図６に示
されているように、Ｎチャネル型ＭＯＳトランジスタ１
１８のソースが接地電位に、ゲートが信号ノード１１６
に、ドレインが信号ノード１１４にそれぞれ接続されて
いる。またＰチャネル型ＭＯＳトランジスタ１１０のソ
ースがセンスアンプ制御信号φＳＥＮＳＥに、ゲートが
信号ノード１１６に、ドレインが信号ノード１１４にそ
れぞれ接続され、Ｎチャネル型ＭＯＳトランジスタ１２
０のソースが接地電圧に、ゲートが信号ノード１１４
に、ドレインが信号ノード１１６にそれぞれ接続され、
Ｐチャネル型ＭＯＳトランジスタ１１２のソースはセン
スアンプ制御信号φＳＥＮＳＥに、ゲートが信号ノード
１１４に、ドレインが信号ノード１１６にそれぞれ接続
されている。
されているように、Ｎチャネル型ＭＯＳトランジスタ１
１８のソースが接地電位に、ゲートが信号ノード１１６
に、ドレインが信号ノード１１４にそれぞれ接続されて
いる。またＰチャネル型ＭＯＳトランジスタ１１０のソ
ースがセンスアンプ制御信号φＳＥＮＳＥに、ゲートが
信号ノード１１６に、ドレインが信号ノード１１４にそ
れぞれ接続され、Ｎチャネル型ＭＯＳトランジスタ１２
０のソースが接地電圧に、ゲートが信号ノード１１４
に、ドレインが信号ノード１１６にそれぞれ接続され、
Ｐチャネル型ＭＯＳトランジスタ１１２のソースはセン
スアンプ制御信号φＳＥＮＳＥに、ゲートが信号ノード
１１４に、ドレインが信号ノード１１６にそれぞれ接続
されている。
【０００８】このように、図５の従来の半導体メモリ装
置の回路構成は一つのメモリセルが二つのメモリセルキ
ャパシタと二つのＭＯＳトランジスタで構成されてい
る。この二つのメモリセルキャパシタには逆論理電圧を
書き込み、読み出し時にはこの二つのメモリセルキャパ
シタのそれぞれから読み出された電位差をセンスアンプ
で増幅してデータを読み出す。
置の回路構成は一つのメモリセルが二つのメモリセルキ
ャパシタと二つのＭＯＳトランジスタで構成されてい
る。この二つのメモリセルキャパシタには逆論理電圧を
書き込み、読み出し時にはこの二つのメモリセルキャパ
シタのそれぞれから読み出された電位差をセンスアンプ
で増幅してデータを読み出す。
【０００９】この従来の半導体メモリ装置の回路の動作
について、図７の動作タイミング図と、図８のメモリセ
ルキャパシタの強誘電体のヒステリシス特性とメモリセ
ルのデータ読み出しを示す図を参照しながら説明する。
図８の強誘電体のヒステリシス特性図で、横軸がメモリ
セルキャパシタにかかる電界で縦軸がそのときの電荷を
示している。強誘電体のキャパシタでは電界が０のとき
でも、点Ｂ、点Ｅのように残留分極が残る。このよう
に、電源がオフした後にも強誘電体のキャパシタに残っ
た残留分極を不揮発性のデータとして利用し、不揮発性
半導体メモリ装置を実現している。メモリセルのデータ
が“１”の場合、第１の本体メモリセルキャパシタ８３
ａ′は図８の点Ｂの状態であり、第２の本体メモリセル
キャパシタ８３ａは図８の点Ｅの状態である。メモリセ
ルのデータが“０”である場合には第１の本体メモリセ
ルキャパシタ８３ａ′は図８の点Ｅの状態で第２の本体
メモリセルキャパシタ８３ａは図８の点Ｂの状態であ
る。
について、図７の動作タイミング図と、図８のメモリセ
ルキャパシタの強誘電体のヒステリシス特性とメモリセ
ルのデータ読み出しを示す図を参照しながら説明する。
図８の強誘電体のヒステリシス特性図で、横軸がメモリ
セルキャパシタにかかる電界で縦軸がそのときの電荷を
示している。強誘電体のキャパシタでは電界が０のとき
でも、点Ｂ、点Ｅのように残留分極が残る。このよう
に、電源がオフした後にも強誘電体のキャパシタに残っ
た残留分極を不揮発性のデータとして利用し、不揮発性
半導体メモリ装置を実現している。メモリセルのデータ
が“１”の場合、第１の本体メモリセルキャパシタ８３
ａ′は図８の点Ｂの状態であり、第２の本体メモリセル
キャパシタ８３ａは図８の点Ｅの状態である。メモリセ
ルのデータが“０”である場合には第１の本体メモリセ
ルキャパシタ８３ａ′は図８の点Ｅの状態で第２の本体
メモリセルキャパシタ８３ａは図８の点Ｂの状態であ
る。
【００１０】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ビット線８６，８８、ワード
線８２，８４、セルプレート電極９８、センスアンプ制
御信号φＳＥＮＳＥは全て論理電圧“Ｌ”、ビット線プ
リチャージ制御信号φＰＲＥＣＨＡＲＧＥは論理電圧
“Ｈ”としている。その後図７の時点Ｔ１で、ビット線
プリチャージ制御信号φＰＲＥＣＨＡＲＧＥを論理電圧
“Ｌ”とし、ビット線８６，８８をフローティング状態
とする。次に、図７の時点Ｔ２で、ワード線８２、セル
プレート電極９８を論理電圧“Ｈ”とする。ここで、Ｍ
ＯＳトランジスタ８１ａ，８１ａ′がオンする。このた
め、本体メモリセルキャパシタ８３ａ，８３ａ′には電
界がかかり、本体メモリセルからビット線８６、８８に
データが読み出される。
ために、初期状態として、ビット線８６，８８、ワード
線８２，８４、セルプレート電極９８、センスアンプ制
御信号φＳＥＮＳＥは全て論理電圧“Ｌ”、ビット線プ
リチャージ制御信号φＰＲＥＣＨＡＲＧＥは論理電圧
“Ｈ”としている。その後図７の時点Ｔ１で、ビット線
プリチャージ制御信号φＰＲＥＣＨＡＲＧＥを論理電圧
“Ｌ”とし、ビット線８６，８８をフローティング状態
とする。次に、図７の時点Ｔ２で、ワード線８２、セル
プレート電極９８を論理電圧“Ｈ”とする。ここで、Ｍ
ＯＳトランジスタ８１ａ，８１ａ′がオンする。このた
め、本体メモリセルキャパシタ８３ａ，８３ａ′には電
界がかかり、本体メモリセルからビット線８６、８８に
データが読み出される。
【００１１】このときのビット線８６，８８に読み出さ
れる電位の電位差について図８を参照しながら説明す
る。図８に示されている線ｌ１、ｌ２はビット線８６、
８８の寄生容量値で決まる傾きを持つ線である。容量値
が小さくなると傾きの絶対値は小さくなる。読み出され
るデータが“１”のとき、ビット線８６には第１の本体
メモリセルキャパシタ８３ａ′からデータが読み出さ
れ、図８の点Ｂの状態から点Ｏ２１の状態となる。点Ｏ
２１はメモリセルキャパシタ８３ａ′に電界をかけた
時、点Ｂから点Ｄに向かうヒステリシス曲線と、ワード
線８２とセルプレート電極９８との論理電圧を“Ｈ”と
した時生じる電界の分だけ点Ｂから横軸に移動した点Ｍ
２１を通る線ｌ１との交点である。同様に、ビット線８
８には第２の本体メモリセルキャパシタ８３ａからデー
タが読み出され、図８の点Ｅの状態から点Ｐ２１の状態
となる。点Ｐ２１はメモリセルキャパシタ８３ａに電界
がかかった時、点Ｅから点Ｄに向かうヒステリシス曲線
と、ワード線８２とセルプレート電極９８との論理電圧
を“Ｈ”とした時生じる電界の分だけ点Ｅから横軸に移
動した点Ｎ２１を通る線ｌ２との交点である。
れる電位の電位差について図８を参照しながら説明す
る。図８に示されている線ｌ１、ｌ２はビット線８６、
８８の寄生容量値で決まる傾きを持つ線である。容量値
が小さくなると傾きの絶対値は小さくなる。読み出され
るデータが“１”のとき、ビット線８６には第１の本体
メモリセルキャパシタ８３ａ′からデータが読み出さ
れ、図８の点Ｂの状態から点Ｏ２１の状態となる。点Ｏ
２１はメモリセルキャパシタ８３ａ′に電界をかけた
時、点Ｂから点Ｄに向かうヒステリシス曲線と、ワード
線８２とセルプレート電極９８との論理電圧を“Ｈ”と
した時生じる電界の分だけ点Ｂから横軸に移動した点Ｍ
２１を通る線ｌ１との交点である。同様に、ビット線８
８には第２の本体メモリセルキャパシタ８３ａからデー
タが読み出され、図８の点Ｅの状態から点Ｐ２１の状態
となる。点Ｐ２１はメモリセルキャパシタ８３ａに電界
がかかった時、点Ｅから点Ｄに向かうヒステリシス曲線
と、ワード線８２とセルプレート電極９８との論理電圧
を“Ｈ”とした時生じる電界の分だけ点Ｅから横軸に移
動した点Ｎ２１を通る線ｌ２との交点である。
【００１２】ここでビット線８６とビット線８８に読み
出される電位差は図８の点Ｏ２１と点Ｐ２１の電界差で
あるＶｒ２１となる。読み出されるデータが“０”のと
きも同様でビット線８６とビット線８８の状態が逆にな
るだけで読み出される電位差はＶｒ２１である。次に図
７の時点Ｔ３で、センスアンプ制御信号φＳＥＮＳＥを
論理電圧“Ｈ”とし、ビット線８６とビット線８８に読
み出されたデータをセンスアンプ９０で増幅しデータを
読み出す。このセンスアンプ９０で増幅すると、ビット
線８６の状態は点Ｏ２１から点Ｑ２１になり、ビット線
８８の状態は点Ｐ２１から点Ｄになる。
出される電位差は図８の点Ｏ２１と点Ｐ２１の電界差で
あるＶｒ２１となる。読み出されるデータが“０”のと
きも同様でビット線８６とビット線８８の状態が逆にな
るだけで読み出される電位差はＶｒ２１である。次に図
７の時点Ｔ３で、センスアンプ制御信号φＳＥＮＳＥを
論理電圧“Ｈ”とし、ビット線８６とビット線８８に読
み出されたデータをセンスアンプ９０で増幅しデータを
読み出す。このセンスアンプ９０で増幅すると、ビット
線８６の状態は点Ｏ２１から点Ｑ２１になり、ビット線
８８の状態は点Ｐ２１から点Ｄになる。
【００１３】次に、データの再書き込み状態として、図
７の時点Ｔ４で、セルプレート電極９８を論理電圧
“Ｌ”とする。このとき、図８において、ビット線８６
の状態は点Ｑ２１から点Ａとなり、ビット線８８の状態
は点Ｄから点Ｅとなる。次に時点Ｔ５で、ワード線８２
とセンスアンプ制御信号φＳＥＮＳＥとを論理電圧
“Ｌ”にする。その後時点Ｔ６で、ビット線プリチャー
ジ制御信号φＰＲＥＣＨＡＲＧＥを論理電圧“Ｈ”と
し、ビット線８６，８８を論理電圧“Ｌ”として初期状
態とする。
７の時点Ｔ４で、セルプレート電極９８を論理電圧
“Ｌ”とする。このとき、図８において、ビット線８６
の状態は点Ｑ２１から点Ａとなり、ビット線８８の状態
は点Ｄから点Ｅとなる。次に時点Ｔ５で、ワード線８２
とセンスアンプ制御信号φＳＥＮＳＥとを論理電圧
“Ｌ”にする。その後時点Ｔ６で、ビット線プリチャー
ジ制御信号φＰＲＥＣＨＡＲＧＥを論理電圧“Ｈ”と
し、ビット線８６，８８を論理電圧“Ｌ”として初期状
態とする。
【００１４】
【発明が解決しようとする課題】上記のような、従来の
構成の半導体メモリ装置では、図８において、ビット線
８６，８８の寄生容量値が小さくなると線ｌ１、ｌ２の
傾きの絶対値が小さくなる。たとえばビット線の寄生容
量値がほとんど０になると、点Ｏ２１の位置は点Ｂに近
づき、点Ｐ２１の位置は点Ｅに近づき、ビット線８６と
ビット線８８とに生じる読み出し電位差Ｖｒ２１は０に
近づく。このためこの差電位をセンスアンプ９０で正確
に増幅することができなくなるという課題があった。
構成の半導体メモリ装置では、図８において、ビット線
８６，８８の寄生容量値が小さくなると線ｌ１、ｌ２の
傾きの絶対値が小さくなる。たとえばビット線の寄生容
量値がほとんど０になると、点Ｏ２１の位置は点Ｂに近
づき、点Ｐ２１の位置は点Ｅに近づき、ビット線８６と
ビット線８８とに生じる読み出し電位差Ｖｒ２１は０に
近づく。このためこの差電位をセンスアンプ９０で正確
に増幅することができなくなるという課題があった。
【００１５】この課題を解決するための案として、容量
を稼ぐためにビット線に容量調整用容量を設けることが
提案されている。しかし、強誘電体キャパシタに匹敵す
る容量をビット線対に確保する必要があるため、チップ
面積が増大するという欠点がある。さらに、ゲート容量
で容量調整する場合、信頼性の点から好ましくない。ま
た、ビット線容量が重くなるため、前記した増幅器では
増幅時間が増え、高速アクセスには問題がある。
を稼ぐためにビット線に容量調整用容量を設けることが
提案されている。しかし、強誘電体キャパシタに匹敵す
る容量をビット線対に確保する必要があるため、チップ
面積が増大するという欠点がある。さらに、ゲート容量
で容量調整する場合、信頼性の点から好ましくない。ま
た、ビット線容量が重くなるため、前記した増幅器では
増幅時間が増え、高速アクセスには問題がある。
【００１６】したがって、この発明の目的は、チップ面
積が増大することなく読みだし動作の安定化を図ること
ができる半導体メモリ装置を提供することである。
積が増大することなく読みだし動作の安定化を図ること
ができる半導体メモリ装置を提供することである。
【００１７】
【課題を解決するための手段】請求項１記載の半導体メ
モリ装置は、プレート電極と第１のビット線との間に接
続された第１の強誘電体キャパシタを有し、プレート電
極と第２のビット線との間に接続された第２の強誘電体
キャパシタを有し、第１の強誘電体キャパシタと第１の
ビット線との間および第２の強誘電体キャパシタと第２
のビット線との間にそれぞれ介挿されてワード線により
制御される一対のトランジスタを有するメモリセルと、
第１のビット線を第１のデータ線に、第２のビット線を
第２のデータ線にそれぞれ接続するゲートと、第１のデ
ータ線および第２のデータ線にそれぞれ接続されたデー
タ線容量調整用容量と、第１のデータ線および第２のデ
ータ線に接続されてデータを増幅する増幅器とを備えた
ものである。
モリ装置は、プレート電極と第１のビット線との間に接
続された第１の強誘電体キャパシタを有し、プレート電
極と第２のビット線との間に接続された第２の強誘電体
キャパシタを有し、第１の強誘電体キャパシタと第１の
ビット線との間および第２の強誘電体キャパシタと第２
のビット線との間にそれぞれ介挿されてワード線により
制御される一対のトランジスタを有するメモリセルと、
第１のビット線を第１のデータ線に、第２のビット線を
第２のデータ線にそれぞれ接続するゲートと、第１のデ
ータ線および第２のデータ線にそれぞれ接続されたデー
タ線容量調整用容量と、第１のデータ線および第２のデ
ータ線に接続されてデータを増幅する増幅器とを備えた
ものである。
【００１８】請求項１記載の半導体メモリ装置によれ
ば、ビット線にゲートを介して接続されたデータ線にデ
ータ線容量調整用容量を接続したため読みだし動作を安
定化でき、またビット線に容量調整用容量を付加する場
合と比較して、面積的に余裕を持ってデータ線に容量を
付加することができるので面積の増大を抑制することが
可能となる。また、面積的に余裕があるのでゲート容量
以外の容量が採用することも可能となり、信頼性を確保
しやすくなる。
ば、ビット線にゲートを介して接続されたデータ線にデ
ータ線容量調整用容量を接続したため読みだし動作を安
定化でき、またビット線に容量調整用容量を付加する場
合と比較して、面積的に余裕を持ってデータ線に容量を
付加することができるので面積の増大を抑制することが
可能となる。また、面積的に余裕があるのでゲート容量
以外の容量が採用することも可能となり、信頼性を確保
しやすくなる。
【００１９】請求項２記載の半導体メモリ装置は、請求
項１において、増幅器が、ソースが接地電圧に接続され
ゲートが第１のデータ線に接続された第１のＮチャネル
型ＭＯＳトランジスタと、ソースが接地電圧に接続され
ゲートが第２のデータ線に接続された第２のＮチャネル
型ＭＯＳトランジスタと、ソースが増幅器起動信号に接
続され、ゲートが第２のＮチャネル型ＭＯＳトランジス
タのドレインに接続され、ドレインが第１のＮチャネル
型ＭＯＳトランジスタのドレインに接続された第１のＰ
チャネル型ＭＯＳトランジスタと、ソースが増幅器起動
信号に接続され、ゲートが第１のＮチャネル型ＭＯＳト
ランジスタのドレインに接続され、ドレインが第２のＮ
チャネル型ＭＯＳトランジスタのドレインに接続された
第２のＰチャネル型ＭＯＳトランジスタとを有するもの
である。
項１において、増幅器が、ソースが接地電圧に接続され
ゲートが第１のデータ線に接続された第１のＮチャネル
型ＭＯＳトランジスタと、ソースが接地電圧に接続され
ゲートが第２のデータ線に接続された第２のＮチャネル
型ＭＯＳトランジスタと、ソースが増幅器起動信号に接
続され、ゲートが第２のＮチャネル型ＭＯＳトランジス
タのドレインに接続され、ドレインが第１のＮチャネル
型ＭＯＳトランジスタのドレインに接続された第１のＰ
チャネル型ＭＯＳトランジスタと、ソースが増幅器起動
信号に接続され、ゲートが第１のＮチャネル型ＭＯＳト
ランジスタのドレインに接続され、ドレインが第２のＮ
チャネル型ＭＯＳトランジスタのドレインに接続された
第２のＰチャネル型ＭＯＳトランジスタとを有するもの
である。
【００２０】請求項２記載の半導体メモリ装置によれ
ば、請求項１の効果のほか、Ｎチャネル型ＭＯＳトラン
ジスタのゲートに接続するデータ線とＮチャネル型ＭＯ
Ｓトランジスタのドレインに接続する読み出しデータ線
とが分離可能となるため、負荷の重いデータ線を増幅す
る必要がなくなり、アクセスを高速化できる。
ば、請求項１の効果のほか、Ｎチャネル型ＭＯＳトラン
ジスタのゲートに接続するデータ線とＮチャネル型ＭＯ
Ｓトランジスタのドレインに接続する読み出しデータ線
とが分離可能となるため、負荷の重いデータ線を増幅す
る必要がなくなり、アクセスを高速化できる。
【００２１】
【発明の実施の形態】この発明の一実施の形態の半導体
メモリ装置について図１ないし図４に基づいて説明す
る。図１はこの一実施の形態の半導体メモリ装置の回路
構成を示す図、図２は半導体メモリ装置の動作タイミン
グを示す図、図３は半導体メモリ装置のメモリセルキャ
パシタの強誘電体のヒステリシス特性とメモリセルのデ
ータ読み出しを示す図、図４は半導体メモリ装置の増幅
器であるセンスアンプの回路図である。
メモリ装置について図１ないし図４に基づいて説明す
る。図１はこの一実施の形態の半導体メモリ装置の回路
構成を示す図、図２は半導体メモリ装置の動作タイミン
グを示す図、図３は半導体メモリ装置のメモリセルキャ
パシタの強誘電体のヒステリシス特性とメモリセルのデ
ータ読み出しを示す図、図４は半導体メモリ装置の増幅
器であるセンスアンプの回路図である。
【００２２】まず、図１の回路構成図について簡単に説
明する。ＷＬ０〜ＷＬ７はワード線、ＢＬ０、／ＢＬ
０、ＢＬ１、／ＢＬ１はビット線、ＣＰ０、ＣＰ１はメ
モリセルのプレート電極、ＥＱ１０１はビット線イコラ
イズおよびデータ線イコライズの制御信号、ＳＡＥ１０
０は増幅器起動信号であるセンスアンプ制御信号（φＳ
ＥＮＳＥ）、ＶＳＳは接地電圧、ＳＡは増幅器であるセ
ンスアンプ、ＤＥＱはデータ線イコライザ、Ｃｓ００〜
Ｃｓ１７、Ｃｓ００Ｂ〜Ｃｓ１７Ｂは絶縁膜に強誘電体
を用いた本体メモリセルキャパシタ、Ｃｂ０、Ｃｂ０Ｂ
はデータ線容量調整用容量、１０、１３、１４、１５は
カラムセレクトゲート、ＤＬ０、／ＤＬ０はデータ線、
Ｙ０、Ｙ１はカラムデコード信号、Ｑｎ００〜Ｑｎ０
７，Ｑｎ００Ｂ〜Ｑｎ０７Ｂ，Ｑｎ１０〜Ｑｎ１７，Ｑ
ｎ１０Ｂ〜Ｑｎ１７Ｂ，ＱｎはＮチャネル型ＭＯＳトラ
ンジスタである。ＲＤ０，／ＲＤ０は読みだしデータ線
である。
明する。ＷＬ０〜ＷＬ７はワード線、ＢＬ０、／ＢＬ
０、ＢＬ１、／ＢＬ１はビット線、ＣＰ０、ＣＰ１はメ
モリセルのプレート電極、ＥＱ１０１はビット線イコラ
イズおよびデータ線イコライズの制御信号、ＳＡＥ１０
０は増幅器起動信号であるセンスアンプ制御信号（φＳ
ＥＮＳＥ）、ＶＳＳは接地電圧、ＳＡは増幅器であるセ
ンスアンプ、ＤＥＱはデータ線イコライザ、Ｃｓ００〜
Ｃｓ１７、Ｃｓ００Ｂ〜Ｃｓ１７Ｂは絶縁膜に強誘電体
を用いた本体メモリセルキャパシタ、Ｃｂ０、Ｃｂ０Ｂ
はデータ線容量調整用容量、１０、１３、１４、１５は
カラムセレクトゲート、ＤＬ０、／ＤＬ０はデータ線、
Ｙ０、Ｙ１はカラムデコード信号、Ｑｎ００〜Ｑｎ０
７，Ｑｎ００Ｂ〜Ｑｎ０７Ｂ，Ｑｎ１０〜Ｑｎ１７，Ｑ
ｎ１０Ｂ〜Ｑｎ１７Ｂ，ＱｎはＮチャネル型ＭＯＳトラ
ンジスタである。ＲＤ０，／ＲＤ０は読みだしデータ線
である。
【００２３】１つのメモリセルは、たとえばプレート電
極ＣＰ０と第１のビット線ＢＬ０との間に接続された第
１の強誘電体キャパシタＣｓ００を有し、プレート電極
ＣＰ０と第２のビット線／ＢＬ０との間に接続された第
２の強誘電体キャパシタＣｓ００Ｂを有し、第１の強誘
電体キャパシタＣｓ００と第１のビット線ＢＬ０との間
および第２の強誘電体キャパシタＣｓ００Ｂと第２のビ
ット線／ＢＬ０との間にそれぞれ介挿されてワード線Ｗ
Ｌ０により制御される一対のＭＯＳトランジスタＱｎ０
０，Ｑｎ００Ｂを有する。他のメモリセルも同様な構成
であり、図１では６個のメモリセルが図示されている。
極ＣＰ０と第１のビット線ＢＬ０との間に接続された第
１の強誘電体キャパシタＣｓ００を有し、プレート電極
ＣＰ０と第２のビット線／ＢＬ０との間に接続された第
２の強誘電体キャパシタＣｓ００Ｂを有し、第１の強誘
電体キャパシタＣｓ００と第１のビット線ＢＬ０との間
および第２の強誘電体キャパシタＣｓ００Ｂと第２のビ
ット線／ＢＬ０との間にそれぞれ介挿されてワード線Ｗ
Ｌ０により制御される一対のＭＯＳトランジスタＱｎ０
０，Ｑｎ００Ｂを有する。他のメモリセルも同様な構成
であり、図１では６個のメモリセルが図示されている。
【００２４】カラムセレクトゲート１０、１３は、たと
えば第１のビット線ＢＬ０を第１のデータ線ＤＬ０に、
第２のビット線／ＢＬ０を第２のデータ線／ＤＬ０にそ
れぞれ接続する。カラムセレクトゲート１４，１５も同
様である。データ線容量調整用容量Ｃｂ０，Ｃｂ０Ｂ
は、第１のデータ線ＢＬ０，ＢＬ１および第２のデータ
線／ＢＬ０，／ＢＬ１にそれぞれ接続されている。
えば第１のビット線ＢＬ０を第１のデータ線ＤＬ０に、
第２のビット線／ＢＬ０を第２のデータ線／ＤＬ０にそ
れぞれ接続する。カラムセレクトゲート１４，１５も同
様である。データ線容量調整用容量Ｃｂ０，Ｃｂ０Ｂ
は、第１のデータ線ＢＬ０，ＢＬ１および第２のデータ
線／ＢＬ０，／ＢＬ１にそれぞれ接続されている。
【００２５】センスアンプＳＡは、第１のデータ線ＤＬ
０および第２のデータ線／ＤＬ０に接続されてデータを
増幅する。この実施の形態の半導体メモリ装置の回路の
動作について、図２の動作タイミング図と、図３のメモ
リセルキャパシタの強誘電体のヒステリシス特性とメモ
リセルのデータ読み出しを示す図、図４のセンスアンプ
ＳＡの回路図を参照しながら説明する。
０および第２のデータ線／ＤＬ０に接続されてデータを
増幅する。この実施の形態の半導体メモリ装置の回路の
動作について、図２の動作タイミング図と、図３のメモ
リセルキャパシタの強誘電体のヒステリシス特性とメモ
リセルのデータ読み出しを示す図、図４のセンスアンプ
ＳＡの回路図を参照しながら説明する。
【００２６】図３の強誘電体のヒステリシス特性図で、
横軸がメモリセルキャパシタにかかる電界で縦軸がその
ときの電荷を示している。ここで本体メモリセルのデー
タを読み出すために、初期状態として、図２に示すよう
にビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１、ワー
ド線ＷＬ０〜ＷＬ７、セルプレート電極ＣＰ０、ＣＰ
１、センスアンプ制御信号ＳＡＥ１００は全て論理電圧
“Ｌ”、プリチャージ制御信号ＥＱ１０１は論理電圧
“Ｈ”としている。
横軸がメモリセルキャパシタにかかる電界で縦軸がその
ときの電荷を示している。ここで本体メモリセルのデー
タを読み出すために、初期状態として、図２に示すよう
にビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１、ワー
ド線ＷＬ０〜ＷＬ７、セルプレート電極ＣＰ０、ＣＰ
１、センスアンプ制御信号ＳＡＥ１００は全て論理電圧
“Ｌ”、プリチャージ制御信号ＥＱ１０１は論理電圧
“Ｈ”としている。
【００２７】その後図２の時点Ｔ１で、プリチャージ制
御信号ＥＱ１０１を論理電圧“Ｌ”とし、ビット線ＢＬ
０、／ＢＬ０、ＢＬ１、／ＢＬ１、データ線ＤＬ０、／
ＤＬ０をフローティング状態とする。また、カラムデコ
ード信号Ｙ０を論理電圧“Ｈ”とし、カラムセレクトゲ
ート１０、１３、１４、１５を導通させる。次に、図２
の時点Ｔ２ように、ワード線ＷＬ０、セルプレート電極
ＣＰ０を論理電圧“Ｈ”とする。ここで、本体メモリセ
ルキャパシタＣｓ００、Ｃｓ００Ｂには電界がかかり、
本体メモリセルからビット線ＢＬ０、／ＢＬ０にデータ
が読み出される。このときのビット線に読み出される電
位差について図３を参照しながら説明する。図３に示さ
れている線ｌ１、ｌ２はビット線ＢＬ０、／ＢＬ０およ
びデータ線ＤＬ０、／ＤＬ０の寄生容量値で決まる傾き
を持つ線である。ここで、データ線容量調整用容量Ｃｂ
０、Ｃｂ０Ｂにより、寄生容量値が大きくなるため、傾
きの絶対値は大きくなる。このため、センス開始前のデ
ータ線ＤＬ０、／ＤＬ０の電位差Ｖｒ２１は従来例より
も大きくなる。
御信号ＥＱ１０１を論理電圧“Ｌ”とし、ビット線ＢＬ
０、／ＢＬ０、ＢＬ１、／ＢＬ１、データ線ＤＬ０、／
ＤＬ０をフローティング状態とする。また、カラムデコ
ード信号Ｙ０を論理電圧“Ｈ”とし、カラムセレクトゲ
ート１０、１３、１４、１５を導通させる。次に、図２
の時点Ｔ２ように、ワード線ＷＬ０、セルプレート電極
ＣＰ０を論理電圧“Ｈ”とする。ここで、本体メモリセ
ルキャパシタＣｓ００、Ｃｓ００Ｂには電界がかかり、
本体メモリセルからビット線ＢＬ０、／ＢＬ０にデータ
が読み出される。このときのビット線に読み出される電
位差について図３を参照しながら説明する。図３に示さ
れている線ｌ１、ｌ２はビット線ＢＬ０、／ＢＬ０およ
びデータ線ＤＬ０、／ＤＬ０の寄生容量値で決まる傾き
を持つ線である。ここで、データ線容量調整用容量Ｃｂ
０、Ｃｂ０Ｂにより、寄生容量値が大きくなるため、傾
きの絶対値は大きくなる。このため、センス開始前のデ
ータ線ＤＬ０、／ＤＬ０の電位差Ｖｒ２１は従来例より
も大きくなる。
【００２８】次に時点Ｔ３で、センスアンプ制御信号Ｓ
ＡＥ１００を論理電圧“Ｈ”とし、データ線ＤＬ０、／
ＤＬ０に読み出されたデータをセンスアンプＳＡで増幅
しデータを読み出す。このセンスアンプＳＡで増幅する
と、データ線ＤＬ０の状態は点Ｏ２１から点Ｑ２１にな
り、データ線／ＤＬ０の状態は点Ｐ２１から点Ｄにな
る。
ＡＥ１００を論理電圧“Ｈ”とし、データ線ＤＬ０、／
ＤＬ０に読み出されたデータをセンスアンプＳＡで増幅
しデータを読み出す。このセンスアンプＳＡで増幅する
と、データ線ＤＬ０の状態は点Ｏ２１から点Ｑ２１にな
り、データ線／ＤＬ０の状態は点Ｐ２１から点Ｄにな
る。
【００２９】次に時点Ｔ４で、データの再書き込み状態
としてセルプレート電極ＣＰ０を論理電圧“Ｌ”とす
る。このとき、図３において、データ線ＤＬ０の状態は
点Ｑ２１から点Ａとなり、データ線／ＤＬ０の状態は点
Ｄから点Ｅとなる。次に、図４に示すセンスアンプＳＡ
の回路において、データ線１１４（ＤＬ０）、１１６
（／ＤＬ０）は、トランジスタ１１８、１２０に入力さ
れ、一方トランジスタ１１０、１１２はクロス接続され
る構成となっている。そして、トランジスタ１１８、１
２０のドレインノードが、図１の読み出しデータ線ＲＤ
０、／ＲＤ０に接続されている。この動作においては、
データ線ＤＬ０の電位が／ＤＬ０より高いため、ＲＤ０
の電位は／ＲＤ０より低くなる。
としてセルプレート電極ＣＰ０を論理電圧“Ｌ”とす
る。このとき、図３において、データ線ＤＬ０の状態は
点Ｑ２１から点Ａとなり、データ線／ＤＬ０の状態は点
Ｄから点Ｅとなる。次に、図４に示すセンスアンプＳＡ
の回路において、データ線１１４（ＤＬ０）、１１６
（／ＤＬ０）は、トランジスタ１１８、１２０に入力さ
れ、一方トランジスタ１１０、１１２はクロス接続され
る構成となっている。そして、トランジスタ１１８、１
２０のドレインノードが、図１の読み出しデータ線ＲＤ
０、／ＲＤ０に接続されている。この動作においては、
データ線ＤＬ０の電位が／ＤＬ０より高いため、ＲＤ０
の電位は／ＲＤ０より低くなる。
【００３０】従来のセンスアンプ回路の場合、駆動する
ノード（データ線ＤＬ０、／ＤＬ０）が、容量調整用容
量により大きくなるため増幅に時間を要する。しかし、
この発明の構成のセンスアンプＳＡを用いることによ
り、データ線ＤＬ０、／ＤＬ０と駆動するノード（読み
出しデータ線ＲＤ０、／ＲＤ０）とを分離可能なため、
従来の構成のセンスアンプに比して高速動作する。
ノード（データ線ＤＬ０、／ＤＬ０）が、容量調整用容
量により大きくなるため増幅に時間を要する。しかし、
この発明の構成のセンスアンプＳＡを用いることによ
り、データ線ＤＬ０、／ＤＬ０と駆動するノード（読み
出しデータ線ＲＤ０、／ＲＤ０）とを分離可能なため、
従来の構成のセンスアンプに比して高速動作する。
【００３１】次に図２の時点Ｔ５で、ワード線ＷＬ０と
センスアンプ制御信号ＳＡＥ１００とを論理電圧“Ｌ”
にする。その後時点Ｔ６で、プリチャージ制御信号ＥＱ
１０１を論理電圧“Ｈ”とし、ビット線ＢＬ０、／ＢＬ
０、データ線ＤＬ０、／ＤＬ０を論理電圧“Ｌ”として
初期状態とする。このように、データ線ＤＬ０、／ＤＬ
０に寄生容量として容量調整用容量Ｃｂ０、Ｃｂ０Ｂを
設けることにより、センス開始前の差電位Ｖｒ２１を大
きくでき、安定増幅動作が可能となる。また、ビット線
ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に寄生容量を付加
する場合と比べて面積余裕の大きいデータ線ＤＬ０，／
ＤＬ０を用いるため、チップ面積の増大を防ぐことが可
能である。
センスアンプ制御信号ＳＡＥ１００とを論理電圧“Ｌ”
にする。その後時点Ｔ６で、プリチャージ制御信号ＥＱ
１０１を論理電圧“Ｈ”とし、ビット線ＢＬ０、／ＢＬ
０、データ線ＤＬ０、／ＤＬ０を論理電圧“Ｌ”として
初期状態とする。このように、データ線ＤＬ０、／ＤＬ
０に寄生容量として容量調整用容量Ｃｂ０、Ｃｂ０Ｂを
設けることにより、センス開始前の差電位Ｖｒ２１を大
きくでき、安定増幅動作が可能となる。また、ビット線
ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に寄生容量を付加
する場合と比べて面積余裕の大きいデータ線ＤＬ０，／
ＤＬ０を用いるため、チップ面積の増大を防ぐことが可
能である。
【００３２】さらに、この発明の構成のセンスアンプＳ
Ａの回路を使用することにより、データ線ＤＬ０，／Ｄ
Ｌ０と駆動するノード（読み出しデータ線ＲＤ０、／Ｒ
Ｄ０）とを分離可能なため、負荷の重いデータ線を増幅
する必要がなくなり、アクセスを高速化できる。
Ａの回路を使用することにより、データ線ＤＬ０，／Ｄ
Ｌ０と駆動するノード（読み出しデータ線ＲＤ０、／Ｒ
Ｄ０）とを分離可能なため、負荷の重いデータ線を増幅
する必要がなくなり、アクセスを高速化できる。
【００３３】
【発明の効果】請求項１記載の半導体メモリ装置によれ
ば、ビット線にゲートを介して接続されたデータ線にデ
ータ線容量調整用容量を接続したため読みだし動作を安
定化でき、またビット線に容量調整用容量を付加する場
合と比較して、面積的に余裕を持ってデータ線に容量を
付加することができるので面積の増大を抑制することが
可能となる。また、面積的に余裕があるのでゲート容量
以外の容量が採用することも可能となり、信頼性を確保
しやすくなる。
ば、ビット線にゲートを介して接続されたデータ線にデ
ータ線容量調整用容量を接続したため読みだし動作を安
定化でき、またビット線に容量調整用容量を付加する場
合と比較して、面積的に余裕を持ってデータ線に容量を
付加することができるので面積の増大を抑制することが
可能となる。また、面積的に余裕があるのでゲート容量
以外の容量が採用することも可能となり、信頼性を確保
しやすくなる。
【００３４】請求項２記載の半導体メモリ装置によれ
ば、請求項１の効果のほか、Ｎチャネル型ＭＯＳトラン
ジスタのゲートに接続するデータ線とＮチャネル型ＭＯ
Ｓトランジスタのドレインに接続する読み出しデータ線
とが分離可能となるため、負荷の重いデータ線を増幅す
る必要がなくなり、アクセスを高速化できる。
ば、請求項１の効果のほか、Ｎチャネル型ＭＯＳトラン
ジスタのゲートに接続するデータ線とＮチャネル型ＭＯ
Ｓトランジスタのドレインに接続する読み出しデータ線
とが分離可能となるため、負荷の重いデータ線を増幅す
る必要がなくなり、アクセスを高速化できる。
【図１】この発明の一実施の形態の半導体メモリ装置の
回路図である。
回路図である。
【図２】この半導体メモリ装置の動作タイミング図であ
る。
る。
【図３】半導体メモリ装置のメモリセルキャパシタの強
誘電体のヒステリシス特性を示す図である。
誘電体のヒステリシス特性を示す図である。
【図４】半導体メモリ装置の増幅器の回路図である。
【図５】従来の半導体メモリ装置の回路図である。
【図６】従来の半導体メモリ装置の増幅器の回路図であ
る。
る。
【図７】従来の半導体メモリ装置の動作タイミング図で
ある。
ある。
【図８】従来の半導体メモリ装置のメモリセルキャパシ
タの強誘電体のヒステリシス特性を示す図である。
タの強誘電体のヒステリシス特性を示す図である。
ＷＬ０〜ＷＬ７ ワード線 ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１ ビット線 ＣＰ０、ＣＰ１ プレート電極 ＥＱ１０１ イコライズ制御信号 ＳＡＥ１００ 増幅器起動信号であるセンスアンプ制御
信号（φＳＥＮＳＥ） ＳＡ 増幅器であるセンスアンプ ＤＥＱ データ線イコライザ Ｃｓ００〜Ｃｓ１７ Ｃｓ００Ｂ〜Ｃｓ１７Ｂ 強誘電
体を有するメモリセルキャパシタ Ｃｂ０、Ｃｂ０Ｂ データ線容量調整用容量 １０、１３、１４、１５ カラムセレクトゲート ＤＬ０、／ＤＬ０ データ線 ＲＤ０、／ＲＤ０ 読みだしデータ線 Ｙ０、Ｙ１ カラムデコード信号 Ｑｎ００〜Ｑｎ０７，Ｑｎ００Ｂ〜Ｑｎ０７Ｂ メモリ
セルトランジスタ Ｑｎ１０〜Ｑｎ１７，Ｑｎ１０Ｂ〜Ｑｎ１７Ｂ メモリ
セルトランジスタ １１８，１２０ Ｎチャネル型ＭＯＳトランジスタ １１０，１１２ Ｐチャネル型ＭＯＳトランジスタ
信号（φＳＥＮＳＥ） ＳＡ 増幅器であるセンスアンプ ＤＥＱ データ線イコライザ Ｃｓ００〜Ｃｓ１７ Ｃｓ００Ｂ〜Ｃｓ１７Ｂ 強誘電
体を有するメモリセルキャパシタ Ｃｂ０、Ｃｂ０Ｂ データ線容量調整用容量 １０、１３、１４、１５ カラムセレクトゲート ＤＬ０、／ＤＬ０ データ線 ＲＤ０、／ＲＤ０ 読みだしデータ線 Ｙ０、Ｙ１ カラムデコード信号 Ｑｎ００〜Ｑｎ０７，Ｑｎ００Ｂ〜Ｑｎ０７Ｂ メモリ
セルトランジスタ Ｑｎ１０〜Ｑｎ１７，Ｑｎ１０Ｂ〜Ｑｎ１７Ｂ メモリ
セルトランジスタ １１８，１２０ Ｎチャネル型ＭＯＳトランジスタ １１０，１１２ Ｐチャネル型ＭＯＳトランジスタ
Claims (2)
- 【請求項１】 プレート電極と第１のビット線との間に
接続された第１の強誘電体キャパシタを有し、プレート
電極と第２のビット線との間に接続された第２の強誘電
体キャパシタを有し、前記第１の強誘電体キャパシタと
前記第１のビット線との間および前記第２の強誘電体キ
ャパシタと前記第２のビット線との間にそれぞれ介挿さ
れてワード線により制御される一対のトランジスタを有
するメモリセルと、 前記第１のビット線を第１のデータ線に、前記第２のビ
ット線を第２のデータ線にそれぞれ接続するゲートと、 前記第１のデータ線および前記第２のデータ線にそれぞ
れ接続されたデータ線容量調整用容量と、 前記第１のデータ線および前記第２のデータ線に接続さ
れてデータを増幅する増幅器とを備えた半導体メモリ装
置。 - 【請求項２】 増幅器は、ソースが接地電圧に接続され
ゲートが第１のデータ線に接続された第１のＮチャネル
型ＭＯＳトランジスタと、 ソースが接地電圧に接続されゲートが第２のデータ線に
接続された第２のＮチャネル型ＭＯＳトランジスタと、 ソースが増幅器起動信号に接続され、ゲートが前記第２
のＮチャネル型ＭＯＳトランジスタのドレインに接続さ
れ、ドレインが前記第１のＮチャネル型ＭＯＳトランジ
スタのドレインに接続された第１のＰチャネル型ＭＯＳ
トランジスタと、 ソースが増幅器起動信号に接続され、ゲートが前記第１
のＮチャネル型ＭＯＳトランジスタのドレインに接続さ
れ、ドレインが前記第２のＮチャネル型ＭＯＳトランジ
スタのドレインに接続された第２のＰチャネル型ＭＯＳ
トランジスタとを有する請求項１記載の半導体メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8047218A JPH09245484A (ja) | 1996-03-05 | 1996-03-05 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8047218A JPH09245484A (ja) | 1996-03-05 | 1996-03-05 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09245484A true JPH09245484A (ja) | 1997-09-19 |
Family
ID=12769044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8047218A Pending JPH09245484A (ja) | 1996-03-05 | 1996-03-05 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09245484A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541080A (ja) * | 1991-08-07 | 1993-02-19 | Olympus Optical Co Ltd | 強誘電体メモリ及びその駆動方法 |
| JPH06243690A (ja) * | 1992-12-25 | 1994-09-02 | Hitachi Ltd | 半導体メモリ |
| JPH07230694A (ja) * | 1994-02-16 | 1995-08-29 | Nkk Corp | 半導体記憶装置 |
| WO1997023876A1 (fr) * | 1995-12-25 | 1997-07-03 | Hitachi, Ltd. | Dispositif a memoire remanente |
-
1996
- 1996-03-05 JP JP8047218A patent/JPH09245484A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541080A (ja) * | 1991-08-07 | 1993-02-19 | Olympus Optical Co Ltd | 強誘電体メモリ及びその駆動方法 |
| JPH06243690A (ja) * | 1992-12-25 | 1994-09-02 | Hitachi Ltd | 半導体メモリ |
| JPH07230694A (ja) * | 1994-02-16 | 1995-08-29 | Nkk Corp | 半導体記憶装置 |
| WO1997023876A1 (fr) * | 1995-12-25 | 1997-07-03 | Hitachi, Ltd. | Dispositif a memoire remanente |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050830 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051227 |