JPS6148200A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6148200A JPS6148200A JP59168772A JP16877284A JPS6148200A JP S6148200 A JPS6148200 A JP S6148200A JP 59168772 A JP59168772 A JP 59168772A JP 16877284 A JP16877284 A JP 16877284A JP S6148200 A JPS6148200 A JP S6148200A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 230000002950 deficient Effects 0.000 claims abstract description 30
- 230000007547 defect Effects 0.000 abstract description 4
- 230000006870 function Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/86—Masking faults in memories by using spares or by reconfiguring in serial access memories, e.g. shift registers, CCDs, bubble memories
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にランダム・アクセ
ス・メモリと高速読出しのシフトレジスタを組合せた半
導体記憶装置にコラム冗長機能を有する冗長回路を附加
した半導体記憶装置に関する。
ス・メモリと高速読出しのシフトレジスタを組合せた半
導体記憶装置にコラム冗長機能を有する冗長回路を附加
した半導体記憶装置に関する。
従来、ＲＡＭに対し、各コラムのデータを並列的に一斉
に取込み且つ高速シリアル出力するシフト、 レジスタ
を付設した半導体記憶装置が提案されている。これは、
表示装置との間で高速のシリアルデータ転送が要求され
且つＣＰｕからの比較的低速のランダムアクセスが行な
われる画像メモリに極めて好適なものである。このシリ
アル出力の機能付きＲＡＭにおいて、高集積度ＲＡＭの
一部では既に実用化されている冗長回路構成を適用しよ
うとする試みは未だ報告されていない。ロウ側の冗長機
能は従来の冗長技術をそのまま適用すればよいが、コラ
ム側については従来のコラム冗長構成のみではランダム
アクセス系の不良コラムデータの訂正はできても、シリ
アル出力系には不良コラム情報がそのまま含まれてしま
い救済できない。
に取込み且つ高速シリアル出力するシフト、 レジスタ
を付設した半導体記憶装置が提案されている。これは、
表示装置との間で高速のシリアルデータ転送が要求され
且つＣＰｕからの比較的低速のランダムアクセスが行な
われる画像メモリに極めて好適なものである。このシリ
アル出力の機能付きＲＡＭにおいて、高集積度ＲＡＭの
一部では既に実用化されている冗長回路構成を適用しよ
うとする試みは未だ報告されていない。ロウ側の冗長機
能は従来の冗長技術をそのまま適用すればよいが、コラ
ム側については従来のコラム冗長構成のみではランダム
アクセス系の不良コラムデータの訂正はできても、シリ
アル出力系には不良コラム情報がそのまま含まれてしま
い救済できない。
シリアル出力機能付ＲＡＭに対し、シリアル出力系にも
有効なコラム冗長回路を実現しようとすると、冗長回路
の専有面積が大となりかつ回路構成も複雑となる等の問
題があった。即ち、ＲＡＭ側のコラムを冗長救済するば
かりでなく、各コラム毎に付加するシフトレジスタ１ビ
ツトもそれに対応して救済しなければならないが、各シ
フトレジスタ１ビツトは直列接続で隣接ｂｉｔと結合し
ているため、ＲＡＭ側のコラムのように各コラムが独立
している場合と異なり、機能面で冗長構成を採るのに困
難がある。そして、シフトレジスタ自身の専有面積がＲ
ＡＭ側の１０％程度で構成されるため、シフトレジスタ
側も含めたコラム救済をおこなう場合、あまり大きな専
有面積を冗長機能のために費すことは、そも゛そも冗長
の本質から意味が失われてしまう。本発明はこの点に着
目し、ＲＡＭと非同期に動作するシフトレジスタを組合
せた半導体記憶装置に冗長機能を有する簡素化された冗
長回路を附加した半導体記憶装置を提供することにある
。
有効なコラム冗長回路を実現しようとすると、冗長回路
の専有面積が大となりかつ回路構成も複雑となる等の問
題があった。即ち、ＲＡＭ側のコラムを冗長救済するば
かりでなく、各コラム毎に付加するシフトレジスタ１ビ
ツトもそれに対応して救済しなければならないが、各シ
フトレジスタ１ビツトは直列接続で隣接ｂｉｔと結合し
ているため、ＲＡＭ側のコラムのように各コラムが独立
している場合と異なり、機能面で冗長構成を採るのに困
難がある。そして、シフトレジスタ自身の専有面積がＲ
ＡＭ側の１０％程度で構成されるため、シフトレジスタ
側も含めたコラム救済をおこなう場合、あまり大きな専
有面積を冗長機能のために費すことは、そも゛そも冗長
の本質から意味が失われてしまう。本発明はこの点に着
目し、ＲＡＭと非同期に動作するシフトレジスタを組合
せた半導体記憶装置に冗長機能を有する簡素化された冗
長回路を附加した半導体記憶装置を提供することにある
。
本発明によれば、ランダム・アクセス・メモリに対し、
該メモリの各コラムのデータを並列的に取込み且つシリ
アル出力するためのシフトレジスタと、メモリの不良コ
ラムを置換すべき冗長コラムとを付設した半導体記憶装
置において、冗長コラムに切損えるべき不良コラムのア
ドレスを記憶する手段と、冗長コラムのデータをラッチ
する手段と、記憶手段の記憶アドレスに基づいて、シフ
トレジスタによりシリアル出力されるべきデータのうち
不良コラムからの不良情報をラッチ手段からの正常情報
に置換して、正常なシリアルデータを外部に出力する手
段とを具備することを特徴とする。
該メモリの各コラムのデータを並列的に取込み且つシリ
アル出力するためのシフトレジスタと、メモリの不良コ
ラムを置換すべき冗長コラムとを付設した半導体記憶装
置において、冗長コラムに切損えるべき不良コラムのア
ドレスを記憶する手段と、冗長コラムのデータをラッチ
する手段と、記憶手段の記憶アドレスに基づいて、シフ
トレジスタによりシリアル出力されるべきデータのうち
不良コラムからの不良情報をラッチ手段からの正常情報
に置換して、正常なシリアルデータを外部に出力する手
段とを具備することを特徴とする。
以下、添付図面を参照しつ一本発明の実施例を詳細に説
明する。
明する。
第１図は本発明の一実施例としての半導体記憶装置を示
すブロック線図である。第１図において、１はコラムデ
ータ、２はロウデコーダ、３はメモリ、４はマルチプレ
クサ、５はカウンタ、６は記憶手段としての冗長アドレ
ス用ＲＯＭ １ＳＡ＋〜５Ａ１１はセンスアンプ、ＲＳ
＾は冗長用センスアンプ、５ＲＩ−ＳＲ，は冗長用シフ
トレジスタ、ＲＡは増幅器を有するラッチ手段としての
冗長用フリップフロップ、ＴＲは転送ゲート制御信号を
示す。本発明は、従来のランダム・アクセス・メモリ３
とシフトレジスタＳＲ，−ＳＲ，１を組合せた半導体記
憶装置に、冗長用センスアンプＲ５＾と冗長用フリップ
フロップＲＡとマルチプレクサ４とカウンタ５と冗長ア
ドレス用ＲＯＭ ６から成る冗長回路を附加した半導体
記憶装置である。このような構成において、基本的には
いずれかのメモリセルに不良が発生すれは冗長回路が動
作し外部的には不良のない半導体記憶装置説して動作す
るものである。以下この動作を詳細に説明する。例えば
、センスアンプＳＡ３のコラムに不良が発生するとラン
ダムアクセス系に関しては、この不良コラムのアドレス
を冗長ＲＯＭ ６に記憶させ、入力アドレスがそれに一
致したことを検出したとき冗長用センスアンプＲ５Ａの
冗長コラムからコラムデコーダｌの選択によって不良コ
ラムに代えてこの冗長コラムをデータバスに結合してリ
ード／ライトされるので、冗長された正しい情報が書込
み又は読出しされる。
すブロック線図である。第１図において、１はコラムデ
ータ、２はロウデコーダ、３はメモリ、４はマルチプレ
クサ、５はカウンタ、６は記憶手段としての冗長アドレ
ス用ＲＯＭ １ＳＡ＋〜５Ａ１１はセンスアンプ、ＲＳ
＾は冗長用センスアンプ、５ＲＩ−ＳＲ，は冗長用シフ
トレジスタ、ＲＡは増幅器を有するラッチ手段としての
冗長用フリップフロップ、ＴＲは転送ゲート制御信号を
示す。本発明は、従来のランダム・アクセス・メモリ３
とシフトレジスタＳＲ，−ＳＲ，１を組合せた半導体記
憶装置に、冗長用センスアンプＲ５＾と冗長用フリップ
フロップＲＡとマルチプレクサ４とカウンタ５と冗長ア
ドレス用ＲＯＭ ６から成る冗長回路を附加した半導体
記憶装置である。このような構成において、基本的には
いずれかのメモリセルに不良が発生すれは冗長回路が動
作し外部的には不良のない半導体記憶装置説して動作す
るものである。以下この動作を詳細に説明する。例えば
、センスアンプＳＡ３のコラムに不良が発生するとラン
ダムアクセス系に関しては、この不良コラムのアドレス
を冗長ＲＯＭ ６に記憶させ、入力アドレスがそれに一
致したことを検出したとき冗長用センスアンプＲ５Ａの
冗長コラムからコラムデコーダｌの選択によって不良コ
ラムに代えてこの冗長コラムをデータバスに結合してリ
ード／ライトされるので、冗長された正しい情報が書込
み又は読出しされる。
一方、シリアル出力系に関しては、この不良コラムの不
良情報は、転送ゲート制御信号ＴＲによってシフトレジ
スタＳＲへ並列データ取込みがなされる際に、そのま＼
シフトレジスタＳＲ３に転送され、その後シフトレジス
タはメモリとは非同期に動作してシフトクロックＳ Ｃ
ＬＫによって順次ＳＲアまでシフトされ、不良情報はマ
ルチプレクサ４に取込まれる。マルチプレクサ４には、
冗長コラムのデータを保持するラッチ回ＢＲＡの出方が
同時に加えられており、不良コラムのデータがシフトレ
ジスタ出力段ＳＲｎに達して不良情報が入力されたとき
、このマルチプレクサ４は冗長コラムデータを保持する
ラッチ回路出力を送出し、それ以外はシフトレジスタ最
終段ＳＲ，の出力を送出するように切換え動作をする。
良情報は、転送ゲート制御信号ＴＲによってシフトレジ
スタＳＲへ並列データ取込みがなされる際に、そのま＼
シフトレジスタＳＲ３に転送され、その後シフトレジス
タはメモリとは非同期に動作してシフトクロックＳ Ｃ
ＬＫによって順次ＳＲアまでシフトされ、不良情報はマ
ルチプレクサ４に取込まれる。マルチプレクサ４には、
冗長コラムのデータを保持するラッチ回ＢＲＡの出方が
同時に加えられており、不良コラムのデータがシフトレ
ジスタ出力段ＳＲｎに達して不良情報が入力されたとき
、このマルチプレクサ４は冗長コラムデータを保持する
ラッチ回路出力を送出し、それ以外はシフトレジスタ最
終段ＳＲ，の出力を送出するように切換え動作をする。
ラッチ回路ＲＡへの冗長コラムデータの取込みは転送ゲ
ート制御信号ＴＲによってなされる。゛これにより、マ
ルチプレクサ４において不良コラム情報がラッチ回路Ｒ
Ａ中の正しい情報に置換えられて、正しいシリアルデー
タ出力Ｓ ６ ｔ＋ ｔが得られる。
ート制御信号ＴＲによってなされる。゛これにより、マ
ルチプレクサ４において不良コラム情報がラッチ回路Ｒ
Ａ中の正しい情報に置換えられて、正しいシリアルデー
タ出力Ｓ ６ ｔ＋ ｔが得られる。
次にマルチプレクサでの情報置換制御動作を更に詳しく
説明する。ランダムアクセス系での冗長切換え制御のた
めに、不良コラムがどこにあるかを示すアドレスを記憶
する冗長アドレス用ＲＯＭ ６が設けられるのは既述の
通りであるが、マルチプレクサ４制御にもこのＲＯＭ
６が利用される。この冗長アドレス用ＲＯＭは、例えば
ポリシリコンヒユーズＲＯＭにより構成されヒユーズの
導通、遮断によってアドレスを記憶する。これによって
、アドレス入力が不良コラム・アドレスと一致したこと
を検出したときに、゛デコーダ１において不良コラムか
ら冗長コラムへの切換えがなされる。ＲＯＭ ６にはＳ
Ｒ，ｌのコラムから何番目のコラムが不良コラムである
かが記憶されることと等価であり、ＲＡＭ側のコラムア
ドレスはそのようにＳＲ列の順番に対応させておく。こ
のＲＯＭ ６の内容を利用してカウンタ５に不良コラム
までのコラム数が入力される。
説明する。ランダムアクセス系での冗長切換え制御のた
めに、不良コラムがどこにあるかを示すアドレスを記憶
する冗長アドレス用ＲＯＭ ６が設けられるのは既述の
通りであるが、マルチプレクサ４制御にもこのＲＯＭ
６が利用される。この冗長アドレス用ＲＯＭは、例えば
ポリシリコンヒユーズＲＯＭにより構成されヒユーズの
導通、遮断によってアドレスを記憶する。これによって
、アドレス入力が不良コラム・アドレスと一致したこと
を検出したときに、゛デコーダ１において不良コラムか
ら冗長コラムへの切換えがなされる。ＲＯＭ ６にはＳ
Ｒ，ｌのコラムから何番目のコラムが不良コラムである
かが記憶されることと等価であり、ＲＡＭ側のコラムア
ドレスはそのようにＳＲ列の順番に対応させておく。こ
のＲＯＭ ６の内容を利用してカウンタ５に不良コラム
までのコラム数が入力される。
一方、シフトクロック５ｃＬＫは、シフトレジスタに人
力されると同時にカウンタ４に入力されるので、カウン
タ４はＳ ＣＬＫが入力される度にコラム数を減算し、
カウントがＯになるとマルチプレクサ４に信号を送出す
る。マルチプレクサ４はこの信号に基づいてシフトされ
てきた不良情報をＲＡからの正しい情報に置換してシリ
アルにシフトアウトする。この場合、転送デート制御信
号ＴＲがオンのときメモリの各コラムから一斉にシフト
レジスタに並列にデータ転送がなされるが、シフトレジ
スタはこの転送時以外においては、ＲＡＭに無関係に非
同期にデータシフトする。従ワて転送ゲート制御信号Ｔ
Ｒにより不良コラムアドレスに対応した値がカウンタに
セットされた後は、前述の如＜ ＲＡ）１動作に依存し
ない高速のシフトクロックによりシリアル出力が可能で
ある。前記カウンタはこのシフトクロ７りが入力される
度に減算される＝結果、不良コラムがどのイ装置にあっ
ても、そのデータはシリアル出力の際に、冗長用ラッチ
ＲＡの正常データに置換えられて正常なシリアル出力が
得られる。
力されると同時にカウンタ４に入力されるので、カウン
タ４はＳ ＣＬＫが入力される度にコラム数を減算し、
カウントがＯになるとマルチプレクサ４に信号を送出す
る。マルチプレクサ４はこの信号に基づいてシフトされ
てきた不良情報をＲＡからの正しい情報に置換してシリ
アルにシフトアウトする。この場合、転送デート制御信
号ＴＲがオンのときメモリの各コラムから一斉にシフト
レジスタに並列にデータ転送がなされるが、シフトレジ
スタはこの転送時以外においては、ＲＡＭに無関係に非
同期にデータシフトする。従ワて転送ゲート制御信号Ｔ
Ｒにより不良コラムアドレスに対応した値がカウンタに
セットされた後は、前述の如＜ ＲＡ）１動作に依存し
ない高速のシフトクロックによりシリアル出力が可能で
ある。前記カウンタはこのシフトクロ７りが入力される
度に減算される＝結果、不良コラムがどのイ装置にあっ
ても、そのデータはシリアル出力の際に、冗長用ラッチ
ＲＡの正常データに置換えられて正常なシリアル出力が
得られる。
第２図は本発明の他の実施例としての半導体記憶装置を
示すブロック線図である。第１図実施例と同一要素には
同一番号、記号が付与されている。
示すブロック線図である。第１図実施例と同一要素には
同一番号、記号が付与されている。
この場合には第１図実施例と異なりマルチプレクサ４お
よびカウンタ５に代えて、フリップフロップＦＦ、〜Ｆ
Ｆ、ｌ と、デコーダ７と、冗長用フリップフロップＲ
Ａのデータを不良情報を有するシフトレジスタ段に戻す
ためのバス線Ｂと、不良情報を有するシフトレジスタ段
出力を正常情報に置換するためのゲートＧ、−Ｇ、が設
けられる。
よびカウンタ５に代えて、フリップフロップＦＦ、〜Ｆ
Ｆ、ｌ と、デコーダ７と、冗長用フリップフロップＲ
Ａのデータを不良情報を有するシフトレジスタ段に戻す
ためのバス線Ｂと、不良情報を有するシフトレジスタ段
出力を正常情報に置換するためのゲートＧ、−Ｇ、が設
けられる。
このような構成において、いずれかのシフトレジスタ段
の不良情報は正常情報に書き替える必要があるがこれを
バス＆５１Ｂ経由で正常情報を送ることによって行うも
のである。この場合に、バス線Ｂ上の正常情報を転送す
るためのゲートＣｚ〜Ｇ１のうち不良コラムに結合され
たシフトレジスタ段に対応するゲートを、シリアル転送
モードの最初のシフト動作時にオンさせることにより、
冗長コラムの正常１ｎ報を保持するラッチ回路ＲＡから
の正しい情Ｉｎがゲートを経て上記シフトレジスタ段の
出力に与えられ不良情報を強制的に書き替える。
の不良情報は正常情報に書き替える必要があるがこれを
バス＆５１Ｂ経由で正常情報を送ることによって行うも
のである。この場合に、バス線Ｂ上の正常情報を転送す
るためのゲートＣｚ〜Ｇ１のうち不良コラムに結合され
たシフトレジスタ段に対応するゲートを、シリアル転送
モードの最初のシフト動作時にオンさせることにより、
冗長コラムの正常１ｎ報を保持するラッチ回路ＲＡから
の正しい情Ｉｎがゲートを経て上記シフトレジスタ段の
出力に与えられ不良情報を強制的に書き替える。
記憶手段としての冗長アドレス用ＲＯＭ ６の内容はデ
コーダ７に与えられデコーダによって該当するゲートに
対応するフリップフロップをセットする。
コーダ７に与えられデコーダによって該当するゲートに
対応するフリップフロップをセットする。
各フリップフロップＦＦ＋ 〜ＦＦ、はりセット信号Ｓ
ＲＴによって制御されて、シリアル転送モードに入った
最初のシフト動作時にリセットが解除され、セントされ
たフリップフロップのみが対応するゲートをオンさせ、
上記のように不良情報を正常情報に置換する動作がなさ
れる。それ以外の期間はリセット１３号Ｒ５Ｔが働き、
全部のゲートＧ＋’〜Ｇ。
ＲＴによって制御されて、シリアル転送モードに入った
最初のシフト動作時にリセットが解除され、セントされ
たフリップフロップのみが対応するゲートをオンさせ、
上記のように不良情報を正常情報に置換する動作がなさ
れる。それ以外の期間はリセット１３号Ｒ５Ｔが働き、
全部のゲートＧ＋’〜Ｇ。
がオフに保たれる。
上述したように本発明によれば、ＲＡＭとシフトレジス
タを組合せた半導体記憶装置のコラム冗長機能として簡
素化された冗長回路を組込んだ半導 □体記
憶装置を提供することができる。
タを組合せた半導体記憶装置のコラム冗長機能として簡
素化された冗長回路を組込んだ半導 □体記
憶装置を提供することができる。
第１図は本発明の一実施例としての半導体記憶装置を示
すブロック線図、および 第２図は本発明の他の実施例としての半導体記憶装置を
示すブロック線図である。 （符号の説明） １−・−コラムデコーダ、 ２− ロウデコーダ、 ３−メモリ、 ４−マルチプレクサ、 ５・−力ウンタ、 ６−・−冗長アドレス用ＲＯＭ 。 ７−・・・デコーダ、 ＳＡ＋ 〜ＳＡ、−センスアンプ、 ＳＲ，〜ＳＲ，−シフトレジスタ、 １１ＳＡ−・−冗長用センスアンプ、 ＲＡ・・−冗長用ラソチ回路、 ＦＦ、−ＦＦｌ、−フリップフロップ。
すブロック線図、および 第２図は本発明の他の実施例としての半導体記憶装置を
示すブロック線図である。 （符号の説明） １−・−コラムデコーダ、 ２− ロウデコーダ、 ３−メモリ、 ４−マルチプレクサ、 ５・−力ウンタ、 ６−・−冗長アドレス用ＲＯＭ 。 ７−・・・デコーダ、 ＳＡ＋ 〜ＳＡ、−センスアンプ、 ＳＲ，〜ＳＲ，−シフトレジスタ、 １１ＳＡ−・−冗長用センスアンプ、 ＲＡ・・−冗長用ラソチ回路、 ＦＦ、−ＦＦｌ、−フリップフロップ。
Claims (1)
- ランダム・アクセス・メモリに対し、該メモリの各コ
ラムのデータを並列的に取込み且つシリアル出力するた
めのシフトレジスタと、該メモリの不良コラムを置換す
べき冗長コラムとを付設した半導体記憶装置において、
冗長コラムに切換えるべき不良コラムのアドレスを記憶
する手段と、冗長コラムのデータをラッチする手段と、
前記記憶手段の記憶アドレスに基づいて、前記シフトレ
ジスタによりシリアル出力されるべきデータのうち前記
不良コラムからの不良情報を前記ラッチ手段からの正常
情報に置換して、正常なシリアルデータを外部に出力す
る手段とを具備することを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168772A JPS6148200A (ja) | 1984-08-14 | 1984-08-14 | 半導体記憶装置 |
| US06/763,269 US4701887A (en) | 1984-08-14 | 1985-08-07 | Semiconductor memory device having a redundancy circuit |
| KR1019850005840A KR910001530B1 (ko) | 1984-08-14 | 1985-08-13 | 용장성 회로를 갖춘 반도체 메모리 장치 |
| DE8585305728T DE3586375T2 (de) | 1984-08-14 | 1985-08-13 | Halbleiterspeicheranordnung mit einer redundanzschaltung. |
| EP85305728A EP0172016B1 (en) | 1984-08-14 | 1985-08-13 | Semiconductor memory device having a redundancy circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168772A JPS6148200A (ja) | 1984-08-14 | 1984-08-14 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3018891A Division JPH04212797A (ja) | 1991-02-12 | 1991-02-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6148200A true JPS6148200A (ja) | 1986-03-08 |
| JPH0466079B2 JPH0466079B2 (ja) | 1992-10-22 |
Family
ID=15874169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59168772A Granted JPS6148200A (ja) | 1984-08-14 | 1984-08-14 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4701887A (ja) |
| EP (1) | EP0172016B1 (ja) |
| JP (1) | JPS6148200A (ja) |
| KR (1) | KR910001530B1 (ja) |
| DE (1) | DE3586375T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262294A (ja) * | 1986-05-02 | 1987-11-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ・システム |
| JPH01119995A (ja) * | 1987-11-02 | 1989-05-12 | Toshiba Corp | 半導体メモリ |
| JPH03238700A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | 半導体メモリ |
| JPH04212797A (ja) * | 1991-02-12 | 1992-08-04 | Fujitsu Ltd | 半導体記憶装置 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3789987T2 (de) * | 1986-03-24 | 1994-12-15 | Nippon Electric Co | Halbleiterspeichervorrichtung mit einem Testmodus und einem Standardmodusbetrieb. |
| JPH01109599A (ja) * | 1987-10-22 | 1989-04-26 | Nec Corp | 書込み・消去可能な半導体記憶装置 |
| JPH0748316B2 (ja) * | 1988-05-30 | 1995-05-24 | 日本電気株式会社 | デュアルポートメモリ回路 |
| GB2222461B (en) * | 1988-08-30 | 1993-05-19 | Mitsubishi Electric Corp | On chip testing of semiconductor memory devices |
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