JPS62194561A

JPS62194561A - 半導体記憶装置

Info

Publication number: JPS62194561A
Application number: JP61036668A
Authority: JP
Inventors: Naoyuki Kai; 直行甲斐
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-02-21
Filing date: 1986-02-21
Publication date: 1987-08-27
Also published as: US4773048A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）この発明は、例えば画像メモリとして使用され、文字／
４’ターンをビットマツプディスプレイの表示用バッフ
ァメモリの任意の位置に書き込むような応用に好適な半
導体記憶装置に関する。

（従来の技術）従来、複数ビットを１ワードとする半導体記憶装置は５
例えば第５図に示すように構成されている。図において
、１１はアドレス信号Ａ０〜Ａｍ−ｔが供給されるアド
レス線、１２は上記アドレス信号Ｎ０〜−一、をラッチ
するアドレスラッチ回路、１３は上記アドレスラッチ回
路ｚ２から出力されるアドレス信号）ｍｓ　〜Ａｍ　−
ｔを行デコーダ１５に伝送するアドレス線、１４は上記
アドレスラッチ回路１２から出力アドレス信号Ａ０〜輻
、−１を列デコーダ１６に伝送するアドレス線、１７は
上記行デコーダ１５と列デコーダ１６とによって所定の
メモリセルが選択されるメモリセルアレイ、１８は２ｍ
！　Ｘ１本のビット線、１９は制御信号が入力される制
御入力線、２０は上記制御信号だ応じて出力パラ７７２
７を制御する制御回路、２２は読み出したデータを出力
するためのデータ線でおる。

今、ｎピ、トから成る１ワードがｍピットのアドレスで
指定されるものとすると、メモリセルは２ｍ　１行２”
”　Ｘ　ｎ列（ｒｒｕ　＋ｍｔ　＝　ｍ　）のアレイと
なる。

そして、アドレス信号Ａｍ　＊　〜Ａｍ−ｔによシフモ
リセルアレイ１フ中の１行が選択され、アドレス信号λ
。〜Ａ、ｙ、、−□によってこの選択された１行中の１
ワード分のｎビ、トが指定される。このように、アクセ
スはワード単位であシ、同時にアクセスされるｎビ、ト
の組は固定でワード内の位置も不変である。

ところで１画像メモリとして用いられる半導体記憶装置
にあっては、画像データのようなワード境界に意味のな
いデータを、第６図の斜線で示す領域のように格納する
応用が多く、このような場合にはワード境界にそろって
いないｎビットのアクセスの要求が高い。第６図におい
て、２３□は１ワード内の第０ピ、ト、２３．は１ワー
ド内の第１ビツト、２４１はアドレスａの１ワード、２
４．はアドレスａ＋１の１ワード、２４Ｓはアドレスａ
＋ｂ−１の１ワード、２４．はアドレスａ＋ｂの１ワー
ド、２４、はアドレス３＋２ｂの１ワードであシ、２５
はアドレスａ＋２ｂ＋ｌの１ワード２４．とアドレス麿
＋２ｂ＋２の１ワード２４．との２ワードに渡る連続し
たｎピットである。

しかし、前記第５図に示した半導体記憶装置では、上記
第６図に示したようなアクセスは不可能であシ、ワード
単位で２つのワード２４．　、２４．をアクセスした後
、外部回路かソフトウェアによる処理を行なって所望す
るワード２５のｎビ、トを抽出している。このため、処
理速度の低下を招く欠点がある。

（発明が解決しようとする問題点）上述したようく、従来の半導体記憶装置では。

ビット境界で複数ビットを同時にアクセスすることがで
きず、処理速度が遅いという欠点があった。

そこでこの発明は、上記の欠点を除去するもので、ヒツ
ト境界で複数ビットを同時にアクセスできるようくし、
処理速度を高速化できる半導体記憶装置を提供すること
を目的とする。

（問題点を解決するための手段）この発明では、ｎビ、トから成る１ワードを同時に読み
出し、あるいは書き込みを行なえる半導体記憶装置にお
いて、メモリセルアレイを偶数アドレスと奇数アドレス
の２バンクに分け、偶数アドレスのバンクについてはア
ドレス２ｔ−１と２ｔとが同一のｎピットのメモリセル
を指定し、奇数バンクのアドレスについてはアドレス２
ｔと２ｔ＋１とが同一のｎビットのメモリセルを指定ス
るようなアドレスデコーダを設けるとともに、上記偶数
アドレスおよび奇数アドレスの両バンクから出力される
２ｎビ、トのデータをシフトすることによｌ）ｎピ、ト
のデータを得るシフト回路を設けている。

（作用）上記のような構成によシ、偶数アドレスのバンクと奇数
アドレスのバンクから連続した２ワード（２ｎビツト）
のデータが得られ、このデータをシフト回路により所望
のｎピットになるまで順次シフトして行くことによシ、
２ワードにまたがるｎビットのデータを同時に読み出す
ことができるＯ（実施例）以下、この発明の一実施例について図面を参照して説明
する。第１図は読み出し専用の半導体記憶装置を示して
いる。第１図において、前記第５図と同一構成部には同
じ符号を付す。メモリセルアレイ１７は偶数アドレスに
対応するバンクＪ７Ａと奇数アドレスに対応するバンク
１７Ｂとの２つのバンクから成り、どちらのバンクＺ７
Ａ。

１７Ｂも２ｍ　１行　２ｍ２−Ｉ　Ｘ　ｎ列のアレイを
なしている。但し、ここでｍｓ　＋　ｍｓ　＝　ｍはア
ドレス線の本数、ｎは１ワード中のビット数である。上
記２つのバンク１７に、１７Ｂにはそれぞれ、各対応す
る偶数バンクの列デコーダ１６人、および奇数バンクの
列デコーダ１６Ｂが設けられておシ、これら列デコーダ
１６に、１６Ｂにはアドレスラッチ回路１２から出力さ
れるアドレス信号Ａ、〜Ａｍ＊−ｔがアドレス線１４ａ
を介して供給される。上記アドレスラッチ回路１２から
出力されるアドレス信号人。

は、アドレス線１４ｂを介して上記偶数バンクの列デコ
ーダ１６におよびシフト回路２６に供給される。このシ
フト回路２６には、上記各列デ’ｓ　−ダ１６人、１６
Ｂの出力およびビットアドレスラ、子回路２７の出力が
供給され、その出力が出カバ、７７２ノに供給される。

上記ビットアドレスラ、チ回路２７の入力端には、ビワ
ドアドレス線２８を介してシフト回路２６のシフト量を
設定するビットアドレス信号（ワード内でのビット位置
を示す）が供給される。

次に、上記のような構成において動作を説明する。上記
２つのバンクのメモリセルアレイ１７Ａ。

１７Ｂは、行デコードの方法は同じであるが、列デコー
ドの方法が異なっている。すなわち、奇数バンクの列デ
コーダ１６Ｂは、アドレス線１４ｍを介して供給される
アドレス信号Ａ１〜Ａｍ！−１に基づいて通常の２」−
１通りのデコードを行なう。っｉ夛。

Ｂ＠　＝Ａ１・Ａｊ　”Ａｊ”’ＡｍＣ−１Ｂ１＝Ａ、
　−Ａ、　・Ａ、　・Ａｍ、−８Ｂｌ＝ＡＩ・Ａ、・Ａ
、・・・輻、−３となる。これに対し、偶数バンクの列
デコーダＪ７Ａは、アドレス線１４ｂ、１４ｍをそれぞ
れ介して供給されるアドレス信号人。、λ１〜Ａｆｎｍ
　−ｔ　Ｋ基づいて、Ａ６・Ｂ、＋Ａ、・Ｂ１Ａ、・Ｂ、＋Ａ、・Ｂ。

Ａ・　・Ｂ、十人。・Ｂ３という２ｒｍ−ｘ通夛のデコードを行なう。これ釦よっ
て、偶数アドレス２ｋを与えた場合、偶数バンクのメモ
リセルアレイ１７人からはアドレス２にのデータが得ら
れ、奇数バンクのメモリセルアレイ１７Ｂからはアドレ
ス２に＋１のデータが得られる。また、奇数アドレス２
に＋１を与えた場合忙は、偶数バンクのメモリセルアレ
イＺ７Ａからはアドレス２に＋２のデータが得られ、奇
数バンクのメモリセルアレイ１７Ｂからはアドレス２に
＋１のデータが得られる。このようにして得られた２つ
のデータをシフト回路２６に供給し、ピッドアドレスラ
ッチ回路２７にラッチされているシフト量を示すデータ
（１ワード内の何番目から読み出すかを決めるデータ）
に基づいてシフトしてｎビットのデータを抽出する。今
、前記第６図に示した２ワードに渡るｎビ、トのデータ
（１ワード）２５を得るものとすると、第２図に示すよ
うに偶数バンクのメモリセルアレイＪ７Ａからアドレス
ａ＋２ｂ＋１に対応するワード２４．を得、奇数バンク
のメモリセルアレイ１７Ｂからアドレスａ　＋２　ｂ　
＋２に対応するワード２４．を得、シフト回路２６Ｖｃ
よシ所定のビットだけシフトしてｎビット２５を抽出す
る。

上記シフト回路２６によるシフト幅は、ビワドアドレス
線２８に供給されるビットアドレス信号をす、〜ｂｔと
した時、次式で与えられる。

Σｂｉ　・２’　＋Ａｏ　・ｎ１＝噂このようにして得られたｎビ、トのデータ２５は、出力
バッファ２１に供給され、制御回路２０の制御によシデ
ータ線２２に出力される。

このよ５を構成によれば、ワードの境界によらずに連続
した１ワード分の複数ビットのデータの読み出しが可能
である。従って、従来のようにソフトウェアによる処理
や外部回路による処理を必要とせず、処理速度を高速化
できる。

第３図は、この発明の他の実施例を示すもので、上記実
施例では読み出し専用メモリについて説明したが、読み
書きメモリにこの発明を適用する際の構成例を示してい
る。第３図において、前記第１図と同一構成部には同じ
符号を付してその穿細な説明は省略する。図において、
２９は書き込み信号生成回路、３０Ａは偶数バンクのセ
ンスアンプ及び列デコーダ、３０Ｂは奇数バンクのセン
スアンプ及び列デコーダ、３１ｍは偶数バンクに対応す
るｎ本の書き込み制御信号線、３１ｂは奇数バンクに対
応するｎ本の書き込み制御信号線、３２は入カパッファ
である。

上記のような構成において、読み出し時の動作は前記第
１図の回路と同様であ＃）％書き込みの際にはセンスア
ンプ及び列デコーダ２７に、２７Ｂを用いて書き込むべ
きｎピットに書き込み信号を出力する必要がある。この
ための制御を書き込み信号生成回路２９の出力によって
行なう。この時。

シフト回路２６は読み出しの時とは逆向きにシフトを行
なう。

第４図は、上記第３図における書き込み信号生成回路２
９の構成例を示している。３３はビットアドレスラッチ
回路２７から出力されるピットアドレスをデコードする
ためのデコーダで、このピ、ドアドレスのデコーダ３３
の最上位ピットの出力は、ノアダート３４．およびエク
スクル−シブオアゲート３５□　の一方の入力端に供給
される。

上記オア？−ト３４□の他方の入力端には、上記デコー
ダ３３の次のピットの出力が供給され、その出力はオア
ダート３４．の一方の入力端およびエクスクル−シブオ
アダート３５□の一方の入力端に供給される。以下同様
にオアゲート３４．〜３４　工クスクルーシブオアダー
ト３５３〜３５　の信号の授受が行なわれ、各エクスク
ル−シブオアダート３５□〜３５ｎの他方の入力端には
前記アドレスラッチ回路１２から出力されるアドレス信
号Ａ６がアドレス線１４ｂを介して供給される。上記エ
クスクルーシツオアｒ−トｓｓ□〜３５ｎの出力ＥＸＯ
几、〜ＥＸＯ几ｎ／ｆｉ偶数バンクのセンスアンプ及び
列デコーダ３０Ａへ、エクスクル−シブオアゲートｓｓ
。

〜３５ｎの出力をインバータ３６□〜３６ｎで反転した
信号防α蓮、〜ＢＸＯＲｎは奇数バンクのセンスアンプ
及び列デコーダｓｏＢへそれぞれ供給される。そして、
書き込みの際には偶数ノ々ンクのセンスアンプ及び列デ
コーダ３０人に接続されているｎ本の書き込み制御信号
線３１ｍのうちｍ本が″″１″１″レベル、奇数バンク
のセンスアンプ及び列デコーダ３０ＢＶＣ接続されてい
るｎ本の書き込み制御信号線３１ｂのうちｎ−ｍ本が′
″１＃１＃レベル。これによって、データ線２２から入
カバ、ノア３２を介してシフト回路２６に、入力された
２ワードのデータのうち、選択されたｎビ、トのデータ
がワード境界で分割されて偶数バンクのメモリセルアレ
イ１７．および奇数バンクのメモリセルアレイ１７Ｂの
各々所定のアドレスに書き込まれる。

このような構成によれば、複数ピットから成るワード構
成のメモリにおいて、ワード境界によらずに連続した１
ワード分の複数ピットに対する読み書きを可能にできる
。従って、例えば文字・やターンをビットマ、ｆディス
プレイとおける表示用パ、７アメモリの任意の位ｔＫ書
き込むような応用の際、ソフトウェアによる処理や外部
回路による処理を必要とせず、実行時間の短縮が図れる
。

〔発明の効果〕

以上説明したようにこの発明によれば、ビ。

ト境界で複数ピットを同時にアクセスできるようＫし、
処理速度を高速化できる半導体記憶装置が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる半導体記憶装置の
プロ、り図、第２図は上記第１図の回路の動作を説明す
るための図、第３図訃よび第４図はそれぞれこの発明の
他の実施例について説明するための図、第５図および第
６図はそれぞれ従来の半導体記憶装置について説明する
ための図である。１４ａ、１４ｂ・・・アドレスｓ、１５−行ｒコーダ、
１６ｋ・・・偶数バンクの列デコーダ、１６Ｂ・・・・
・・奇数バンクの列デコーダ、１７人・・・偶数バンク
のメモリセルアレイ、１７Ｂ・・・奇数バンクのメモリ
セルアレイ、１８に、１８Ｂ・・・ビット線、２０・・
・制御回路、２６・・・シフト回路、２７・・・ビット
アドレスラ、チ回路、２９・・・薔き込み信号生成回路
、３１ａ・・・偶数バンクの書き込み信号線、３１ｂ・
・・奇数バンクの書き込み信号線。

Claims

【特許請求の範囲】

（１）同一アドレスに対し複数ビットから成る１ワード
が対応する構成の半導体記憶装置であって、偶数バンク
のメモリセルアレイと、奇数バンクのメモリセルアレイ
と、これら各メモリセルアレイを同じ行アドレスで選択
する行デコーダと、任意の奇数の列アドレスとこの列ア
ドレスに１を加えた偶数の列アドレスとの両方が上記偶
数バンクのメモリセルアレイにおける同一のメモリセル
を指定し、且つ任意の偶数の列アドレスとこの列アドレ
スに１を加えた奇数の列アドレスとの両方が上記奇数バ
ンクのメモリセルアレイにおける同一のメモリセルを指
定するように構成された列デコーダと、上記偶数バンク
のメモリセルアレイおよび上記奇数バンクのメモリセル
アレイから得られた２ワード分のデータをシフトして１
ワード分のデータを抽出するシフト回路と、ワードアド
レスとワード内でのビット位置を示すビットアドレスと
に基づいて上記シフト回路によるシフト量を制御する制
御手段とを具備し、ビット境界で２ワードにまたがるデ
ータの中から１ワード分の複数ビットの読み出しを行な
うことを特徴とする半導体記憶装置。
（２）１ワードを構成する各ビット毎に設けられる書き
込み用の制御信号線と、与えられた前記ビットアドレス
に基づいてビット境界で２ワードにまたがる１ワード分
の複数ビットに対する書き込み信号を生成する書き込み
信号生成回路とをさらに具備して成ることを特徴とする
特許請求の範囲第１項記載の半導体記憶装置。