KR0173356B1

KR0173356B1 - 패러렐.시리얼 변환 장치 및 이것을 이용한 선형 변환 장치 및 패러렐.시리얼 데이타 변환 방법

Info

Publication number: KR0173356B1
Application number: KR1019950002204A
Authority: KR
Inventors: 데쯔 나가마쯔; 마사따가 마쯔이
Original assignee: 사또 후미오; 가부시끼가이샤 도시바
Priority date: 1994-02-09
Filing date: 1995-02-08
Publication date: 1999-04-01
Also published as: DE69526531T2; EP0667681B1; JPH07226082A; EP0667681A2; EP0667681A3; DE69526531D1; JP3133601B2; KR950025568A; US5680127A

Abstract

본 발명은 점유 면적을 가급적 작게하는 것을 가능하게 하는 것을 목적으로 한다.

각각이 제1 메모리 셀과, 출력단이 상기 제1 메모리 셀의 출력단에 공통으로 접속된 제2 메모리 셀(3)으로 이루어진 메모리 셀 쌍을 동수개 갖고 있는 메모리 셀 블록(M_ij)이 매트릭스상으로 배열된 메모리부와,

메모리 셀 블록 열 내의 대응하는 메모리 셀 쌍마다 설치된 데이터를 상기 메모리 셀 쌍에 입력하기 위한 데이터 입력 비트선(BL_j)와,

메모리 셀 블록 행마다 설치되고, 메모리 블록 행 내의 제1 및 제2 메모리 셀을 데이터 기록시에 각각 선택하기 위한 제1 및 제2 기록용 워드선(WA_i, WB_i)와,

메모리 셀 블록 열마다 설치되고, 메모리 셀 블록 열 내에서 제1 및 제2 메모리 셀을 데이터 판독시에 각각 선택하기 위한 제1 및 제2 판독용 워드선((10_2j-1, 10_2j)와,

메모리 셀 블록 행 내의 메모리 셀 쌍마다 설치된 데이터 판독용 비트선(20_i, 21_i, 22_i, 23_i)와,

데이터 기록시에 디코드 신호에 의거하여 복수의 기록용 워드선 중에서 1라인의 워드선을 선택하는 제1 워드선 선택 수단(40)과,

데이터 판독시에 디코드 신호에 의거하여 복수의 판독용 워드선 중에서 1라인의 워드선을 선택하는 제2 워드선 선택 수단(50)을 구비하고 있다.

Description

패러렐·시리얼 변환 장치, 이것을 이용한 선형 변환 장치, 및 패러렐·시리얼 데이터 변환 방법

제1도는 본 발명에 의한 패러렐·시리얼 변환 장치의 메모리셀 블록의 구성을 도시한 회로도.

제2도는 본 발명에 의한 패러렐·시리얼 변환 장치의 한 실시예의 구성을 도시한 블록도.

제3도는 종래의 패러렐·시리얼 변환 장치의 구성을 도시한 모식도.

* 도면의 주요부분에 대한 부호의 설명

1∼4 : 메모리셀 10_i(i = 1,…16) : 데이터 판독용 워드선

20_i(i = 1,…8), 21_i(i = 1,…8), 22_i(i = 1,…8), 23_i(i = 1,…8) : 데이터 판독용 비트선

40 : 기록용 디코더 50 : 판독용 디코더

M_ij(i,j = 1,…8) : 메모리셀 블록 BL_i(i = 1,…16) : 데이터 입력 비트선

WA_i(i = 1,…8) : 워드선 WB_i(i = 1,…8) : 워드선

SA_i(i = 1,…16) : 센스 앰프

본 발명은 패러렐·시리얼 변환 장치에 관한 것으로, 특히 분산 연산 방식을 이용한 선형 변환 장치의 데이터 입력 장치로서 사용되는 것이다.

일반적으로 분산 연산 방식을 이용한 선형 변환 장치로서는 이산 코사인 변환 장치나 이산 푸리에 변환 장치 등이 있고, 이들 변환 장치의 데이터 입력 장치에 패러렐·시리얼 변환 장치가 이용되고 있다. 그리고, 데이터 입력 장치의 점유 면적을 가능한 한 작게하기 위하여 패러렐·시리얼 변환 장치로서 직교 메모리(Corner Turn Memory)가 이용되고 있다. 예를 들면, 데이터 입력 장치에 직교 메모리를 이용한 예로서는 이산 코사인 변환 장치에 관해서는 특원평 5-267376호에, 이산 푸리에 변환 장치로서는 Paul Chow 등의 논문(「 A Pipelined Distributed Arithmetic PFFT Processor」. IEEE TRANSACTION ON COMPUTERS, VOL. C-32, No 12, DECEMBER, 1983)에 개시되어 있다.

분산 연산 방식을 이용한 선형 변환 장치, 예를 들면 이산 코사인 변환 장치의 종래의 데이터 입력 장치를 제3도에 도시하였다. 이러한 종래의 데이터 입력 장치는 패러렐·시리얼 변환을 행하는 직교 메모리(70, 80)을 2뱅크(bank)로 한 구성으로 되어있다. 즉, 각 직교 메모리는 8개의 워드(WORD0, …WORD7)을 갖고 있고, 각 워드에는 예를 들면 16비트의 입력 데이터가 보유된다. 일반적으로 직교 메모리는 기록은 워드 방향으로 행하고, 판독은 비트 방향으로 1열로 행하기 때문에 패러렐·시리얼 변환을 행할 수 있다. 제3도에 도시한 종래의 데이터 입력 장치에 있어서는 우선 8개의 입력 데이터가 A 뱅크의 직교 메모리(70)에 기록되고, 이 기록된 데이터의 판독 중에 다음 8개의 입력 데이터가 B 뱅크의 직교 메모리(80)에 기록된다. 그리고, B 뱅크의 직교 메모리로부터 데이터를 판독하고 있는 동안에 A 뱅크의 직교 메모리(70)에 입력 데이터가 기록된다. 따라소 데이터 입력을 연속적으로 행할 수 있다. 또, 이 때의 판독은 제3도의 데이터 입력 장치에서는 1사이클에 2비트씩 입력 데이터가 판독된다. 그리고, 이 판독은 하위 비트부터 차례대로 행해진다. 지금, 입력 데이터의 각각을 16비트라 한다면 입력 데이터가 완전히 판독되는데는 8사이클이 필요하게 된다.

이와 같이, 종래의 데이터 입력 장치(패러럴·시리얼 변환 장치)에 있어서는 2개의 직교 메모리(70, 80)이 이용되고 있고, 데이터 입력 장치의 점유 면적은 상당한 크기가 필요하였다. 또, 이산 푸리에 변환 장치의 종래의 데이터 입력 장치는 Paul Chow 등의 논문에 개시되어 있는 바와 같이, 1개의 직교 메모리와 2 뱅크 구성의 RAM(Random Access Memory)로 구성되어 있고, 이산 코사인 변환 장치의 경우와 마찬가지로 데이터 입력 장치의 점유 면적은 상당한 크기가 필요하였다.

본 발명은 상기 사정을 고려하여 이루어진 것으로, 점유 면적을 가급적 작게 할 수 있는 패러렐·시리얼 변환 장치, 이산 코사인 변환 장치 및 이산 푸리에 변환 장치를 제공하는 것을 목적으로 한다.

본 발명에 따른 패러렐·시리얼 변환 장치는 각각이 제1 메모리셀과, 출력단이 상기 제1 메모리셀의 출력단에 공통으로 접속된 제2 메모리셀로 이루어진 메모리셀 쌍을 동수개 갖고 있는 메모리셀 블록이 매트릭스상으로 배열된 메모리부와,

메모리셀 블록 열(列) 내의 대응하는 메모리셀 쌍마다 설치된 데이터를 상기 메모리셀 쌍에 입력하기 위한 데이터 입력 비트선과,

메모리셀 블록 행(行)마다 설치되고, 메모리 블록 행 내의 제1 및 제2 메모리셀을 데이터 기록시에 각각 선택하기 위한 제1 및 제2 기록용 워드선과,

메모리셀 블록 열마다 설치되고, 메모리 블록 열 내에서 제1 및 제2 메모리셀을 데이터 판독시에 각각 선택하기 위한 제1 및 제2 판독용 워드선과,

메모리셀 블록 행 내의 메모리셀 쌍마다 설치된 데이터 판독용 비트선과,

데이터 기록시에 디코드 신호에 따라 복수의 상기 기록용 워드선 중에서 1개의 워드선을 선택하는 제1 워드선 선택 수단과,

데이터 판독시에 디코드 신호에 따라 복수의 상기 판독용 워드선 중에서 1개의 워드선을 선택하는 제1 워드선 선택 수단을 구비하고 있는 것을 특징으로 한다.

이와 같이 구성된 본 발명의 패러렐·시리얼 변환 장치에 의하면, 우선 데이터 기록시에는 데이터 입력 비트선에 데이터를 입력함과 동시에 제1 워드선 선택수단에 의해 디코드 신호에 따라 1개의 기록용 워드선을 선택한다. 그러면, 선택된 워드선에 따라 선택되는 1개의 메모리셀 블록 행 내의 제1 또는 제2 메모리셀에 데이터가 기록된다. 지금, 데이터가 기록된 메모리셀이 제1 메모리셀이라면, 디코드 신호를 변화시켜 상술한 동작을 반복하여 나머지 메모리셀 블록 행의 제1 메모리셀에 데이터를 기록한다.

다음에, 이와 같이 하여 기록된 데이터를 판독하는 경우를 설명한다. 우선 어떤 메모리셀 블록 열의 제1 메모리셀이 선택되는 디코드 신호를 제2 워드선 선택수단에 입력하면 1개의 판독용 워드선이 선택된다. 그러면 이 선택된 워드선에 선택되는 1개의 메모리셀 블록 열의 각 메모리 쌍의 제1 메모리셀로부터 대응하는 데이터 판독 비트선에 데이터가 판독된다. 그리고 마찬가지로 하여 나머지 메모리셀 블록 열의 각 메모리셀 쌍의 제1 메모리셀로부터 데이터를 판독함으로써 패러렐·시리얼 변환을 행할 수 있다. 이 판독 동작 중에는 제1 워드선 선택 수단, 데이터 입력 비트선, 및 제2 기록용 워드선은 이용되고 있지 않기 때문에 이들을 이용하여 상술한 바와 같이하여 1개 행의 메모리셀 블록 내의 제2 메모리셀에 데이터를 기록하는 것이 가능해 진다. 이에 따라, 패러렐·시리얼 변환을 끊어짐없이 행할 수 있고, 더욱 종래의 경우에 비하여 점유 면적을 작게할 수 있다.

또한, 데이터 판독시에는 1회의 판독 동작으로 메모리셀 블록 내의 메모리셀 쌍과 같은 수의 비트 데이터를 1번에 판독할 수 있다.

본 발명에 따른 패러렐·시리얼 변환 장치의 한 실시예를 제1도 내지 제2도를 참조하여 설명한다. 제2도는 본 실시예의 패러렐·시리얼 변환 장치의 구성을 도시한 블록도이며, 제1도는 제2도에 도시한 패러렐·시리얼 변환 장치에 관계되는 메모리셀 블록(M_ij)의 상세한 구성을 도시한 회로도이다. 제2도에 도시한 바와 같이 본 실시예의 패러렐·시리얼 변환 장치는 8행×8열의 매트릭스상으로 배열된 메모리셀 블록 [M_ij(i,j = 1,…8)]로 이루어진 메모리부와, 메모리셀에 데이터를 기록하기 위한 워드선[WA_i, WB_i(i = 1,…8)]과, 데이터 입력 비트선(BL_j), 바[BL_j(j = 1,…16)]와, 메모리셀로부터 데이터를 판독하기 위한 워드선(10₁,…10₁₆)과, 데이터 판독용 비트선[20_i, 21_i, 22_i, 23_i(i = 1,…8)]와, 기록용 디코더(40)과, 판독용 디코더(50)과, 센스 앰프(SA₁,…SA₁₆)을 구비하고 있다. 각 메모리셀 블록(M_ij)는 제1도에 도시한 바와 같이 4개의 메모리셀(1, 2, 3, 4)를 갖고 있다. 각 메모리셀은 모두 동일한 구성으로 되어 있으므로 그 구성을 메모리셀(1)을 예로 들어 설명한다. 메모리셀(1)은 N 채널 MOS 트랜지스터(1a, 1b, 1e, 1f, 1g, 1h)와, 인버터(1c, 1d)로 이루어지는 플립 플롭을 갖고 있다. 트랜지스터(1a, 1b)와 인버터(1c, 1d)에 의해 SRAM(Static Random Access Momory)의 셀을 구성하고 있다. 트랜지스터(1e)의 게이트가 상기 SRAM의 셀의 한쪽의 출력단에 접속되고, 소스가 접지되고, 드레인이 트랜지스터(1g)의 소스에 접속되어 있다. 또한, 트랜지스터(1f)의 게이트가 상기 SRAM의 다른쪽의 출력단에 접속되고, 소스가 접지되고, 드레인이 트랜지스터(1h)의 소스에 접속되어 있다.

메모리셀(1)의 트랜지스터(1a, 1b)의 게이트와 메모리셀(2)의 대응하는 트랜지스터(2a, 2b)의 게이트는 워드선(WA_i)에 접속되고, 메모리셀(3)의 트랜지스터(3a, 3b)의 게이트와 메모리셀(4)의 대응하는 트랜지스터(4a, 4b)의 게이트는 워드선(WB_i)에 접속되어 있다. 그리고, 메모리셀(1)의 트랜지스터(1a)의 일단과 메모리셀(3)의 대응하는 트랜지스터(3a)의 일단이 데이터 입력 비트선(BL_2j-1)에 접속되고, 메모리셀(1)의 트랜지스터(1b)의 일단과 메모리셀(3)의 대응하는 트랜지스터(3b)의 일단이 데이터 입력 비트선 바(BL_2j-1)에 접속되어 있다. 또한, 메모리셀(2)의 트랜지스터(2a)의 일단과 메모리셀(4)의 대응하는 트랜지스터(4a)의 일단이 데이터 입력 비트선(BL_2j)에 접속되고, 메모리셀(2)의 트랜지스터(2b)의 일단과 메모리셀(4)의 대응하는 트랜지스터(4b)의 일단이 데이터 입력 비트선 바(BL_2j)에 접속되어 있다.

한편, 메모리셀(1)의 트랜지스터(1g)의 드레인과 메모리셀(3)의 대응하는 트랜지스터(3g)의 드레인은 데이터 판독용 비트선(20_i)에 접속되고, 메모리셀(1)의 트랜지스터(1h)의 드레인과 메모리셀(3)의 대응하는 트랜지스터(3h)의 드레인은 데이터 판독용 비트선(21_i)에 접속되어 있다. 또한 메모리셀(2)의 트랜지스터(2g)의 드레인과 메모리셀(4)의 대응하는 트랜지스터(4g)의 드레인은 판독용 비트선(22_i)에 접속되고, 메모리셀(2)의 트랜지스터(2h)의 드레인과 메모리셀(4)의 대응하는 트랜지스터(4h)의 드레인은 데이터 판독용 비트선(23_i)에 접속되어 있다. 그리고, 트랜지스터(1g, 1h, 2g, 2h)의 게이트는 워드선(10_2j-1)에, 트랜지스터(3g, 3h, 4g, 4h)의 게이트는 워드선(10_2j)에 접속되어 있다.

따라서, 제i행의 8개의 메모리셀 블록(M_i1, M_i2,…M_i8)에 대해서는 2개의 기록용 워드선(WA_i, WB_i)가 제공되고, 제j열의 8개의 메모리 셀 블록(M_1j, M_2j,…M_8j)에 대해서는 4개의 데이터 입력 비트선(BL_2j-1), 바(BL_2j-1, BL_2j), 바(BL_2j)와, 2개의 판독용 워드선(10_2j-1, 10_2j)가 제공되어 있다.

한편, 기록용 디코더(40)은 4비트의 디코드 신호를 디코드하여 8개의 워드선(WA₁, … WA₈)중 1개의 워드선을 선택하든지 또는 8개의 워드선(WB₁, … WB₈)중 1개의 워드선을 선택한다. 통상, 4비트 디코드 신호의 하위 3비트에 의해 제i행(1≤i≤8)의 메모리셀 블록 행을 선택하고, 최상위 비트(MSB)에 의해 워드선(WA_i)나 또는 워드선(WB_i)의 어느 한쪽을 선택한다. 또한 판독용 디코더(50)은 4비트의 디코드 신호를 디코드하여 16개의 워드선(10₁,…10₁₆) 중 1개의 워드선(10_m)을 선택한다. 통상, 4비트 디코드 신호의 하위 3비트에 의해 제j열(1≤j≤8)의 메모리셀 블록 열을 선택하고, 최상위 비트(MSB)에 의해 워드선(10_2j-1)이나 또는 워드선(10_2j)의 어느 한쪽을 선택한다.

한편, 판독 데이터용 비트선[20_i, 21_i(i = 1,…8)]은 센스 앰프(SA_2i-1)의 입력단자에 접속되고, 판독 데이터용 비트선(22_i, 23_i)는 센스 앰프(SA_2i)의 입력단자에 접속되어 있다.

다음에 본 실시예의 동작을 설명한다. 예를 들면 1화소분의 데이터를 나타내는 16비트의 기록 데이터(D₁,…D₁₆)[D_k(k = 1,…16)은 0 또는 1을 나타낸다] 가 외부로부터 보내져 오고, 제k(K=1,…16)번째의 데이터 D_k가 데이터 입력 비트선(BL_k)에 입력된다. 또한, 이때 대응하는 비트선 바(BL_k)에는 데이터(D_k)의 반전 데이터 바(D_k)가 입력된다. 여기에서, 4비트의 디코드 신호가 기록 디코더(40)에 보내지면, 상기 디코드 신호가 기록 디코더(40)에 의해 디코드되고, 16개의 워드선(WA₁, … WA₈, WB₁, … WB₈) 중에서 1개의 워드선이 선택된다. 지금 선택된 워드선이 워드선(WA₁)이라고 하면, 제1행의 메모리셀 블럭[M_1j(j = 1,…8)]의 메모리셀(1, 2)의 게이트 트랜지스터(1a, 1b, 2a, 2b)가 온하여, 메모리셀(1, 2)에 데이터(D_2j-1, D_2j)가 각각 기록된다. 따라서 8화소분의 데이타가 순차 데이터 입력 비트선(BL₁,…BL₁₆)에 입력될 때마다 선택 워드(WA₁, … WA₈)을 순차 선택해 가면, 8화소분의 데이터가 메모리 셀(1, 2)에 기록된다. 예를 들면 제1번째의 8개의 화소 데이터는 제1행의 메모리셀 블록(M₁₁,M₁₂,…M₁₈)의 메모리셀(1, 2)에 기록되고, 제i번째의 8개의 화소 데이터는 제i형의 메모리셀 블록(M_i1,M_i2,…M_i83)의 메모리셀(1, 2)에 기록된다.

이와 같이 하여 각 메모리셀 블록(M_ij)의 메모리셀(1, 2)에 기록된 데이터를 판독하는 경우를 다음에 설명한다. 지금 4비트의 디코드 신호가 판독용 디코더(50)에 입력된 경우를 생각하자. 그러면, 이 디코드 신호에 따라 8개의 선택 워드선(10₁,10₃,…10₁₅) 중 1개의 선택 워드선이 선택된다. 지금, 선택된 워드선을 예를 들면 워드선(10₁)로 하면, 제1열의 메모리셀 블록(M₁₁,M₂₁,…M₈₁)의 메모리셀(1, 2)의 트랜지스터(1g, 1h, 2g, 2h)가 온한다. 그러면, 메모리셀 블록[M_i1(i = 1,…8)]의 메모리셀(1)에 보유된 데이터(예를 들면 상위 비트)가 트랜지스터(1g)를 통하여 판독 비트선(20_i)에, 그 반전 데이터가 트랜지스터(1h)를 통하여 판독 비트선(21_i)에 각각 판독되어 센스 앰프(SA_2i-1)로 송출된다. 또한, 메모리셀 블럭[M_i1(i = 1,…8)]의 메모리(2)에 보유된 데이터(예를 들면 하위 비트)가 트랜지스터(2g)를 통하여 판독 비트선(22_i)에, 그 반전 데이터가 판독 비트선(23_i)에 각각 판독되어 센스 앰프(SA_2i)로 송출된다. 즉, 1회의 판독 동작을 행하면, 제1로부터 제8 화소의 대응하는 비트의 2자릿수 비트 데이터가 판독되게 된다. 따라서 4비트의 디코드 신호 중 하위 3비트의 값을 변화시켜 워드선(10₁,10₃,…10₁₅)가 순차 선택되도록 하면, 8개의 16비트 데이터가 센스 앰프(SA₁,…SA₁₆)으로부터 판독된다. 이상 서술한 바와 같이 하여 8개의 16비트 데이터를 메모리셀 블록에 기록하고, 메모리셀 블록으로부터 판독함으로써 패러렐·시리얼 변환이 행해지게 된다.

또한, 본 실시예의 패러렐·시리얼 변환 장치에 있어서는, 메모리셀 블록(M_ij)의 메모리셀(1, 2)로부터 데이터를 판독하고 있는 경우는 데이터 입력 비트선(BL_2j-1, BL_2j) 및 워드선(WA_i, WB_i)는 사용되고 있지 않기 때문에, 상기 판독 중에 상술한 바와 마찬가지로 하여 메모리셀 블록(M_ij)의 메모리셀(3, 4)에 8개의 16비트 데이터를 기록할 수 있게 된다. 이와 같이 메모리셀 블록(M_ij)의 메모리셀(1, 2)로부터 데이터를 판독하는 중에, 이 메모리셀(1, 2)와 각각 쌍을 이루는 메모리셀(3, 4)에 데이터를 기록하고, 그리고 판독 완료 후에 메모리셀(3, 4)로부터 데이터를 판독하고, 이 판독 중에 메모리셀(1, 2)에 데이터를 기록하도록 하면, 패러렐·시리얼 변환을 종래의 경우와 마찬가지로 계속적으로 행할 수 있다. 그리고 본 실시예의 패러렐·시리얼 변환 장치는 종래의 경우와 같이 직교 메모리를 2개 필요로 하지 않기 때문에, 종래의 경우에 비하여 점유 면적을 가급적 작게 할 수 있다.

또한, 상기 실시예에 있어서는 각 메모리셀 블록(M_ij)은 메모리셀 쌍이 2조 설치되어 있지만 메모리셀 쌍을 n조 설치하고, 동일행의 메모리셀 블록에 대하여 2n개의 데이터 판독용 비트선을 설치하면, 1회의 판독 동작으로 n자릿수의 비트 데이터를 판독할 수 있다.

또한, 상기 실시예의 패러렐·시리얼 변환 장치의 센스 앰프(SA₁,…SA₁₆)의 출력단을 순방향 이산 코사인 변환을 행하는 경우에는 버터플라이 연산 요소의 입력부에 접속하고, 역방향 이산 코사인 변환을 행하는 경우에는 곱셈 합산 연산 결과를 저장한 ROM의 어드레스 입력 단자에 접속하면, 상기 실시예의 패러렐·시리얼 변환 장치를 이산 코사인 변환 장치의 데이터 입력 장치로서 사용할 수 있다.

또한, 상기 실시예의 패러렐·시리얼 변환 장치의 센스 앰프(SA₁, SA₁₆)의 출력단을 이산 푸리에 변환 장치의 곱셈 합산 연산 결과를 저장한 ROM의 어드레스 입력 단자에 접속하면, 상기 실시예의 패러렐·시리얼 변환 장치를 이산 푸리에 변환 장치의 데이터 입력 장치로서 사용할 수 있다.

이와 같이 하여 상기 실시예의 패러렐·시리얼 변환 장치를 이산 코사인 변환 장치 및 이산 푸리에 변환 장치의 데이터 입력 장치로서 이용하면 이산 코사인 변환 장치, 이산 푸리에 변환 장치의 점유 면적을 작게할 수 있다. 또, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.

이상 설명한 바와 같이 본 발명에 의하면, 2개의 직교 메모리를 융합함으로써 점유 면적을 가급적 작게할 수 있다.

Claims

패러렐·시리얼 변환 장치에 있어서, 상기 장치의 입력부에 제공되며 매트릭스 형태로 배열된 복수의 메모리 셀들을 가지며 상기 입력부의 행방향으로 기록하고 상기 입력부의 열방향으로 판독함으로써 패러렐·시리얼 변환을 행하며, 각각이 제1 메모리 뱅크 또는 제2 메모리 뱅크 중 어느 하나로 그룹지워져 있는 복수의 메모리 셀들을 포함하는 직교(corner turn) 메모리 어레이, 상기 직교 메모리 어레이의 메모리 셀들의 제1 쌍에 선택적으로 데이터를 기록하기 위한 기록 수단, 및 상기 메모리 셀들의 제1 쌍에 데이터를 기록함과 동시에 상기 메모리 셀들의 상기 제1 쌍과 다른 메모리 셀들의 제2 쌍으로부터 데이터를 판독하기 위한 판독 수단을 구비하는 것을 특징으로 하는 패러렐·시리얼 변환 장치.
제1항에 있어서, 상기 메모리 셀들의 제1 쌍은 상기 제1 메모리 뱅크의 일부분이며, 상기 메모리 셀들의 제2 쌍은 상기 제2 메모리 뱅크의 일부분이고, 상기 제1 및 제2 메모리 셀들은 교대로 배열되어 있는 것을 특징으로 하는 패러렐·시리얼 변환 장치.
패러렐·시리얼 변환 장치에 있어서, 상기 장치의 입력부에 제공되며 각각이 매트릭스 형태로 배열된 복수의 메모리 셀들을 포함하는 복수의 메모리 뱅크를 가지며 상기 입력부의 행방향으로 기록하고 상기 입력부의 열방향으로 판독함으로써 패러렐·시리얼 변환을 행하는 직교 메모리 어레이, 상기 직교 메모리 어레이의 메모리 셀들의 제1 쌍에 선택적으로 데이터를 기록하기 위한 회로, 및 상기 메모리 셀들의 제1 쌍에 데이터를 기록함과 동시에 상기 메모리 셀들의 제1 쌍과 다른 메모리 셀들의 제2 쌍으로부터 데이터를 판독하기 위한 회로를 구비하며, 상기 판독 회로는 상기 메모리 어레이들에 대응하는 디코더를 포함하고, 상기 메모리 어레이들에의 기록 동작 및 상기 메모리 어레이들로부터의 판독 동작은 제1 메모리 뱅크와 제2 메모리 뱅크간에서 교대로 행해지는 것을 특징으로 하는 패러렐·시리얼 변환 장치.
패러렐·시리얼 변환 장치에 있어서, 각각이 제1 메모리 셀 및 제2 메모리 셀로 이루어진 소정의 메모리 셀 쌍들을 가진 복수의 메모리 셀 블록을 가지며, 상기 각 메모리 셀 블록의 메모리 셀쌍들은 매트릭스 형태로 배열되고, 각 제1의 메모리 셀은 제1의 출력 단자를 가지며, 각 제2의 메모리 셀은 제2 입력 단자를 갖되, 메모리 셀 쌍의 상기 제1 및 제2 출력 단자들은 결합되어 있는 메모리부, 메모리 셀 블록 열내의 각 메모리 셀 쌍에 제공되어 상기 메모리 셀 쌍들에 데이터를 입력하기 위한 데이터 입력 비트선, 각 메모리 셀 블록의 행에 제공되어 메모리 셀 블록의 행의 제1 및 제2 메모리셀에 데이터를 기록할 때에 메모리 셀들을 선택하기 위한 제1 및 제2 기록 워드선, 각 메모리 셀 블록의 열에 제공되어 메모리 셀 블록의 열의 제1 및 제2 메모리 셀들로부터 데이터를 판독하기 위한 제1 및 제2 판독 워드선, 메모리 셀 블록의 행 내의 각 메모리 셀 쌍에 제공된 데이터 판독 비트선, 데이터를 기록할 때에 제1 디코드 신호에 기초하여 상기 기록 워드선들로부터 하나의 워드선을 선택하기 위한 제1 워드선 선택 회로, 및 데이터를 판독할 때에 제2 디코드 신호에 기초하여 상기 판독 워드선들로부터 하나의 워드선을 선택하기 위한 제2 워드선 선택 회로를 구비하는 것을 특징으로 하는 패러렐·시리얼 변환 장치.
패러렐·시리얼 변환을 행하는 데이터 입력 장치로서 패러렐·시리얼 변환 장치를 포함하는 선형 변환 장치에 있어서, 상기 패러렐·시리얼 변환 장치가, 소정의 메모리 셀 쌍들을 가진 복수의 메모리 셀 블록을 가지며, 각 메모리 셀 블록의 메모리 셀 쌍들이 매트릭스 형태로 배열되어 있으며, 각 메모리 셀은 제1 메모리 셀 및 제2 메모리 셀을 갖고, 각 제1 메모리 셀은 제1 출력 단자를 가지며, 각 제2 메모리 셀은 제2 입력 단자를 갖고, 메모리 셀 쌍의 제1 및 제2 출력 단자들은 결합되어 있는 메모리부, 메모리 셀 블록 열 내의 각 메모리 셀 쌍에 제공되어 상기 메모리 셀 쌍들에 데이터를 입력하기 위한 데이터 입력선, 각 메모리 셀 블록의 행에 제공되어 메모리 블록의 행의 제1 및 제2 메모리 셀들에 데이터를 기록할 때에 메모리 셀들을 선택하기 위한 제1 및 제2 기록 워드선, 각 메모리 셀 블록의 열에 제공되어 메모리 셀 블록의 열의 제1 및 제2 메모리 셀들로부터 데이터를 판독하기 위한 제1 및 제2 판독 워드선, 메모리 셀 블록의 행 내의 각 메모리 셀 쌍에 제공된 데이터 판독선, 데이터를 기록할 때에 제1의 디코드 신호에 기초하여 상기 복수의 기록 워드선들로부터 하나의 워드선을 선택하기 위한 제1 워드선 선택 회로, 및 데이터를 판독할 때에 제2의 디코드 신호에 기초하여 상기 복수의 판독 워드선들로부터 하나의 워드선을 선택하기 위한 제2 워드선 선택 회로를 포함하는 것을 특징으로 하는 선형 변환 장치.
제5항에 있어서, 상기 선형 변환 장치가 이산 코사인 변환 장치인 것을 특징으로 하는 선형 변환 장치.
제5항에 있어서, 상기 선형 변환 장치가 이산 푸리에 변환 장치인 것을 특징으로 하는 선형 변환 장치.
패러렐 데이터 스트림을 시리얼 데이터 스트림으로 변환하는 방법에 있어서, 매트릭스 형태로 배열된 복수의 메모리 셀들을 가지며, 각각이 제1 메모리 뱅크 또는 제2 메모리 뱅크 중 어느 하나로 그룹지워져 있는 복수의 메모리 셀들을 포함하는 직교 메모리의 행방향으로 병렬 데이터를 선택적으로 기록하는 단계-상기 기록 단계는 상기 직교 메모리 어레이의 메모리 셀들의 제1 쌍에 데이터를 기록하는 것을 포함함-상기 메모리 셀들의 제1의 쌍에 데이터를 기록하는 단계와 동시에 상기 제1의 메모리 셀 쌍과 다른 제2의 메모리 셀 쌍으로부터 열방향으로 선택적으로 데이터를 판독하는 단계를 포함하는 방법.
제8항에 있어서, 상기 직교 메모리 어레이의 상기 제1 메모리 셀 쌍에 데이터를 기록하는 단계- 상기 제1의 메모리 셀의 쌍은 상기 제1 메모리 뱅크의 일부분임- 및 상기 제2 메모리 셀의 쌍으로부터 데이터를 판독하는 단계- 상기 제2 메모리 셀 쌍은 제2 메모리 뱅크의 일부분임-를 더 포함하는 것을 특징으로 하는 방법.
패러렐 데이터 스트림을 시리얼 데이터 스트림으로 변환하는 방법에 있어서, 기록 선택 신호를 디코딩하여 디코드된 기록 선택 신호를 제공하는 단계, 상기 디코드된 기록 선택 신호에 응답하여, 매트릭스 형태로 배열된 복수의 메모리 셀을 가지며 제1 메모리 뱅크 및 제2 메모리 뱅크의 메모리 셀들을 포함하는 직교 메모리의 행방향으로 패러렐 데이터를 선택적으로 기록하는 단계- 상기 기록 단계는 상기 직교 메모리의 메모리 셀들의 제1 쌍에 데이터를 기록하는 것을 포함함-판독 선택 신호를 디코딩하여 디코드된 판독 선택 신호를 제공하는 단계, 및 상기 제1의 메모리 셀의 쌍에 데이터를 기록하는 단계와 동시에 상기 디코드된 판독 선택 신호에 응답하여 상기 메모리 셀의 제1 쌍과 다른 메모리 셀의 제2 쌍으로부터 열방향으로 선택적으로 데이터를 판독하는 단계를 포함하며, 상기 기록 단계 및 상기 판독 단계는 상기 제1 메모리 뱅크와 상기 제2 메모리 뱅크간에 교대로 행해지는 것을 특징으로 하는 방법.
각각이 소정수의 메모리 셀 쌍을 가지며, 각 메모리 셀 쌍이 제1 메모리 셀 및 제2 메모리 셀을 포함하고, 각 메모리 셀 블록의 메모리 셀 쌍들이 매트릭스 형태로 배열되어 있는 복수의 메모리 셀 블록을 가진 메모리에서 패러렐 데이터 스트림을 시리얼 데이터 스트림으로 변환하는 방법에 있어서, 제1 디코드 신호에 응답하여 기록된 데이터를 갖도록 메모리 셀 블록의 행의 제1 및 제2 메모리 셀들 중 하나를 선택하는 단계, 상기 메모리 셀 블록의 행의 선택된 메모리 셀들에 데이터를 기록하는 단계, 제2 디코드 신호에 응답하여 판독된 데이터를 갖도록 메모리 셀 블록의 열의 제1 및 제2 메모리 셀들 중 하나를 선택하는 단계, 및 상기 메모리 셀 블록의 열의 선택된 메모리 셀들로부터 데이터를 판독하는 단계를 포함하는 것을 특징으로 하는 방법.
각각이 소정수의 메모리 셀 쌍을 갖고, 각 메모리 셀 쌍이 제1 메모리 셀 및 제2 메모리 셀을 포함하고, 각 메모리 셀 블록의 메모리 셀 쌍이 매트릭스 형태로 배열되어 있는 복수의 메모리 셀 블록을 가진 메모리를 포함하는 이산코사인 변환 장치에서 패러렐 데이터 스트림을 시리얼 데이터 스트림으로 변환하는 방법에 있어서, 제1 디코드 신호에 응답하여 기록된 데이터를 갖도록 메모리 셀 블록의 행의 제1 및 제2 메모리 셀들 중 하나를 선택하는 단계, 메모리 셀 블록의 행의 상기 선택된 메모리 셀들에 데이터를 기록하는 단계, 제2 디코드 신호에 응답하여 판독된 데이터를 갖도록 메모리 셀 블록의 열의 제1 및 제2 메모리 셀들 중 하나를 선택하는 단계, 및 상기 메모리 셀 블록의 열의 선택된 메모리 셀들로부터 데이터를 판독하는 단계를 포함하는 것을 특징으로 하는 방법.
각각이 소정수의 메모리 셀 쌍을 갖고, 각 메모리 셀 쌍이 제1 메모리 셀 및 제2 메모리 셀을 포함하며, 각 메모리 셀 블록의 메모리 셀 쌍들이 매트릭스 형태로 배열되어 있는 복수의 메모리 셀 블록을 가진 메모리를 포함하는 이산푸리에 변환 장치에서 패러렐 데이터 스트림을 시리얼 데이터 스트림으로 변환하는 방법에 있어서, 제1 디코드 신호에 응담하여 기록된 데이터를 갖도록 메모리 셀 블록의 행의 제1 및 제2 메모리 셀들 중 하나를 선택하는 단계, 상기 메모리 셀 블록의 행의 상기 선택된 메모리 셀들에 데이터를 기록하는 단계, 제2 디코드 신호에 응답하여 판독된 데이터를 갖도록 메모리 셀 블록의 열의 제1 및 제2 메모리 셀들 중 하나를 선택하는 단계, 및 상기 메모리 셀 블록의 열의 선택된 메모리 셀들로부터 데이터를 판독하는 단계를 포함하는 것을 특징으로 하는 방법.