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KR960012002A - 반도체 메모리와 그 사용방법, 컬럼 디코더 및 화상 프로세서 - Google Patents

반도체 메모리와 그 사용방법, 컬럼 디코더 및 화상 프로세서 Download PDF

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Abstract

화상 데이터를 기억하는 반도체 메모리에서, 열방향으로 나란한 복수 메모리셀마다 메모리셀 블록을 구성하고, 각 메모리셀 블록에서 복수의 메모리셀을 서브 워드선에 접속한다. 상기 각 메모리셀 블록은 어레이 형상으로 배치된다. 수평 방향 및 경사 방향으로 복수개의 워드선이 배치된다. 화상 데이터 중 각 구형영역 데이터는 1개의 수평 방향 워드선의 선택으로, 소정 열방향에 위치하는 복수 메모리셀 블록의 각 메모리셀에 기억된다. 1개의 경사 방향 워드선의 선택으로, 각 구형영역 데이터의 상호간에서 같은 열에 위치하는 데이터가 판독된다. 따라서, 1개의 수평 방향 워드선 또는 경사 방향 워드선의 선택으로, 화상의 구형영역 데이터 및 라인 데이터의 어느 한쪽의 쌍방이 페이지 모드 사이클을 이용하여 고속으로 액세스할 수 있다.

Description

반도체 메모리와 그 사용방법, 컬럼 디코더 및 화상 프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명 제1실시예의 반도체 메모리 구성예를 나타내는 도면.
제2도는 제1도의 반도체 메모리에 기억하는 화상 데이터의 어드레스 맵핑을 나타내는 도면.

Claims (15)

1개 또는 열방향으로 배치된 복수 메모리셀이 서브 워드선에 접속된 메모리셀 블록을 복수 구비하고, 상기 복수의 메모리셀 블록이 어레이 형상으로 배치된 메모리셀 어레이와, 수평 방향 및 경사 방향으로 배선된 수평 워드선 및 경사 워드선과, 워드선 선택신호를 받고, 이 받은 워드선 선택신호에 따라 상기 수평 워드선 또는 경사 워드선의 어느 한쪽 중 소정의 한개를 선택하고, 이 선택한 워드선을 이 워드선에 대응하는 메모리셀 블록내 상기 서브 워드선에 접속하는 워드선 선택수단을 구비하고, 워드선 선택신호로 상기 복수의 메모리셀 블록을 수평 방향 또는 경사 방향으로 선택하고, 이 수평 방향 또는 경사 방향으로 선택된 복수 메모리셀 블록 내의 복수 메모리셀 데이터를 비트선에 출력하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 워드선 선택수단은 그 입력측에 수평 워드선 및 경사 워드선이 접속되고, 출력측에 서브 워드선이 접속되는 동시에, 워드선 선택신호를 받고, 이 받은 워드선 선택신호에 따라 상기 수평 워드선 또는 경사 워드선중 어느 한쪽을 선택하고, 상기 서브 워드선에 접속하는 워드선 선택회로를 구비한 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 복수 신호를 입력하여 기억하고, 이 기억된 복수 신호가 시리얼 클록으로 차례로 액세스되는 시리얼 액세스 메모리와, 복수 비트선의 신호를 상기 시리얼 액세스 메모리에 전송하여 입력하는 전송 수단을 더 구비한 것을 특징으로 하는 반도체 메모리.
다수 데이터를 반도체 메모리의 각 메모리셀에 기억하는 동시에 수평 방향 및 경사 방향에 배치된 수평 워드선 및 경사 워드선을 구비한 반도체 메모리의 사용 방법에 있어서, 메모리셀 블록을 구성하는 메모리셀의열방향 수를 열방향 수로 하고, 메모리셀 블록의 행방향 수를 행방향 수로 하는 구형 영역내의 데이터를, 소정 열째에 열거한 메모리셀 블록의 각 메모리셀에 차례로 기억하는 것을 반복하는 동시에, 상기 각 구형영역 내의 데이터를 기억할 때, 각 구형 영역 사이에 각각 대응하는 열째의 데이터를, 경사 워드선이 선택하는 메모리셀 블록에 기억하는 것을 특징으로 하는 청구항 1기재의 반도체 메모리의 사용방법.
컬럼 어드레스의 일부가 입력되고, 이 입력된 컬럼 어드레스를 프리디코드하는 제1프리디코더와, 상기 컬럼 어드레스의 남은 부분이 입력되고, 이 입력된 컬럼 어드레스를 프리디코드하는 제2프리디코더와, 로우 어드레스의 일부에 기초하여 상기 제2프리디코더 출력의 비트 위치를 전환하는 프리디코드 출력 전환수단과, 상기 제1프리디코더의 출력 및 상기 프리디코드 출력 전환 수단의 출력에 기초하여, 컬럼 셀렉트 게이트를 제어하기 위한 컬럼 선택신호를 발생시키는 메인 디코더를 구비한 것을 특징으로 하는 컬럼 디코더.
제1항 또는 제3항에 있어서, 컬럼 디코더를 구비하고, 상기 컬럼 디코더는, 컬럼 어드레스의 일부가 입력되고, 이 입력된 컬럼 어드레스를 프리디코드하는 제1프리디코더와, 상기 컬럼 어드레스의 남은 부분이 입력되고, 이 입력된 컬럼 어드레스를 프리디코드하는 제2프리디코더와, 로우 어드레스의 일부에 기초하여 상기 제2프리디코더의 출력 비트 위치를 전환하는 프리디코드 출력 전환 수단과, 상기 제1프리디코더의 출력 및 상기 프리디코드 출력 전환 수단의 출력에 기초하여, 컬럼 셀렉트 게이트를 제어하기 위한 컬럼 선택신호를 발생시키는 메인 디코더로 이루어지는 것을 특징으로 하는 반도체 메모리.
다수의 비트선을 갖는 제1어레이부 및 제2어레이부로 2분할되고, 상기 각 어레이부가 소정의 구형 영역안에 속하는 데이터의 수와 같은 수의 메모리셀을 열방향으로 갖는 메모리셀 어레이와, 로우 어드레스가 부여되고, 이 로우 어드레스에 대응한 워드선 선택신호를 상기 메모리셀 어레이의 제1어레이부에 부여하는 제1로우 디코더와, 상기 제1로우 디코더에 부여되는 어드레스에 대해 같은 어드레스 또는 이같은 어드레스에 "1"을 더한 로우 어드레스가 부여되고, 이 로우 어드레스에 대응한 워드선 선택신호를 상기 메모리셀 어레이의 제2어레이부에 부여하는 제2로우 디코더와, 상기 메모리셀 어레이의 제1어레이부 및 제2어레이부의 각 복수 비트선에 나타난 데이터를 각각 증폭하는 제1 및 제2센스앰프와, 상기 제1 및 제2센스앰프의 각 출력 중, 각각 임의의 비트선에 나타난 데이터를 선택하는 제1 및 제2컬럼 셀렉트 게이트와, 상기 제1 및 제2컬럼 셀렉트 게이트에 대해, 어느 비트선에 나타난 데이터를 선택할 지의 선택신호를 부여하는 컬럼 디코더와, 상기 제1 및 제2컬럼 셀렉트 게이트로 선택된 데이터중 어느 한쪽을 선택하고, 선택한 데이터를 랜덤 데이터 I/O라인으로 접속하는 데이터 선택수단과, 상기 데이터 선택수단에 대해, 어느 데이터를 선택할 지의 선택 제어신호를 출력하기 위한 선택 제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리.
다수의 비트선을 갖는 제1어레이부, 제2어레이부, 제3어레이부 및 제4어레이부로 4분할되고, 상기 각 어레이부가 소정의 구형 영역 안에 속하는 데이터수와 같은 수의 메모리셀을 열방향에 갖는 메모리셀 어레이와, 각각 로우 어드레스가 부여되고, 이 로우 어드레스에 대응한 워드선 선택신호를 상기 메모리셀 어레이의 제1어레이부 및 제2어레이부에 부여하는 제1 및 제2로우 디코더와, 상기 제1로우 디코더에 부여되는 어드레스에 대해 동일 어드레스 또는 이 동일 어드레스에 1을 더한 로우 어드레스가 부여되고, 이 로우 어드레스에 대응한워드선 선택신호를 상기 메모리셀 어레이의 제3어레이부에 부여하는 제3로우 디코더와, 상기 제2로우 디코더에부여되는 어드레스에 대해 동일 어드레스 또는 이 동일 어드레스에 "1"을 더한 로우 어드레스가 부여되고, 이 로우 어드레스에 대응한 워드선 선택신호를 상기 메모리셀 어레이의 제4어레이부에 부여하는 제4로우 디코더와, 상기 메모리셀 어레이의 제1어레이부, 제2어레이부, 제3어레이부 및 제4어레이부의 각 복수 비트선에 나타난 데이터를 각각 증폭하는 제1, 제2, 제3 및 제4의 센스앰프와, 상기 제1, 제2, 제3 및 제4센스앰프의 각 출력 중, 각각 임의의 비트선에 나타난 데이터를 선택하는 제1, 제2, 제3 및 제4컬럼 셀렉트 게이트와, 상기 제1 및 제2컬럼 셀렉트 게이트에 대해, 어느 비트선에 나타난 데이터를 선택하는 지의 선택신호를 부여하는 제1컬럼 디코더와, 상기 제3 및 제4컬럼 셀렉트 게이트에 대해 어느 비트선에 나타난 데이터를 선택하는 지의 선택신호를 부여하는 제2컬럼 디코더와, 상기 제1, 제2, 제3 및 제4컬럼 셀렉트 게이트가 선택된 데이터중 어느 하나를 선택하고, 선택한 데이터를 랜덤 데이터 I/O라인으로 접속하는 데이터 선택수단과, 상기 데이터 선택수단에 대해, 어느 데이터를 선택하는 지의 선택 제어신호를 출력하기 위한 선택 제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리.
제7항에 있어서, 제2로우 디코더는, 제1로우 디코더와 같은 구성의 디코드부와, 상기 제1로우 디코더에 부여되는 어드레스에 대해 동일 어드레스 또는 이 동일 어드레스에 "1"을 더한 로우 어드레스를 연산하고, 이 어드레스를 상기 디코드부에 부여하는 어드레스 연산수단으로 이루어지는 것을 특징으로 하는 반도체 메모리.
제8항에 있어서, 제2로우 디코더는, 제1로우 디코더와 같은 구성의 제1디코드부와, 상기 제1로우 디코더에 부여되는 어드레스에 대해 동일 어드레스 또는 이 동일 어드레스에 "1"을 더한 로우 어드레스를 연산하고, 이 어드레스를 상기 제1디코드부에 부여하는 제1어드레스 연산수단으로 이루어지고, 제4로우 디코더는, 제3로우 디코더와 같은 구성의 제2디코드부와, 상기 제3로우 디코더에 부여되는 어드레스에 대해 동일 어드레스 또는 이 동일 어드레스에 "1"을 더한 로우 어드레스를 연산하고, 이 어드레스를 상기 제2디코드부에 부여하는 제2어드레스 연산수단으로 이루어지는 것을 특징으로 하는 반도체 메모리.
제9항에 있어서, 어드레스 연산수단은, 디코드부에 입력된 로우 어드레스와, 그 입력된 로우 어드레스의 최하위 비트를 가산하는 가산기로 이루어지는 것을 특징으로 하는 반도체 메모리.
제10항에 있어서, 제1어드레스 연산수단은, 제1디코드부에 입력된 로우 어드레스와, 그 입력된 로우 어드레스의 일부를 가산하는 제1가산회로로 이루어지고, 제2어드레스 연산수단은, 제2디코드부에 입력된 로우 어드레스와, 그 입력된 로우 어드레스의 일부를 가산하는 제2가산회로로 이루어지는 것을 특징으로 하는 반도체 메모리.
1개 또는 열방향으로 배치된 복수 메모리셀이 서브 워드선에 접속된 메모리셀 블록을 복수개 구비하고, 상기 복수 메모리셀 블록이 어레이 형상으로 배치된 메모리셀 어레이와, 수평 방향 및 경사 방향으로 배치된 수평 워드선 및 경사 워드선과, 워드선 선택신호를 받고, 이 받은 워드선 선택신호에 따라 상기 수평 워드선 또는 경사 워드선의 어느 한쪽중 소정 1개를 선택하고, 이 선택한 워드선을 이 워드선에 대응하는 메모리셀 블록내의 상기 서브 워드선에 접속하는 워드선 선택수단을 구비하고, 워드선 선택신호로 상기 복수의 메모리셀 블록을 수평 방향 또는 경사 방향으로 선택하고, 이 수평 방향 또는 경사 방향으로 선택된 복수 메모리셀 블록내의 복수의 메모리셀 데이터를 비트선에 출력하는 반도체 메모리와, 상기 반도체 메모리 비트선의 데이터를 입력하여 기억하는 복수의 라인 레지스터로 이루어지는 레지스터 화일과, 상기 레지스터 화일의 라인 레지스터의 기억 데이터를 병렬로 끄집어 내고, 이 끄집어낸 데이터를 이용한 연산을 행하는 복수의 연산회로를 갖는 병렬 연산장치를 구비한 것을 특징으로 하는 화상 프로세서.
제13항에 있어서, 레지스터 화일의 라인 레지스터의 기억 데이터를 시리얼로 판독하는 판독수단을 더 구비한 것을 특징으로 하는 화상 프로세서.
제13항에 있어서, 레지스터 화일의 라인 레지스터에 시리얼 데이터를 입력하는 입력수단을 더 구비한 것을 특징으로 하는 화상 프로세서.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950031235A 1994-09-27 1995-09-21 반도체 메모리와 그 사용 방법, 컬럼 디코더 및 화상 프로세서 KR0174774B1 (ko)

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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3226426B2 (ja) * 1994-09-27 2001-11-05 松下電器産業株式会社 半導体メモリ及びその使用方法並びに画像プロセッサ
JP3280867B2 (ja) * 1996-10-03 2002-05-13 シャープ株式会社 半導体記憶装置
US5953244A (en) * 1997-02-12 1999-09-14 Sharp Kabushiki Kaisha Semiconductor memory device capable of page mode or serial access mode
US5896340A (en) * 1997-07-07 1999-04-20 Invox Technology Multiple array architecture for analog or multi-bit-cell memory
US6112326A (en) * 1998-02-02 2000-08-29 Ericsson Inc. Precoding technique to lower the bit error rate (BER) of punctured convolutional codes
GB2383145B (en) * 2001-10-31 2005-09-07 Alphamosaic Ltd Data access in a processor
GB2382706B (en) * 2001-10-31 2005-08-10 Alphamosaic Ltd Memory structure
GB2382676B (en) 2001-10-31 2005-09-07 Alphamosaic Ltd Data access in a processor
KR100516735B1 (ko) * 2001-12-08 2005-09-22 주식회사 하이닉스반도체 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보전달 장치
JP4165070B2 (ja) * 2002-01-11 2008-10-15 ソニー株式会社 半導体メモリ装置、動きベクトル検出装置および動き補償予測符号化装置
CN100485807C (zh) * 2003-06-30 2009-05-06 富士通微电子株式会社 半导体存储器设备
US7236385B2 (en) * 2004-06-30 2007-06-26 Micron Technology, Inc. Memory architecture
US7009911B2 (en) * 2004-07-09 2006-03-07 Micron Technology, Inc. Memory array decoder
US7259989B2 (en) * 2004-09-03 2007-08-21 Matsushita Electric Industrial Co., Ltd. Non-volatile memory device
KR100712539B1 (ko) * 2005-11-23 2007-04-30 삼성전자주식회사 반도체 메모리 장치의 칼럼 디코더 및 반도체 메모리장치의 칼럼 선택 라인 신호 발생 방법
JP5126360B2 (ja) 2008-06-30 2013-01-23 富士通セミコンダクター株式会社 メモリ装置及びそれを制御するメモリコントローラ
JP2010039503A (ja) * 2008-07-31 2010-02-18 Panasonic Corp シリアルメモリ装置及び信号処理システム
US8189408B2 (en) * 2009-11-17 2012-05-29 Freescale Semiconductor, Inc. Memory device having shifting capability and method thereof
US20120233187A1 (en) * 2009-11-19 2012-09-13 Hisense Mobile Communications Technology Co., Ltd. Method and apparatus for decoding and reading txt file
JP6275474B2 (ja) * 2013-12-25 2018-02-07 ルネサスエレクトロニクス株式会社 半導体装置及びデータ転送装置
KR20170027493A (ko) * 2015-09-02 2017-03-10 에스케이하이닉스 주식회사 반도체 장치의 레이아웃 구조
US11580059B2 (en) 2019-07-31 2023-02-14 Marvell Asia Pte. Ltd. Multi-port memory architecture for a systolic array

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003526B1 (ko) * 1992-10-02 1996-03-14 삼성전자주식회사 반도체 메모리장치
US4733372A (en) * 1985-08-23 1988-03-22 Hitachi, Ltd. Semiconductor memory having redundancy
JPS6353795A (ja) * 1986-08-22 1988-03-08 Fujitsu Ltd 多次元アクセス半導体メモリ
JPS6354646A (ja) * 1986-08-25 1988-03-09 Canon Inc メモリ回路
JPH023196A (ja) * 1988-06-16 1990-01-08 Fujitsu Ltd 高信頼性メモリ素子
JPH04356799A (ja) * 1990-08-29 1992-12-10 Mitsubishi Electric Corp 半導体記憶装置
WO1992009084A1 (en) * 1990-11-16 1992-05-29 Fujitsu Limited Semiconductor memory having high-speed address decoder
US5241500A (en) * 1992-07-29 1993-08-31 International Business Machines Corporation Method for setting test voltages in a flash write mode
JPH06139776A (ja) * 1992-10-23 1994-05-20 Fujitsu Ltd 半導体記憶装置
JP3238574B2 (ja) * 1994-07-28 2001-12-17 株式会社東芝 不揮発性半導体記憶装置とその消去方法
JP3226426B2 (ja) * 1994-09-27 2001-11-05 松下電器産業株式会社 半導体メモリ及びその使用方法並びに画像プロセッサ
KR0145886B1 (ko) * 1995-07-25 1998-11-02 김광호 반도체 메모리장치의 컬럼 디코더

Also Published As

Publication number Publication date
US5848020A (en) 1998-12-08
KR0174774B1 (ko) 1999-04-01
US5706243A (en) 1998-01-06
US5914910A (en) 1999-06-22
JP3226426B2 (ja) 2001-11-05
JPH0896572A (ja) 1996-04-12

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