JP3240897B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3240897B2 JP3240897B2 JP31126695A JP31126695A JP3240897B2 JP 3240897 B2 JP3240897 B2 JP 3240897B2 JP 31126695 A JP31126695 A JP 31126695A JP 31126695 A JP31126695 A JP 31126695A JP 3240897 B2 JP3240897 B2 JP 3240897B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に複数行に同一データを書込むためのブロックラ
イト機能を備えた半導体記憶装置に関する。
し、特に複数行に同一データを書込むためのブロックラ
イト機能を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】一般的な半導体記憶装置において、行方
向，列方向にマトリクス状に配置された複数のメモリセ
ルを含むメモリセルアレイの１つのアドレスのメモリセ
ルに対しデータの書込み，読出しを行う場合、通常、行
選択回路によってメモリセルアレイの一行を選択し、列
選択回路によって一列を選択してその交点のメモリセル
を選択し、行っている。
向，列方向にマトリクス状に配置された複数のメモリセ
ルを含むメモリセルアレイの１つのアドレスのメモリセ
ルに対しデータの書込み，読出しを行う場合、通常、行
選択回路によってメモリセルアレイの一行を選択し、列
選択回路によって一列を選択してその交点のメモリセル
を選択し、行っている。
【０００３】一方、画像処理用の半導体記憶装置におい
ては、画像処理の高速化をはかるために、連続した複数
の列アドレス（例えば４アドレス，８アドレス等）のメ
モリセルに同時に同一のデータを書込むブロックライト
機能を備えているものがある。
ては、画像処理の高速化をはかるために、連続した複数
の列アドレス（例えば４アドレス，８アドレス等）のメ
モリセルに同時に同一のデータを書込むブロックライト
機能を備えているものがある。
【０００４】このようなブロックライト機能を備えた半
導体記憶装置の一例を図８に示す。
導体記憶装置の一例を図８に示す。
【０００５】この半導体記憶装置は、行方向，列方向に
マトリクス状に配置された複数のメモリセルを備えたメ
モリセルアレイ１０と、このメモリセルアレイ１０の複
数のメモリセルの各行それぞれと対応する複数のワード
線ＷＬを介してこれら複数のメモリセルを行アドレス信
号ＡＤＲに従って行単位で選択する行選択回路２０と、
メモリセルアレイ１０の複数のメモリセル列（以下、単
に列という）それぞれと対応する複数のビット線ＢＬの
うちの所定のビット線を列アドレス選択信号ＣＳに従っ
て選択し、選択行，選択列の交点のメモリセルに対し書
込み用のデータＤＴｗを伝達しこのメモリセルからのデ
ータを読出す（ＤＴｒ）列選択回路３０と、メモリセル
アレイ１０の複数の列（各ビット線ＢＬと対応）を隣接
する複数列（この例では４列）づつの複数のセグメント
に区分してこれら複数のセグメントそれぞれと対応する
セグメント回路ＳＧＣ１ｘ〜ＳＧＣｎｘを備え、セグメ
ントアドレス選択信号ＳＡＳ，列アドレス信号の下位側
ビット（以下、下位側列アドレス信号という）ＡＤＣｄ
及びブロックライト信号ＢＷに従って複数の列アドレス
選択信号ＣＳのうちの所定の列アドレス信号を選択レベ
ルにする列アドレス選択回路１ｘと、複数のセグメント
回路ＳＧＣ１ｘ〜ＳＧＣｎｘそれぞれと対応する選択セ
グメントアドレス設定回路ＳＳＳ１ｘ〜ＳＳＳｎｘを備
え、列アドレス信号の上位側ビット（以下、上位側列ア
ドレス信号という）ＡＤＣｕに従って複数のセグメント
アドレス選択信号ＳＡＳのうちの１つを選択レベルにす
るセグメントアドレス選択回路２ｘとを有する構成とな
っている。
マトリクス状に配置された複数のメモリセルを備えたメ
モリセルアレイ１０と、このメモリセルアレイ１０の複
数のメモリセルの各行それぞれと対応する複数のワード
線ＷＬを介してこれら複数のメモリセルを行アドレス信
号ＡＤＲに従って行単位で選択する行選択回路２０と、
メモリセルアレイ１０の複数のメモリセル列（以下、単
に列という）それぞれと対応する複数のビット線ＢＬの
うちの所定のビット線を列アドレス選択信号ＣＳに従っ
て選択し、選択行，選択列の交点のメモリセルに対し書
込み用のデータＤＴｗを伝達しこのメモリセルからのデ
ータを読出す（ＤＴｒ）列選択回路３０と、メモリセル
アレイ１０の複数の列（各ビット線ＢＬと対応）を隣接
する複数列（この例では４列）づつの複数のセグメント
に区分してこれら複数のセグメントそれぞれと対応する
セグメント回路ＳＧＣ１ｘ〜ＳＧＣｎｘを備え、セグメ
ントアドレス選択信号ＳＡＳ，列アドレス信号の下位側
ビット（以下、下位側列アドレス信号という）ＡＤＣｄ
及びブロックライト信号ＢＷに従って複数の列アドレス
選択信号ＣＳのうちの所定の列アドレス信号を選択レベ
ルにする列アドレス選択回路１ｘと、複数のセグメント
回路ＳＧＣ１ｘ〜ＳＧＣｎｘそれぞれと対応する選択セ
グメントアドレス設定回路ＳＳＳ１ｘ〜ＳＳＳｎｘを備
え、列アドレス信号の上位側ビット（以下、上位側列ア
ドレス信号という）ＡＤＣｕに従って複数のセグメント
アドレス選択信号ＳＡＳのうちの１つを選択レベルにす
るセグメントアドレス選択回路２ｘとを有する構成とな
っている。
【０００６】この半導体記憶装置の列アドレス選択回路
１ｘ及びセグメントアドレス選択回路２ｘ部分のより詳
細なブロック図及び回路図を図９及び図１０に示す。
１ｘ及びセグメントアドレス選択回路２ｘ部分のより詳
細なブロック図及び回路図を図９及び図１０に示す。
【０００７】列アドレス選択回路１ｘのセグメント回路
ＳＧＣ１ｘ〜ＳＧＣｎｘそれぞれは、対応するセグメン
トに含まれる列と対応する選択アドレス設定回路（ＳＣ
Ｓ１ｘ〜ＳＣＳ４ｘ／ＳＣＳ５ｘ〜ＳＣＳ８ｘ／…）を
含み、これら選択アドレス設定回路は、図１０に示すよ
うに、ＡＮＤ型の論理ゲートＧ１１ｘ，Ｇ１３ｘとＯＲ
型の論理ゲートＧ１２ｘとを含んで構成される。また、
セグメントアドレス選択回路２ｘの選択セグメントアド
レス設定回路ＳＳＳ１ｘ〜ＳＳＳｎｘそれぞれはＡＮＤ
型の論理ゲートで構成される。
ＳＧＣ１ｘ〜ＳＧＣｎｘそれぞれは、対応するセグメン
トに含まれる列と対応する選択アドレス設定回路（ＳＣ
Ｓ１ｘ〜ＳＣＳ４ｘ／ＳＣＳ５ｘ〜ＳＣＳ８ｘ／…）を
含み、これら選択アドレス設定回路は、図１０に示すよ
うに、ＡＮＤ型の論理ゲートＧ１１ｘ，Ｇ１３ｘとＯＲ
型の論理ゲートＧ１２ｘとを含んで構成される。また、
セグメントアドレス選択回路２ｘの選択セグメントアド
レス設定回路ＳＳＳ１ｘ〜ＳＳＳｎｘそれぞれはＡＮＤ
型の論理ゲートで構成される。
【０００８】次に、この半導体記憶装置の列アドレス選
択動作について説明する。
択動作について説明する。
【０００９】まず、通常の書込み，読出し動作モード
（以下、通常動作モードという）の場合には、ブロック
ライト信号ＢＬは低レベルのインアクティブレベルとな
っており、選択列アドレス設定回路ＳＣＳ１ｘ〜ＳＣＳ
ｎｘは下位側列アドレス信号ＡＤＣｄ（構成ビットＡ
０，Ａ１及びその反転信号Ａ０＊，Ａ１＊）をデコード
し論理ゲートＧ１２ｘを通して論理ゲートＧ１３ｘに伝
達する。
（以下、通常動作モードという）の場合には、ブロック
ライト信号ＢＬは低レベルのインアクティブレベルとな
っており、選択列アドレス設定回路ＳＣＳ１ｘ〜ＳＣＳ
ｎｘは下位側列アドレス信号ＡＤＣｄ（構成ビットＡ
０，Ａ１及びその反転信号Ａ０＊，Ａ１＊）をデコード
し論理ゲートＧ１２ｘを通して論理ゲートＧ１３ｘに伝
達する。
【００１０】一方、選択セグメントアドレス設定回路Ｓ
ＳＳ１ｘ〜ＳＳＳｎｘは、上位側列アドレス信号ＡＤＣ
ｕ（構成ビットＡ２〜Ａ４及びその反転信号Ａ２＊〜Ａ
４＊、この場合、ＳＳＳｎｘのｎは８となる）をデコー
ドしセグメントアドレス選択信号ＳＡＳ１〜ＳＡＳｎの
うちの１つを選択レベル（“１”）に対し、対応するセ
グメント回路の各選択列アドレス設定回路の論理ゲート
Ｇ１３ｘに伝達する。
ＳＳ１ｘ〜ＳＳＳｎｘは、上位側列アドレス信号ＡＤＣ
ｕ（構成ビットＡ２〜Ａ４及びその反転信号Ａ２＊〜Ａ
４＊、この場合、ＳＳＳｎｘのｎは８となる）をデコー
ドしセグメントアドレス選択信号ＳＡＳ１〜ＳＡＳｎの
うちの１つを選択レベル（“１”）に対し、対応するセ
グメント回路の各選択列アドレス設定回路の論理ゲート
Ｇ１３ｘに伝達する。
【００１１】従って、選択レベルのセグメントアドレス
選択信号（例えばＳＡＳ１）と対応するセグメント回路
（ＳＧＣ１ｘ）内の下位側列アドレス信号ＡＤＣｄをデ
コードして選択レベルを出力する論理ゲートＧ１２ｘを
含む選択列アドレス設定回路（例えばＳＣＳ３ｘ）から
の列アドレス選択信号（ＣＳ３）が選択レベルとなり、
これと対応する列が列選択回路３０によって選択され
る。すなわち、下位側列アドレス信号ＡＤＣｄ及び上位
側列アドレス信号ＡＤＣｕによってメモリセルアレイ１
０の複数の列のうちの一列が選択されることになる。
選択信号（例えばＳＡＳ１）と対応するセグメント回路
（ＳＧＣ１ｘ）内の下位側列アドレス信号ＡＤＣｄをデ
コードして選択レベルを出力する論理ゲートＧ１２ｘを
含む選択列アドレス設定回路（例えばＳＣＳ３ｘ）から
の列アドレス選択信号（ＣＳ３）が選択レベルとなり、
これと対応する列が列選択回路３０によって選択され
る。すなわち、下位側列アドレス信号ＡＤＣｄ及び上位
側列アドレス信号ＡＤＣｕによってメモリセルアレイ１
０の複数の列のうちの一列が選択されることになる。
【００１２】次に、ブロックライトモードの場合の動作
について説明する。
について説明する。
【００１３】例えば、図１１の左側部分に示すように、
メモリセルアレイ１０のメモリ領域ＭＡのうちの列アド
レスａ番地からｂ番地までの間の複数のセグメントＳＧ
にわたって同一のデータを書込むものとする。メモリ領
域ＭＡの列アドレス，セグメントアドレスは左端が最下
位、右端が最上位となるように順次配置されている。ま
た、列アドレスａ番地，ｂ番地が含まれるセグメントＳ
Ｇの中には、上記データとは異なるデータを書込む列ア
ドレス（ａ番地より下位側，ｂ番地より上位側）も含ま
れているものとする。
メモリセルアレイ１０のメモリ領域ＭＡのうちの列アド
レスａ番地からｂ番地までの間の複数のセグメントＳＧ
にわたって同一のデータを書込むものとする。メモリ領
域ＭＡの列アドレス，セグメントアドレスは左端が最下
位、右端が最上位となるように順次配置されている。ま
た、列アドレスａ番地，ｂ番地が含まれるセグメントＳ
Ｇの中には、上記データとは異なるデータを書込む列ア
ドレス（ａ番地より下位側，ｂ番地より上位側）も含ま
れているものとする。
【００１４】ブロックライト信号ＢＷをアクティブレベ
ル（“１”）にすると、選択レベルのセグメントアドレ
ス選択信号（ＳＡＳｊ、ｊはセグメント番号）と対応す
るセグメント内の全ての列アドレス選択信号（ＣＳｉ、
ｉは列番号）が選択レベルとなるので、列アドレスａ番
地，ｂ番地が含まれるセグメントの列（ａ〜ｃ），ｄ〜
ｂ）を選択するときには、ブロックライト信号ＢＷをイ
ンアクティブレベルにしておき、通常動作モードにより
行う。列アドレスａ番地，ｂ番地を含むセグメントの間
に挟まれたセグメントＳＧの列は、それぞれセグメント
と対応するセグメントアドレス選択信号を順次選択レベ
ルにすると共に、ブロックライト信号ＢＷをアクティブ
レベルとし、そのセグメント内の全ての列アドレス選択
信号を選択レベルにする。従って、これらセグメントそ
れぞれに含まれる複数の列の選択を同時に行うことがで
き、書込み動作を速くすることができる。
ル（“１”）にすると、選択レベルのセグメントアドレ
ス選択信号（ＳＡＳｊ、ｊはセグメント番号）と対応す
るセグメント内の全ての列アドレス選択信号（ＣＳｉ、
ｉは列番号）が選択レベルとなるので、列アドレスａ番
地，ｂ番地が含まれるセグメントの列（ａ〜ｃ），ｄ〜
ｂ）を選択するときには、ブロックライト信号ＢＷをイ
ンアクティブレベルにしておき、通常動作モードにより
行う。列アドレスａ番地，ｂ番地を含むセグメントの間
に挟まれたセグメントＳＧの列は、それぞれセグメント
と対応するセグメントアドレス選択信号を順次選択レベ
ルにすると共に、ブロックライト信号ＢＷをアクティブ
レベルとし、そのセグメント内の全ての列アドレス選択
信号を選択レベルにする。従って、これらセグメントそ
れぞれに含まれる複数の列の選択を同時に行うことがで
き、書込み動作を速くすることができる。
【００１５】また、図１１の右側部分に示すように、メ
モリ領域ＭＡを下位側（Ｏ〜Ｅ／２）及び上位側（Ｅ／
２〜Ｅ）の２つの領域に区分し、これら２つの領域の対
応するアドレス範囲（ａ〜ｂ，Ｅ／２＋ａ〜Ｅ／２＋
ｂ）に同一データを書込むことも一般的に行なわれる
が、この場合には、前述のアドレス番地からｂ番地まで
の列選択動作を、（Ｅ／２＋ａ）番地から（Ｅ／２＋
ｂ）番地までについて同様に行えばよい。
モリ領域ＭＡを下位側（Ｏ〜Ｅ／２）及び上位側（Ｅ／
２〜Ｅ）の２つの領域に区分し、これら２つの領域の対
応するアドレス範囲（ａ〜ｂ，Ｅ／２＋ａ〜Ｅ／２＋
ｂ）に同一データを書込むことも一般的に行なわれる
が、この場合には、前述のアドレス番地からｂ番地まで
の列選択動作を、（Ｅ／２＋ａ）番地から（Ｅ／２＋
ｂ）番地までについて同様に行えばよい。
【００１６】
【発明が解決しようとする課題】上宛した従来の半導体
記憶装置は、列アドレスａ番地からｂ番地までの複数セ
グメントにわたる範囲に同一のデータを書込む場合、ａ
番地，ｂ番地を含むセグメント内に上記データとは異な
るデータを書込む列が含まれる場合には通常の書込み動
作と同様の動作により一列ずつ順次選択，書込みを行
い、ａ番地，ｂ番地を含むセグメントに挟まれたセグメ
ントはそのセグメント内の全ての列を選択して書込みを
各セグメントに対し順次行う動作を順次行う構成となっ
ているので、通常動作モードの選択，書込み動作を必要
とする上、ブロックライトモードを使用するセグメント
も、セグメント単位で順次選択，書込みとなり、所定の
範囲に同一データを書込むときの動作の高速化が困難で
あると共に動作が複雑になるという問題点があり、複数
の範囲に同一のデータを書込む場合であってもそれぞれ
の範囲に対して順次同様の選択，書込み動作を行う構成
となっているので、やはり動作の高速化が困難であると
いう問題点がある。
記憶装置は、列アドレスａ番地からｂ番地までの複数セ
グメントにわたる範囲に同一のデータを書込む場合、ａ
番地，ｂ番地を含むセグメント内に上記データとは異な
るデータを書込む列が含まれる場合には通常の書込み動
作と同様の動作により一列ずつ順次選択，書込みを行
い、ａ番地，ｂ番地を含むセグメントに挟まれたセグメ
ントはそのセグメント内の全ての列を選択して書込みを
各セグメントに対し順次行う動作を順次行う構成となっ
ているので、通常動作モードの選択，書込み動作を必要
とする上、ブロックライトモードを使用するセグメント
も、セグメント単位で順次選択，書込みとなり、所定の
範囲に同一データを書込むときの動作の高速化が困難で
あると共に動作が複雑になるという問題点があり、複数
の範囲に同一のデータを書込む場合であってもそれぞれ
の範囲に対して順次同様の選択，書込み動作を行う構成
となっているので、やはり動作の高速化が困難であると
いう問題点がある。
【００１７】本発明の目的は、所定の範囲に同一データ
を書込むときの動作速度を速くすると共に動作を単純化
することができる半導体記憶装置を提供することにあ
る。
を書込むときの動作速度を速くすると共に動作を単純化
することができる半導体記憶装置を提供することにあ
る。
【００１８】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のメモリセルを行方向，列方向にマトリクス状
に配置したメモリセルアレイの全メモリセル列を隣接す
る所定数のメモリセル列ずつの複数のセグメントに区分
し、そのメモリセルアレイの所定の複数のメモリセル列
それぞれの所定のメモリセルに同一のデータを書込むブ
ロックライトモードにより、スタートアドレスと対応す
るメモリセル列からストップアドレスと対応するメモリ
セル列までの全てのメモリセル列を同時に選択して、こ
れら選択したメモリセル列それぞれの所定のメモリセル
に同一のデータを書込む半導体記憶装置において、前記
メモリセルアレイの複数のメモリセルを行単位で選択す
る行選択回路と、列アドレス選択信号に従って前記メモ
リセルアレイの所定のメモリセル列を選択する列選択回
路と、前記メモリセルアレイの各メモリセル列それぞれ
と対応して設けられた複数のスタートアドレス用ラッチ
回路及びストップアドレス用ラッチ回路を備えブロック
ライトモード時に第１のタイミングでスタートアドレス
と対応するメモリセル列の前記スタートアドレス用ラッ
チ回路にスタートアドレス信号をセットし第２のタイミ
ングでストップアドレスと対応するメモリセル列の前記
ストップアドレス用ラッチ回路にストップアドレス信号
をセットして前記スタートアドレス信号と対応するメモ
リセル列から前記ストップアドレス信号と対応するメモ
リセル列までの前記列アドレス信号を選択レベルとする
列アドレス選択回路と、この列アドレス選択回路の複数
のスタートアドレス用ラッチ回路及びストップアドレス
用ラッチ回路を前記複数のゼグメントと対応して区分
し、前記複数のセグメントそれぞれと対応する複数のセ
グメントスタートアドレス用ラッチ回路及びセグメント
ストップアドレス用ラッチ回路を備えブロックライトモ
ード時に第１のタイミングで列アドレス信号の所定の上
位側ビットによるセグメントスタートアドレスと対応す
る前記セグメントのセグメントスタートアドレス用ラッ
チ回路にセグメントスタートアドレス信号をセットし第
２のタイミングで前記列アドレス信号の所定の上位側ビ
ットによるセグメントストップアドレスと対応する前記
セグメントのセグメントストップアドレス用ラッチ回路
にセグメントストップアドレス信号をセットして前記セ
グメントスタートアドレ ス信号と対応するセグメントか
ら前記セグメントストップアドレス信号と対応するセグ
メントまでのセグメントアドレス選択信号を選択レベル
とするセグメントアドレス選択回路とを有し、前記列ア
ドレス選択回路を、前記スタートアドレス信号のスター
トアドレス用ラッチ回路へのセット及びストップアドレ
ス信号のストップアドレス用ラッチ回路へのセットを前
記列アドレス信号の所定の下位側ビットにより行うよう
にすると共に前記セグメントアドレス選択信号と前記ス
タートアドレス信号及びストップアドレス信号とによっ
て下位側ビット及び上位側ビットを合せた前記列アドレ
ス信号によるスタートアドレスと対応するメモリセル列
からストップアドレスと対応するメモリセル列までの列
アドレス選択信号を選択レベルとすることを特徴とす
る。
は、複数のメモリセルを行方向，列方向にマトリクス状
に配置したメモリセルアレイの全メモリセル列を隣接す
る所定数のメモリセル列ずつの複数のセグメントに区分
し、そのメモリセルアレイの所定の複数のメモリセル列
それぞれの所定のメモリセルに同一のデータを書込むブ
ロックライトモードにより、スタートアドレスと対応す
るメモリセル列からストップアドレスと対応するメモリ
セル列までの全てのメモリセル列を同時に選択して、こ
れら選択したメモリセル列それぞれの所定のメモリセル
に同一のデータを書込む半導体記憶装置において、前記
メモリセルアレイの複数のメモリセルを行単位で選択す
る行選択回路と、列アドレス選択信号に従って前記メモ
リセルアレイの所定のメモリセル列を選択する列選択回
路と、前記メモリセルアレイの各メモリセル列それぞれ
と対応して設けられた複数のスタートアドレス用ラッチ
回路及びストップアドレス用ラッチ回路を備えブロック
ライトモード時に第１のタイミングでスタートアドレス
と対応するメモリセル列の前記スタートアドレス用ラッ
チ回路にスタートアドレス信号をセットし第２のタイミ
ングでストップアドレスと対応するメモリセル列の前記
ストップアドレス用ラッチ回路にストップアドレス信号
をセットして前記スタートアドレス信号と対応するメモ
リセル列から前記ストップアドレス信号と対応するメモ
リセル列までの前記列アドレス信号を選択レベルとする
列アドレス選択回路と、この列アドレス選択回路の複数
のスタートアドレス用ラッチ回路及びストップアドレス
用ラッチ回路を前記複数のゼグメントと対応して区分
し、前記複数のセグメントそれぞれと対応する複数のセ
グメントスタートアドレス用ラッチ回路及びセグメント
ストップアドレス用ラッチ回路を備えブロックライトモ
ード時に第１のタイミングで列アドレス信号の所定の上
位側ビットによるセグメントスタートアドレスと対応す
る前記セグメントのセグメントスタートアドレス用ラッ
チ回路にセグメントスタートアドレス信号をセットし第
２のタイミングで前記列アドレス信号の所定の上位側ビ
ットによるセグメントストップアドレスと対応する前記
セグメントのセグメントストップアドレス用ラッチ回路
にセグメントストップアドレス信号をセットして前記セ
グメントスタートアドレ ス信号と対応するセグメントか
ら前記セグメントストップアドレス信号と対応するセグ
メントまでのセグメントアドレス選択信号を選択レベル
とするセグメントアドレス選択回路とを有し、前記列ア
ドレス選択回路を、前記スタートアドレス信号のスター
トアドレス用ラッチ回路へのセット及びストップアドレ
ス信号のストップアドレス用ラッチ回路へのセットを前
記列アドレス信号の所定の下位側ビットにより行うよう
にすると共に前記セグメントアドレス選択信号と前記ス
タートアドレス信号及びストップアドレス信号とによっ
て下位側ビット及び上位側ビットを合せた前記列アドレ
ス信号によるスタートアドレスと対応するメモリセル列
からストップアドレスと対応するメモリセル列までの列
アドレス選択信号を選択レベルとすることを特徴とす
る。
【００１９】
【００２０】図１は本発明の第１の実施の形態を示すブ
ロック図である。ただし図１では、メモリセルアレイ１
０，行選択回路２０等は省略されている。
ロック図である。ただし図１では、メモリセルアレイ１
０，行選択回路２０等は省略されている。
【００２１】列アドレス選択回路１は、メモリセルアレ
イ（１０）の各列それぞれと対応して設けられそれぞれ
スタートアドレス用のラッチ回路及びストップアドレス
用のラッチ回路を備えた複数の選択列アドレス設定回路
（ＳＣＳ１〜ＳＣＳ８，…）を含み、制御信号ＣＮＴ１
のうちのブロックライト信号（ＢＷ）がアクティブレベ
ルのブロックライトモード時、下位側列アドレス信号Ａ
ＤＣｄ（構成ビットＡ０，Ａ１及びその反転信号Ａ０
＊，Ａ１＊）によるスタートアドレスと対応するスター
トアドレス用のラッチ回路を制御信号ＣＮＴ１のうちの
スタートアドレスラッチ信号（ＳＴＬ）に従ってセット
してその出力信号のスタートアドレス信号ＳＴＣＡをア
クティブレベルにセットし、対応するセグメントアドレ
ス選択信号（ＳＡＳ）が選択レベルであれば順次上位側
に伝達し、下位側列アドレス信号ＡＤＣｄによるストッ
プアドレスと対応するストップアドレス用のラッチ回路
を制御信号ＣＮＴ１のうちのストップアドレスラッチ信
号（ＳＰＬ）に従ってセットしてその出力のストップア
ドレス信号ＳＰＣＡをアクティブレベルにセットし、対
応するセグメントアドレス選択信号が選択レベルであれ
ば順次下位側に伝達し、上位側及び下位側のビットを含
む列アドレス信号ＡＤＣによるスタートアドレスと対応
する列からストップアドレスと対応する列までの列アド
レス選択信号（ＣＳｉ，ｉは列番号）を選択レベルとす
る。
イ（１０）の各列それぞれと対応して設けられそれぞれ
スタートアドレス用のラッチ回路及びストップアドレス
用のラッチ回路を備えた複数の選択列アドレス設定回路
（ＳＣＳ１〜ＳＣＳ８，…）を含み、制御信号ＣＮＴ１
のうちのブロックライト信号（ＢＷ）がアクティブレベ
ルのブロックライトモード時、下位側列アドレス信号Ａ
ＤＣｄ（構成ビットＡ０，Ａ１及びその反転信号Ａ０
＊，Ａ１＊）によるスタートアドレスと対応するスター
トアドレス用のラッチ回路を制御信号ＣＮＴ１のうちの
スタートアドレスラッチ信号（ＳＴＬ）に従ってセット
してその出力信号のスタートアドレス信号ＳＴＣＡをア
クティブレベルにセットし、対応するセグメントアドレ
ス選択信号（ＳＡＳ）が選択レベルであれば順次上位側
に伝達し、下位側列アドレス信号ＡＤＣｄによるストッ
プアドレスと対応するストップアドレス用のラッチ回路
を制御信号ＣＮＴ１のうちのストップアドレスラッチ信
号（ＳＰＬ）に従ってセットしてその出力のストップア
ドレス信号ＳＰＣＡをアクティブレベルにセットし、対
応するセグメントアドレス選択信号が選択レベルであれ
ば順次下位側に伝達し、上位側及び下位側のビットを含
む列アドレス信号ＡＤＣによるスタートアドレスと対応
する列からストップアドレスと対応する列までの列アド
レス選択信号（ＣＳｉ，ｉは列番号）を選択レベルとす
る。
【００２２】セグメントアドレス選択回路２は、メモリ
セルアレイの全列を隣接する所定数（図１では“４”）
の列ずつの複数のセグメントに区分した各セグメントそ
れぞれと対応して設けられ、それぞれセグメントスター
トアドレス用のラッチ回路及びセグメントストップアド
レス用のラッチ回路を備えた選択セグメントアドレス設
定回路（ＳＳＳ１，ＳＳＳ２，…）を含み、上位側列ア
ドレス信号ＡＤＣｕ（構成ビットＡ２，Ａ３，Ａ４およ
びその反転信号Ａ２＊，Ａ３＊，Ａ４＊）によるセグメ
ントスタートアドレスと対応するセグメントスタートア
ドレス用のラッチ回路をスタートアドレスラッチ信号に
従ってセットしてその出力のセグメントスタートアドレ
ス信号ＳＴＳＡをアクティブレベルにセットしかつ上位
側へ伝達し、上位側列アドレス信号ＡＤＣｕによるセグ
メントストップアドレスと対応するセグメントストップ
アドレス用のラッチ回路をストップアドレスラッチ信号
に従ってセットしてその出力のセグメントストップアド
レスＳＰＳＡをアクティブレベルにセットしてかつ下位
側へ伝達し、アクティブレベルのセグメントスタートア
ドレスＳＴＳＡがセットされたストップからアクティブ
レベルのセグメントストップアドレスＳＰＳＡがセット
されたセグメントまでのセグメントアドレス選択信号
（ＳＡＳｊ、ｊはセグメント番号）を選択レベルとし、
列アドレス選択回路１に供給する。
セルアレイの全列を隣接する所定数（図１では“４”）
の列ずつの複数のセグメントに区分した各セグメントそ
れぞれと対応して設けられ、それぞれセグメントスター
トアドレス用のラッチ回路及びセグメントストップアド
レス用のラッチ回路を備えた選択セグメントアドレス設
定回路（ＳＳＳ１，ＳＳＳ２，…）を含み、上位側列ア
ドレス信号ＡＤＣｕ（構成ビットＡ２，Ａ３，Ａ４およ
びその反転信号Ａ２＊，Ａ３＊，Ａ４＊）によるセグメ
ントスタートアドレスと対応するセグメントスタートア
ドレス用のラッチ回路をスタートアドレスラッチ信号に
従ってセットしてその出力のセグメントスタートアドレ
ス信号ＳＴＳＡをアクティブレベルにセットしかつ上位
側へ伝達し、上位側列アドレス信号ＡＤＣｕによるセグ
メントストップアドレスと対応するセグメントストップ
アドレス用のラッチ回路をストップアドレスラッチ信号
に従ってセットしてその出力のセグメントストップアド
レスＳＰＳＡをアクティブレベルにセットしてかつ下位
側へ伝達し、アクティブレベルのセグメントスタートア
ドレスＳＴＳＡがセットされたストップからアクティブ
レベルのセグメントストップアドレスＳＰＳＡがセット
されたセグメントまでのセグメントアドレス選択信号
（ＳＡＳｊ、ｊはセグメント番号）を選択レベルとし、
列アドレス選択回路１に供給する。
【００２３】選択列アドレス設定回路ＳＣＳｉ（ｉは列
番号）の具体的な回路例を図２に、また選択セグメント
アドレス設定回路ＳＳＳｊの具体的な回路例を図３に示
す。
番号）の具体的な回路例を図２に、また選択セグメント
アドレス設定回路ＳＳＳｊの具体的な回路例を図３に示
す。
【００２４】選択列アドレス設定回路ＳＣＳｉは、下位
側列アドレス信号ＡＤＣｄをデコードするＡＮＤ型の論
理ゲートＧ１１と、この論理に従ってラッチしスタート
アドレス信号（ＳＴＣＡ）をアクティブレベルにセット
するラッチ回路ＬＣ１１、及びストップアドレスラッチ
信号ＳＰＬに従ってラッチしストップアドレス信号（Ｓ
ＰＣＡ）をアクティブレベルにセットするラッチ回路Ｌ
Ｃ１２と、ラッチ回路ＬＣ１１の出力と下位側アドレス
からのスタートアドレス信号ＳＴＣＡａとのＯＲ処理を
行う論理ゲートＧ１３、及びラッチ回路ＬＣ１２の出力
と上位側アドレスからのストップアドレス信号ＳＰＣＡ
ａとのＯＲ処理を行う論理ゲートＧ１５と、ブロックラ
イト信号ＢＷ及び対応するセグメントアドレス選択信号
ＳＡＳｊがアクティブレベル，選択レベルのとき論理ゲ
ートＧ１３の出力を上位側アドレスに伝達する論理ゲー
トＧ１４、及び論理ゲートＧ１５の出力を下位側アドレ
スに伝達する論理ゲートＧ１６と、論理ゲートＧ１３，
Ｇ１５の出力のＡＮＤ処理を行う論理ゲートＧ１７と、
対応するセグメントアドレス選択信号ＳＡＳｊが選択レ
ベルのとき論理ゲートＧ１７の出力を列アドレス選択信
号ＣＳｉとして出力する論理ゲートＧ１８とを備えてい
る。
側列アドレス信号ＡＤＣｄをデコードするＡＮＤ型の論
理ゲートＧ１１と、この論理に従ってラッチしスタート
アドレス信号（ＳＴＣＡ）をアクティブレベルにセット
するラッチ回路ＬＣ１１、及びストップアドレスラッチ
信号ＳＰＬに従ってラッチしストップアドレス信号（Ｓ
ＰＣＡ）をアクティブレベルにセットするラッチ回路Ｌ
Ｃ１２と、ラッチ回路ＬＣ１１の出力と下位側アドレス
からのスタートアドレス信号ＳＴＣＡａとのＯＲ処理を
行う論理ゲートＧ１３、及びラッチ回路ＬＣ１２の出力
と上位側アドレスからのストップアドレス信号ＳＰＣＡ
ａとのＯＲ処理を行う論理ゲートＧ１５と、ブロックラ
イト信号ＢＷ及び対応するセグメントアドレス選択信号
ＳＡＳｊがアクティブレベル，選択レベルのとき論理ゲ
ートＧ１３の出力を上位側アドレスに伝達する論理ゲー
トＧ１４、及び論理ゲートＧ１５の出力を下位側アドレ
スに伝達する論理ゲートＧ１６と、論理ゲートＧ１３，
Ｇ１５の出力のＡＮＤ処理を行う論理ゲートＧ１７と、
対応するセグメントアドレス選択信号ＳＡＳｊが選択レ
ベルのとき論理ゲートＧ１７の出力を列アドレス選択信
号ＣＳｉとして出力する論理ゲートＧ１８とを備えてい
る。
【００２５】このような回路構成とすることにより、ブ
ロックライトモード時、セグメントアドレス選択信号Ｓ
ＡＳｊが非選択レベルのセグメントではスタートアドレ
ス信号（ＳＴＣＡ）の上位側アドレスへの伝達、ストッ
プアドレス信号（ＳＰＣＡ）の下位側アドレスへの伝達
がなく、セグメントアドレス選択信号ＳＡＳｊが選択レ
ベルのセグメントではスタートアドレス信号（ＳＴＣ
Ａ）が上位側アドレスへ、ストップアドレス信号（ＳＰ
ＣＡ）が下位側アドレスへと伝達されるので、選択され
た複数のセグメントのうち、最下位アドレスのセグメン
トのスタートアドレス信号（ＳＴＣＡ）がアクティブレ
ベルにセットされたアドレスから上位側の全てのアドレ
ス（ただし選択されたセグメントの）のスタートアドレ
ス信号用の論理ゲートＧ１３の出力がアクティブレベル
となり、最上位アドレスのセグメントのストップアドレ
ス信号（ＳＰＣＡ）がアクティブレベルにセットされた
アドレスから下位側の全てのアドレス（選択セグメント
の）のストップアドレス用の論理ゲートＧ１５の出力が
アクティブレベルとなり、論理ゲートＧ１７，Ｇ１８に
よって、アクティブレベルのスタートアドレス信号（Ｓ
ＴＣＡ）及びストップアドレス信号（ＳＰＣＡ）の重な
るアドレスの列アドレス選択信号ＣＳｉが選択レベルと
なる。
ロックライトモード時、セグメントアドレス選択信号Ｓ
ＡＳｊが非選択レベルのセグメントではスタートアドレ
ス信号（ＳＴＣＡ）の上位側アドレスへの伝達、ストッ
プアドレス信号（ＳＰＣＡ）の下位側アドレスへの伝達
がなく、セグメントアドレス選択信号ＳＡＳｊが選択レ
ベルのセグメントではスタートアドレス信号（ＳＴＣ
Ａ）が上位側アドレスへ、ストップアドレス信号（ＳＰ
ＣＡ）が下位側アドレスへと伝達されるので、選択され
た複数のセグメントのうち、最下位アドレスのセグメン
トのスタートアドレス信号（ＳＴＣＡ）がアクティブレ
ベルにセットされたアドレスから上位側の全てのアドレ
ス（ただし選択されたセグメントの）のスタートアドレ
ス信号用の論理ゲートＧ１３の出力がアクティブレベル
となり、最上位アドレスのセグメントのストップアドレ
ス信号（ＳＰＣＡ）がアクティブレベルにセットされた
アドレスから下位側の全てのアドレス（選択セグメント
の）のストップアドレス用の論理ゲートＧ１５の出力が
アクティブレベルとなり、論理ゲートＧ１７，Ｇ１８に
よって、アクティブレベルのスタートアドレス信号（Ｓ
ＴＣＡ）及びストップアドレス信号（ＳＰＣＡ）の重な
るアドレスの列アドレス選択信号ＣＳｉが選択レベルと
なる。
【００２６】選択された複数のセグメントのうちの最下
位アドレスのセグメントのスタートアドレス信号（ＳＴ
ＣＡ）がアクティブレベルにセットされたアドレス、及
び最上位アドレスのセグメントのストップアドレス信号
（ＳＰＣＡ）がアクティブレベルにセットされたアドレ
スは、共に下位側列アドレス信号ＡＤＣｄ及び上位側列
アドレス信号ＡＤＣｕを合せた列アドレス信号ＡＤＣ
（Ａ０〜Ａ４及びその反転信号Ａ０＊〜Ａ４＊）によっ
て指定されたアドレスであるので、列アドレス信号ＡＤ
Ｃによるスタートアドレスからストップアドレスまでの
列アドレス選択信号ＣＳｉを全て選択レベルとすること
ができ、これらの列アドレスを同時に選択して同一のデ
ータを一度に書込むことができる。
位アドレスのセグメントのスタートアドレス信号（ＳＴ
ＣＡ）がアクティブレベルにセットされたアドレス、及
び最上位アドレスのセグメントのストップアドレス信号
（ＳＰＣＡ）がアクティブレベルにセットされたアドレ
スは、共に下位側列アドレス信号ＡＤＣｄ及び上位側列
アドレス信号ＡＤＣｕを合せた列アドレス信号ＡＤＣ
（Ａ０〜Ａ４及びその反転信号Ａ０＊〜Ａ４＊）によっ
て指定されたアドレスであるので、列アドレス信号ＡＤ
Ｃによるスタートアドレスからストップアドレスまでの
列アドレス選択信号ＣＳｉを全て選択レベルとすること
ができ、これらの列アドレスを同時に選択して同一のデ
ータを一度に書込むことができる。
【００２７】すなわち、どのような範囲であっても、ス
タートアドレスの設定、ストップアドレスの設定及びス
タートアドレスからストップアドレスまでの全ての列ア
ドレスの選択の３段階でブロックライトを行うことがで
き、従来例に比べ大幅にその動作時間を短縮することが
できる。
タートアドレスの設定、ストップアドレスの設定及びス
タートアドレスからストップアドレスまでの全ての列ア
ドレスの選択の３段階でブロックライトを行うことがで
き、従来例に比べ大幅にその動作時間を短縮することが
できる。
【００２８】なお、通常の書込み、読出しは、ブロック
ライト信号ＢＷをインアクティブレベルとすることによ
り各列アドレス間が遮断され、スタートアドレスラッチ
信号ＳＴＬ及びストップアドレスラッチ信号ＳＰＬを同
時にアクティブレベルとすることにより、各セグメント
の下位側列アドレス信号ＡＤＣｄの指定する列アドレス
のラッチ回路ＬＣ１１，ＬＣ１２の出力がアクティブレ
ベルとなり、上位側列アドレス信号ＡＤＣｕで指定され
た１つのセグメントのセグメントアドレス選択信号ＳＡ
Ｓｊが選択レベルとなるので、１つのセグメントの１つ
の列アドレスすなわち列アドレス信号ＡＤＣで指定され
た１つの列アドレスの列アドレス選択信号ＬＳｉが選択
レベルとなる。
ライト信号ＢＷをインアクティブレベルとすることによ
り各列アドレス間が遮断され、スタートアドレスラッチ
信号ＳＴＬ及びストップアドレスラッチ信号ＳＰＬを同
時にアクティブレベルとすることにより、各セグメント
の下位側列アドレス信号ＡＤＣｄの指定する列アドレス
のラッチ回路ＬＣ１１，ＬＣ１２の出力がアクティブレ
ベルとなり、上位側列アドレス信号ＡＤＣｕで指定され
た１つのセグメントのセグメントアドレス選択信号ＳＡ
Ｓｊが選択レベルとなるので、１つのセグメントの１つ
の列アドレスすなわち列アドレス信号ＡＤＣで指定され
た１つの列アドレスの列アドレス選択信号ＬＳｉが選択
レベルとなる。
【００２９】図３に示された選択セグメントアドレス設
定回路ＳＳＳｊも、基本的には、選択列アドレス設定回
路ＳＣＳｉと同様の回路構成であるが、上位側アドレス
と１対１の対応となっているので、その分単純化されて
いる。また、基本的には同様の動作により、上位側アド
レス信号ＡＤＣｕの指定するスタートアドレスからスト
ップアドレスまでのセグメントアドレス選択信号ＳＡＳ
ｊを選択レベルとする。
定回路ＳＳＳｊも、基本的には、選択列アドレス設定回
路ＳＣＳｉと同様の回路構成であるが、上位側アドレス
と１対１の対応となっているので、その分単純化されて
いる。また、基本的には同様の動作により、上位側アド
レス信号ＡＤＣｕの指定するスタートアドレスからスト
ップアドレスまでのセグメントアドレス選択信号ＳＡＳ
ｊを選択レベルとする。
【００３０】図４は本発明の第２の実施の形態の選択列
アドレス設定回路の具体例を示す回路図である。
アドレス設定回路の具体例を示す回路図である。
【００３１】この実施の形態の選択列アドレス設定回路
ＳＣＳｉａは、スタートアドレス信号（ＳＴＣＡ）及び
ストップアドレス信号（ＳＰＣＡ）の伝達及びレベル設
定をトランジスタで行うようにしてもので、回路素子数
を図２の例より少なくすることができる。
ＳＣＳｉａは、スタートアドレス信号（ＳＴＣＡ）及び
ストップアドレス信号（ＳＰＣＡ）の伝達及びレベル設
定をトランジスタで行うようにしてもので、回路素子数
を図２の例より少なくすることができる。
【００３２】この選択列アドレス設定回路ＳＣＳｊａの
基本的な動作等は図２の例と同様であるが、スタートア
ドレス信号（ＳＴＣＡ）及びストップアドレス信号（Ｓ
ＰＣＡ）のアクティブレベルが低レベル（図２では高レ
ベル）となっており、またこれら信号のレベルを一旦プ
リチャージ信号ＰＣによって所定のレベルにプリチャー
ジしたのち、レベル設定を行っている。
基本的な動作等は図２の例と同様であるが、スタートア
ドレス信号（ＳＴＣＡ）及びストップアドレス信号（Ｓ
ＰＣＡ）のアクティブレベルが低レベル（図２では高レ
ベル）となっており、またこれら信号のレベルを一旦プ
リチャージ信号ＰＣによって所定のレベルにプリチャー
ジしたのち、レベル設定を行っている。
【００３３】なお、選択セグメントアドレス設定回路
も、図４と同様にして構成することができる。
も、図４と同様にして構成することができる。
【００３４】図５は本発明の第３の実施の形態の主要部
を示すブロック図である。
を示すブロック図である。
【００３５】この第３の実施の形態では、４列を１セグ
メントとするセグメントを第１の実施の形態の４倍備え
ている。すなわち、上位側列アドレス信号ＡＤＣｕが１
０ビット（反転信号も含めて）になっており、上位側列
アドレスＡＤＣｕのうちの下位側６ビット（Ａ２〜Ａ４
及びその反転信号）で第１の実施の形態と同様のセグメ
ントアドレスの選択制御を行い、かつその回路を４ブロ
ック備え、上位側列アドレスＡＤＣｕのうちの上位側４
ビット（Ａ５，Ａ６及びその反転信号）で４ブロックの
選択制御を行うようになっている。
メントとするセグメントを第１の実施の形態の４倍備え
ている。すなわち、上位側列アドレス信号ＡＤＣｕが１
０ビット（反転信号も含めて）になっており、上位側列
アドレスＡＤＣｕのうちの下位側６ビット（Ａ２〜Ａ４
及びその反転信号）で第１の実施の形態と同様のセグメ
ントアドレスの選択制御を行い、かつその回路を４ブロ
ック備え、上位側列アドレスＡＤＣｕのうちの上位側４
ビット（Ａ５，Ａ６及びその反転信号）で４ブロックの
選択制御を行うようになっている。
【００３６】４ブロックの選択制御は、上位側列アドレ
スＡＤＣｕのうちの上位側ビット（Ａ５，Ａ６及びその
反転信号Ａ５＊，Ａ６＊）をレベルを制御してセグメン
トアドレス選択回路２ａに供給する選択領域設定回路３
によって行い、セグメントアドレス選択回路２ａは、こ
の選択領域設定回路３からの信号と上位側列アドレス信
号ＡＤＣｕのうちの下位側ビット（Ａ２〜Ａ４，Ａ２＊
〜Ａ４＊）とを合せた信号をデコードしてセグメントア
ドレス選択信号ＳＡＳｊのレベルを決定するようになっ
ている。
スＡＤＣｕのうちの上位側ビット（Ａ５，Ａ６及びその
反転信号Ａ５＊，Ａ６＊）をレベルを制御してセグメン
トアドレス選択回路２ａに供給する選択領域設定回路３
によって行い、セグメントアドレス選択回路２ａは、こ
の選択領域設定回路３からの信号と上位側列アドレス信
号ＡＤＣｕのうちの下位側ビット（Ａ２〜Ａ４，Ａ２＊
〜Ａ４＊）とを合せた信号をデコードしてセグメントア
ドレス選択信号ＳＡＳｊのレベルを決定するようになっ
ている。
【００３７】選択領域設定回路３の具体的な回路例は、
図６（Ａ），（Ｂ）に示すように、ＯＲ型の論理ゲート
Ｇ３１〜Ｇ３４を備えて構成され、選択領域制御信号Ａ
ＳＣ（構成ビットＳ１，Ｓ２）によって上位側ビット
（Ａ５，Ａ６，Ａ５＊，Ａ６＊）のレベルを制御し、選
択する領域（ブロック）を１つにするか複数にするかを
決定する。
図６（Ａ），（Ｂ）に示すように、ＯＲ型の論理ゲート
Ｇ３１〜Ｇ３４を備えて構成され、選択領域制御信号Ａ
ＳＣ（構成ビットＳ１，Ｓ２）によって上位側ビット
（Ａ５，Ａ６，Ａ５＊，Ａ６＊）のレベルを制御し、選
択する領域（ブロック）を１つにするか複数にするかを
決定する。
【００３８】例えば、選択領域制御信号ＡＳＣを“０
０”とすると、上位側ビット（Ａ５，Ａ６，Ａ５＊，Ａ
６＊）はそのまたセグメントアドレス選択回路２ａに伝
達され、上位側アドレス信号ＡＤＣｕ全ビットによって
スタートアドレス及びストップアドレスが決定されるの
で図７（Ａ）に示すように、４ブロックを含むメモリ領
域ＭＡを１つの領域としたそのうちの１つの所定の領域
のセグメントアドレスが選択される。
０”とすると、上位側ビット（Ａ５，Ａ６，Ａ５＊，Ａ
６＊）はそのまたセグメントアドレス選択回路２ａに伝
達され、上位側アドレス信号ＡＤＣｕ全ビットによって
スタートアドレス及びストップアドレスが決定されるの
で図７（Ａ）に示すように、４ブロックを含むメモリ領
域ＭＡを１つの領域としたそのうちの１つの所定の領域
のセグメントアドレスが選択される。
【００３９】また、選択領域制御信号ＡＳＣを“０１”
として上位側ビットのうちの上位ビットＡ６，Ａ６＊を
“１”レベルに固定すると、図７（Ｂ）に示すように、
メモリ領域ＭＡを２つに区分してこの２つの領域それぞ
れにスタートアドレス，ストップアドレスが設定され、
この２つの領域それぞれのスタートアドレスからストッ
プアドレスまでのセグメントアドレスが選択される。
として上位側ビットのうちの上位ビットＡ６，Ａ６＊を
“１”レベルに固定すると、図７（Ｂ）に示すように、
メモリ領域ＭＡを２つに区分してこの２つの領域それぞ
れにスタートアドレス，ストップアドレスが設定され、
この２つの領域それぞれのスタートアドレスからストッ
プアドレスまでのセグメントアドレスが選択される。
【００４０】更に、選択領域制御信号ＡＳＣを“１１”
として上位側ビット全てを“１”レベルに固定すると、
図７（Ｃ）に示すように、メモリセルアレイ領域ＭＡを
４つに区分してこれら４つの領域それぞれの所定の領域
のセグメントアドレスを選択することができる。
として上位側ビット全てを“１”レベルに固定すると、
図７（Ｃ）に示すように、メモリセルアレイ領域ＭＡを
４つに区分してこれら４つの領域それぞれの所定の領域
のセグメントアドレスを選択することができる。
【００４１】従って、図１１に示すように列アドレスａ
〜ｂ、及び（Ｅ／２＋ａ）〜（Ｅ／２＋ｂ）に同一デー
タを書込むような場合、従来例では同じ動作を２度くり
返えす必要があったが、この実施の形態では１度で済
み、しかもその１度の動作も３段階の動作で済むので、
動作時間を大幅に短縮することができる。
〜ｂ、及び（Ｅ／２＋ａ）〜（Ｅ／２＋ｂ）に同一デー
タを書込むような場合、従来例では同じ動作を２度くり
返えす必要があったが、この実施の形態では１度で済
み、しかもその１度の動作も３段階の動作で済むので、
動作時間を大幅に短縮することができる。
【００４２】なお、上述の実施の形態においては、１つ
のセグメントの列の数を一例として“４”としたが、こ
の列は用途に応じて任意に決めることができる。また、
セグメント数もメモリ容量に応じて定めればよい。
のセグメントの列の数を一例として“４”としたが、こ
の列は用途に応じて任意に決めることができる。また、
セグメント数もメモリ容量に応じて定めればよい。
【００４３】また、上述の実施の形態においては、セグ
メントアドレス及び列アドレスを選択制御する例とした
が、選択列アドレス設定回路を、列アドレス信号の全ビ
ットをデコードしてスタートアドレス，ストップアドレ
スを設定するようにすればセグメントアドレス選択回路
は不要となる。またこの場合にはセグメントという概念
もなくなる。また、このような場合でも、列アドレス信
号のうちの最上位側のビットのレベルを制御することに
より、第３の実施の形態と同様に、複数の領域に同時に
同一のデータを書込むことができる。
メントアドレス及び列アドレスを選択制御する例とした
が、選択列アドレス設定回路を、列アドレス信号の全ビ
ットをデコードしてスタートアドレス，ストップアドレ
スを設定するようにすればセグメントアドレス選択回路
は不要となる。またこの場合にはセグメントという概念
もなくなる。また、このような場合でも、列アドレス信
号のうちの最上位側のビットのレベルを制御することに
より、第３の実施の形態と同様に、複数の領域に同時に
同一のデータを書込むことができる。
【００４４】
【発明の効果】以上説明したように本発明は、ブロック
ライトモード時、スタートアドレスからストップアドレ
スまでの全ての列アドレスを同時に選択してこの範囲の
領域に同一のデータを書込む構成としたので、どのよう
な範囲の領域であっても、スタートアドレスの設定，ス
トップアドレスの設定，スタートアドレスからストップ
アドレスまでの全ての列アドレスの選択という３段階で
その領域に同一のデータを書込むことができ、ブロック
ライト動作を速くすることができ、また、複数の領域に
同一のデータを書込む場合でも、選択領域設定回路によ
り、これら複数の領域を同時に選択できるので、上述と
同様に３段階の動作で複数の領域に同一のデータを書込
むことができ、ブロックライト動作を速くすることがで
きる効果がある。
ライトモード時、スタートアドレスからストップアドレ
スまでの全ての列アドレスを同時に選択してこの範囲の
領域に同一のデータを書込む構成としたので、どのよう
な範囲の領域であっても、スタートアドレスの設定，ス
トップアドレスの設定，スタートアドレスからストップ
アドレスまでの全ての列アドレスの選択という３段階で
その領域に同一のデータを書込むことができ、ブロック
ライト動作を速くすることができ、また、複数の領域に
同一のデータを書込む場合でも、選択領域設定回路によ
り、これら複数の領域を同時に選択できるので、上述と
同様に３段階の動作で複数の領域に同一のデータを書込
むことができ、ブロックライト動作を速くすることがで
きる効果がある。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】図１に示された実施の形態の選択列アドレス設
定回路の具体例を示す回路図である。
定回路の具体例を示す回路図である。
【図３】図１に示された実施の形態の選択セグメントア
ドレス設定回路の具体例を示す回路図である。
ドレス設定回路の具体例を示す回路図である。
【図４】本発明の第２の実施の形態の選択例アドレス設
定回路の具体例を示す回路図である。
定回路の具体例を示す回路図である。
【図５】本発明の第３の実施の形態の主要部を示すブロ
ック図である。
ック図である。
【図６】図５に示された実施の形態の選択領域設定回路
の具体例を示す回路図及びその動作を説明するための信
号レベルを示す図である。
の具体例を示す回路図及びその動作を説明するための信
号レベルを示す図である。
【図７】図５に示された実施の形態の動作を説明するた
めの選択領域を示す図である。
めの選択領域を示す図である。
【図８】従来の半導体記憶装置の一例を示すブロック図
である。
である。
【図９】図８に示された半導体記憶装置の主要部の詳細
なブロック図である。
なブロック図である。
【図１０】図９に示された半導体記憶装置の選択列アド
レス設定回路の具体例を示す回路図である。
レス設定回路の具体例を示す回路図である。
【図１１】図８〜図１０に示された半導体記憶装置の動
作を説明するためのメモリ領域とその選択領域を示す図
である。
作を説明するためのメモリ領域とその選択領域を示す図
である。
１，１ｘ 列アドレス選択回路 ２，２ａ，２ｘ セグメントアドレス選択回路 ３ 選択領域設定回路 １０ メモリセルアレイ ２０ 行選択回路 ３０ 列選択回路 ＳＣＳ１〜ＳＣＳ８，ＳＣＳｉ，ＳＣＳｉａ，ＳＣＳ１
ｘ〜ＳＣＳｎｘ，ＳＣＳｉｘ 選択列アドレス設定回
路 ＳＳＳ１，ＳＳＳ２，ＳＳＳｊ，ＳＳＳ１ｘ〜ＳＳＳｎ
ｘ 選択セグメントアドレス設定回路 ＬＣ１１，ＬＣ１２，ＬＣ２１，ＬＣ２２ ラッチ回
路
ｘ〜ＳＣＳｎｘ，ＳＣＳｉｘ 選択列アドレス設定回
路 ＳＳＳ１，ＳＳＳ２，ＳＳＳｊ，ＳＳＳ１ｘ〜ＳＳＳｎ
ｘ 選択セグメントアドレス設定回路 ＬＣ１１，ＬＣ１２，ＬＣ２１，ＬＣ２２ ラッチ回
路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/34 G11C 7/00
Claims (1)
- 【請求項１】 複数のメモリセルを行方向，列方向にマ
トリクス状に配置したメモリセルアレイの全メモリセル
列を隣接する所定数のメモリセル列ずつの複数のセグメ
ントに区分し、そのメモリセルアレイの所定の複数のメ
モリセル列それぞれの所定のメモリセルに同一のデータ
を書込むブロックライトモードにより、スタートアドレ
スと対応するメモリセル列からストップアドレスと対応
するメモリセル列までの全てのメモリセル列を同時に選
択して、これら選択したメモリセル列それぞれの所定の
メモリセルに同一のデータを書込む半導体記憶装置にお
いて、前記メモリセルアレイの複数のメモリセルを行単
位で選択する行選択回路と、列アドレス選択信号に従っ
て前記メモリセルアレイの所定のメモリセル列を選択す
る列選択回路と、前記メモリセルアレイの各メモリセル
列それぞれと対応して設けられた複数のスタートアドレ
ス用ラッチ回路及びストップアドレス用ラッチ回路を備
えブロックライトモード時に第１のタイミングでスター
トアドレスと対応するメモリセル列の前記スタートアド
レス用ラッチ回路にスタートアドレス信号をセットし第
２のタイミングでストップアドレスと対応するメモリセ
ル列の前記ストップアドレス用ラッチ回路にストップア
ドレス信号をセットして前記スタートアドレス信号と対
応するメモリセル列から前記ストップアドレス信号と対
応するメモリセル列までの前記列アドレス信号を選択レ
ベルとする列アドレス選択回路と、この列アドレス選択
回路の複数のスタートアドレス用ラッチ回路及びストッ
プアドレス用ラッチ回路を前記複数のゼグメントと対応
して区分し、前記複数のセグメントそれぞれと対応する
複数のセグメントスタートアドレス用ラッチ回路及びセ
グメントストップアドレス用ラッチ回路を備えブロック
ライトモード時に第１のタイミングで列アドレス信号の
所定の上位側ビットによるセグメントスタートアドレス
と対応する前記セグメントのセグメントスタートアドレ
ス用ラッチ回路にセグメントスタートアドレス信号をセ
ットし第２のタイミングで前記列アドレス信号の所定の
上位側ビットによるセグメントストップアドレスと対応
する前記セグメントのセグメントストップアドレス用ラ
ッチ回路にセグメントストップアドレス信号をセットし
て前記セグメントスタートアドレス信号と対応するセグ
メントから前記セグメントストップアドレス信号と対応
するセグメントまでのセグメントアドレス選択信号を選
択レベルとするセグメントアドレス選択回路とを有し、
前記列アドレス選択回路を、前記スタートアドレス信号
のスタートアドレス用ラッチ回路へのセット及びストッ
プアドレス信号のストップアドレス用ラッチ回路へのセ
ットを前記列アドレス信号の所定の下位側ビットにより
行うようにすると共に前記セグメントアドレス選択信号
と前記スタートアドレス信号及びストップアドレス信号
とによって下位側ビット及び上位側ビットを合せた前記
列アドレス信号によるスタートアドレスと対応するメモ
リセル列からストップアドレスと対応するメモリセル列
までの列アドレス選択信号を選択レベルとすることを特
徴とした半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31126695A JP3240897B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体記憶装置 |
| US08/756,518 US5920883A (en) | 1995-11-29 | 1996-11-26 | Memory device using block write mode, simultaneous column writes with column address selection circuit and segment start/stop address latches |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31126695A JP3240897B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153280A JPH09153280A (ja) | 1997-06-10 |
| JP3240897B2 true JP3240897B2 (ja) | 2001-12-25 |
Family
ID=18015076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31126695A Expired - Fee Related JP3240897B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5920883A (ja) |
| JP (1) | JP3240897B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2346990B (en) | 1999-02-20 | 2003-07-09 | Ibm | Client/server transaction data processing system with automatic distributed coordinator set up into a linear chain for use of linear commit optimization |
| JP2004334295A (ja) * | 2003-04-30 | 2004-11-25 | Yamaha Corp | 記憶装置 |
| CN100401371C (zh) * | 2004-02-10 | 2008-07-09 | 恩益禧电子股份有限公司 | 能够实现高速访问的图像存储器结构 |
| KR100668756B1 (ko) | 2005-10-12 | 2007-01-29 | 주식회사 하이닉스반도체 | 반도체 장치 |
| US8630934B2 (en) * | 2006-06-20 | 2014-01-14 | Omx Technology Ab | System and method for monitoring trading |
| US20120138223A1 (en) | 2011-09-29 | 2012-06-07 | General Electric Company | Uv-ir combination curing system and method of use for wind blade manufacture and repair |
| WO2017124088A1 (en) | 2016-01-14 | 2017-07-20 | Beaver-Visitec International (Us), Inc. | Ophthalmic marking device and method of using same |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2615050B2 (ja) * | 1987-05-25 | 1997-05-28 | 株式会社日立製作所 | 半導体メモリ |
| JPH0373489A (ja) * | 1989-08-14 | 1991-03-28 | Nec Corp | 半導体メモリ |
| US5134589A (en) * | 1989-10-30 | 1992-07-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a flash write function |
| JPH04216392A (ja) * | 1990-12-18 | 1992-08-06 | Mitsubishi Electric Corp | ブロックライト機能を備える半導体記憶装置 |
| JPH05182456A (ja) * | 1991-12-27 | 1993-07-23 | Nec Corp | 半導体メモリ回路 |
| JPH0620466A (ja) * | 1992-06-30 | 1994-01-28 | Nec Corp | フラッシュライト機能付き半導体メモリ装置 |
| US5422998A (en) * | 1993-11-15 | 1995-06-06 | Margolin; Jed | Video memory with flash fill |
| US5657287A (en) * | 1995-05-31 | 1997-08-12 | Micron Technology, Inc. | Enhanced multiple block writes to adjacent blocks of memory using a sequential counter |
-
1995
- 1995-11-29 JP JP31126695A patent/JP3240897B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-26 US US08/756,518 patent/US5920883A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09153280A (ja) | 1997-06-10 |
| US5920883A (en) | 1999-07-06 |
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| JPH0430119B2 (ja) | ||
| JPH07141885A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010918 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081019 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091019 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091019 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101019 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111019 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121019 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131019 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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