JP3953681B2 - カラムデコーダ - Google Patents
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- 230000000873 masking effect Effects 0.000 claims description 38
- 239000004065 semiconductor Substances 0.000 claims description 20
- 239000000872 buffer Substances 0.000 claims description 5
- 230000003139 buffering effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 12
- 238000003491 array Methods 0.000 description 5
- 230000003213 activating effect Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 2
- 230000009131 signaling function Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に、カラム選択ライン信号を活性化させるべき時に、任意のカラム選択ライン信号が非活性化状態を維持するように複数のカラム選択ライン信号を制御して、これによりデータをマスキングする半導体メモリ装置及びそのカラムデコーダに関する。
【０００２】
【従来の技術】
半導体メモリには、外部から入力されたデータをメモリセルに記憶するデータ書込み動作と、前記メモリセルに記憶されたデータを外部に出力するデータ読出し動作とがある。データ書込み及びデータ読出し動作を行う際に、全てのデータを書き込んだり読み出したりしない場合がある。例えば、データ書込み動作の際に、特定のタイミングで特定のメモリセルのデータが変更される必要がない場合は、該特定のメモリセルにデータが書き込まれないようにマスキングを行なう。
【０００３】
従来の半導体メモリ装置では、n個のカラム選択ライン信号のうちk個が活性化され、k個のマスキング信号M0乃至Mk-1のうちm個がア活性化される時、k個のデータ入出力ドライバーI／O-DRV0乃至I／O-DRVk-1のうちm個がディスエーブルされることで、メモリセルのうちk-m個にだけデータが同時に書き込まれる。
【０００４】
しかし、この時、データ入出力ドライバーI／O-DRV0乃至I／O-DRVk-1のうちm個がディスエーブルされる時間と、ディスエーブルされたm個のデータ入出力ドライバーに連結されたデータ入出力ラインを一定レベルの電圧にプリチャージまたはイコライズする時間とを的確に制御しにくいといった問題がある。更に、このような半導体メモリ装置では、データ入出力ライン及びデータ入出力ドライバーを各々k個具備する必要があり、チップサイズが増大するという問題もある。
【０００５】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、例えば、カラムアドレスとマスキング信号とによって制御されるカラム選択ライン信号を用いて、データが指定されたメモリセルに書き込まれることを防ぐカラム選択ライン信号を制御して、データのマスキングを行なう半導体メモリ装置を提供することにある。
【０００６】
本発明が解決しようとする他の技術的課題は、例えば、上記のような半導体メモリ装置に適用されるカラムデコーダを提供することにある。
【０００７】
【課題を解決するための手段】
前記課題を達成するために、この発明に係るは、ワードライン及びビットラインに連結された多数のメモリセルを含む多数のメモリセルアレイと、各々その一端が前記メモリセルアレイのうち何れか１つの第1メモリセルアレイのビットラインに連結され、その他端は第2メモリセルアレイのビットラインに連結され、カラムアドレス及び前記カラムアドレスに対応するビットラインにデータが書き込まれないように制御するためのマスキング信号によって制御されるカラム選択ライン信号に各々応答してオンされる多数のスイッチング部と、データを両方向に駆動する少なくとも１つのデータ入出力ドライバーと、前記データ入出力ドライバーの各々の出力と前記ビットラインとを連結するデータ入出力ラインとを含むことを特徴とする。
【０００８】
前記カラム選択ライン信号が同時に活性化される最大の個数をk個である場合、前記データ入出力ドライバーの個数は、k個以下であることが好ましい。この場合において、複数の前記マスキング信号のうちm個が活性化されるデータ書込み命令が発せられた時、複数の前記カラム選択ライン信号のうち(k-m)個が活性化されて、複数の前記スイッチング部のうち(k-m)個がオンされ、前記データ入出力ドライバーに入力されたデータが(k-m)個のメモリセルに同時に書き込まれることが好ましい。
【０００９】
前記他の課題を達成するために、この発明に係る半導体メモリ装置のカラムデコーダは、複数のカラム選択ライン信号を活性化させるか、複数の前記カラム選択ライン信号のうちk個を同時に活性化させるかを選択する選択信号、マスキング信号、及びカラムアドレスの下位ビットを各々入力してデコードすることにより、何れか１つまたはk個以下が同時にイネーブルされるk個のプリデコーダと、前記プリデコーダからの出力信号及びカラムアドレスの上位ビットを入力してデコードすることにより、多数のカラム選択ライン信号を出力するメーンデコーダとを具備し、前記選択信号がk個のカラム選択ライン信号を同時に活性化させることを示す論理状態で、かつk個の前記マスキング信号のうちm個が活性化された場合に、複数の前記プリデコーダのうち(k-m)個がイネーブルされて、複数の前記カラム選択ライン信号のうちk-m個が同時に活性化されることを特徴とする。
【００１０】
前記選択信号が１つのカラム選択ライン信号を活性化させることを示す論理状態で、かつ前記k個のマスキング信号が非活性化された場合に、前記プリデコーダのうち何れか１つがイネーブルされて、前記プリデコーダから出力される信号のうち何れか１つだけが活性化されることが好ましい。
【００１１】
前記プリデコーダは、イネーブルクロックを入力し、前記イネーブルクロックによってイネーブルされることが好ましい。
【００１２】
前記プリデコーダは、各々、前記カラムアドレスの下位ビットに関係なく、マスキング信号をバッファリングする第1論理部と、前記カラムアドレスの下位ビットをの論理状態が所定の組み合わせの場合に出力信号を活性化させる第2論理部と、前記第1論理部からの出力信号と前記第2論理部からの出力信号のうち何れか１つを選択する第3論理部とからなり、前記第3論理部からの出力信号が活性化される際に、前記メーンデコーダがイネーブルされることが好ましい。
【００１３】
この発明によれば、例えば、データのマスキングのための信号のタイミングの調整が容易になる。
【００１４】
また、この発明によれば、例えば、データ入出力ライン及びデータ入出力ドライバーの数を減らすことができ、これにより、例えば、チップサイズを小さくすることができる。
【００１５】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達せられる目的を十分に理解するには、本発明の好適な実施の形態及びそれを説明する図面の内容を参照する必要がある。
【００１６】
以下、添付した図面に基づき本発明の好適な実施の形態について詳細に説明する。図１は、本発明の好適な実施の形態に係る半導体メモリ装置の概略的な構成を示す図である。
【００１７】
図1に示すように、本発明の好適な実施の形態に係る半導体メモリ装置2は、第1及び第2メモリセルアレイA1及びA2、多数のスイッチング部S0乃至Sn-1、第1及び第2データ入出力ラインI／O-line1及びI／O-line2、並びに第1及び第2データ入出力ドライバーI／O-DRV1及びI／O DRV2を具備する。
【００１８】
第1、第2メモリセルアレイA1、A2は、各々、多数のワードラインWL、多数のビットラインBL10乃至BL1n-1、BL20乃至BL2n-1、及びワードラインWLの何れか１本とビットラインBL10乃至BL1n-1、BL20乃至BL2n-1の何れか１本に連結された多数のメモリセルを含む。
【００１９】
スイッチング部S0乃至Sn-1は、各々、カラム選択ライン信号CSL0乃至CSLn-1のうち該当するカラム選択ライン信号に制御されて、第1、第2メモリセルアレイA1、A2に形成されたビットラインBL10乃至BL1n-1、BL20乃至BL2n-1のうち何れか１本を選択するものであって、NMOSトランジスタN0乃至Nn-1で形成される。
【００２０】
カラム選択ライン信号CSL0乃至CSLn-1は、ビットラインBL10乃至BL1n-1、BL20乃至BL2n-1を第1及び第2データ入出力ラインI／O-line1、I／O-line2に連結するために、図２に示すカラムデコーダから出力される信号であって、各々カラムアドレスCAと、該カラムアドレスCAに対応するビットラインにデータが書き込まれないように制御するマスキング信号との組み合わせによって制御される信号である。
【００２１】
NMOSトランジスタN0乃至Nn-1は、各々、ゲートにカラム選択ライン信号CSL0乃至CSLn-1のうち該当するカラム選択信号が入力され、ソースに第1メモリセルアレイA1に形成されたビットラインBL10乃至BL1n-1のうち対応するビットラインが連結され、ドレインに第1メモリセルアレイA1と隣り合う第2メモリセルアレイA2に形成されたビットラインBL20乃至BL2n-1のうち対応するビットラインが連結されている。つまり、NMOSトランジスタN0乃至Nn-1は、対応するカラム選択ライン信号CSL0乃至CSLn-1の活性化によってターンオンされる。
【００２２】
ビットラインBL10乃至BL1n-1、BL20乃至BL2n-1とNMOSトランジスタN0乃至Nn-1との間には、各々ビットラインセンス増幅器（図示せず）が形成されており、該増幅器は、ビットラインBL10乃至BL1n-1、BL20乃至BL2n-1に載せられたデータを感知して増幅する働きをする。
【００２３】
第1及び第2データ入出力ドライバーI／O-DRV1及びI／O-DRV2は、データを駆動するためのものであって両方向に動作する。第1及び第2データ入出力ラインI／O line1及びI／O line2は、活性化されたスイッチング部に連結されたビットラインを第1及び第2データ入出力ドライバーI／O-DRV1、I／O-DRV2に連結する。従って、読出しモードでは、活性化されたスイッチング部に連結されたビットラインに載せられたデータは、第1及び第2データ入出力ドライバーI／O-DRV1、I／O-DRV2に伝達される。そして、書込みモードでは、第1及び第2データ入出力ドライバーI／O-DRV1及びI／O-DRV2から出力されたデータが、活性化されたスイッチング部に連結されたビットラインに伝達される。
【００２４】
第1メモリセルアレイA1に形成されたワードラインWLのうち何れか1つが活性化される時に、データが第1メモリセルアレイA1に形成されたメモリセルのうちk個に同時に書き込まれる動作について説明する。
【００２５】
まず、k個、例えば0乃至k-1番のカラム選択ライン信号CSL0乃至CSLk-1が論理ハイにアクティブされれば、0乃至k-1のNMOSトランジスタN0乃至Nk-1がターンオンされて、第1及び第2データ入出力ドライバーI／O-DRV1及びI／O-DRV22に入力されたデータは、交互に、データ入出力ラインI／O-line0及びI／O-line1を介して第1メモリセルアレイA1の0乃至k-1ビットラインBL10乃至BL1k-1に伝達され、第1メモリセルアレイA1のk個のメモリセルに同時に貯蔵される。
【００２６】
つまり、第1データ入出力ドライバーI／O-DRV1に入力されたデータは、第1データ入出力ラインI／O-line1を介して第1メモリセルアレイA1の偶数番のビットラインBL10、BL12、…、BL1k-2に同時に伝達され、第2データ入出力ドライバーI／O-DRV2に入力されたデータは、第2データ入出力ラインI／O-line2を介して第1メモリセルアレイA1の奇数番のビットラインBL11、BL13、…、BL1k-1に同時に伝達される。
【００２７】
第1メモリセルアレイA1の0乃至k-1ビットラインBL10乃至BL1k-1にデータが伝達される一方で、第2メモリセルアレイA2の0乃至k-1ビットラインBL20乃至BL2k-1にデータが伝達されないのは、第1メモリセルアレイA1の0乃至k-1ビットラインBL10乃至BL1k-1に連結されたセンス増幅器はイネーブルされる反面、0乃至k-1ビットラインBL20乃至BL2k-1に連結されたセンス増幅器はディスエーブルされるためである。
【００２８】
しかし、この時、0乃至k-1番のカラム選択ライン信号CSL0乃至CSLk-1に含まれたk個のマスキング信号のうちm個が活性化されると、0乃至k-1番のカラム選択ライン信号CSL0乃至CSLk-1のうちk-mのみが活性化される。そこで、0乃至k-1のNMOSトランジスタN0乃至Nk-1のうちm個はターンオフされ、k-m個はターンオンされて、第1及び第2データ入出力ドライバーI／O-DRV1及びI／O-DRV2に入力されたデータは、データ入出力ラインI／O-line0乃至I／O-linek-1を介して第1メモリセルアレイA1の0乃至k-1ビットラインBL10乃至BL1k-1のうちk-m個に同時に伝達され、第1メモリセルアレイA1のメモリセルのうちk-m個に同時に貯蔵される。
【００２９】
この実施の形態は、データ入出力ライン及びデータ入出力ドライバーが２つの場合の構成例であるが、これらの個数をカラム選択ライン信号が同時に活性化される最大個数であるk個以下とすることもできる。また、この実施の形態は、データ書込み命令時にカラム選択ライン信号を制御してデータをマスキングする構成例であるが、データ読出し命令の際にデータ出力バッファを制御してデータをマスキングする構成を採用することもできる。
【００３０】
以上のように、本発明の好適な実施の形態に係る半導体メモリ装置は、マスキング信号の機能をカラム選択ライン信号に含め、マスキング信号の機能を含むカラム選択ライン信号によってスイッチング部S0乃至Sn-1を制御することにより、データ入出力ライン及びデータ入出力ドライバーの数をカラム選択ライン信号が同時に活性化される最大個数であるk個以下に減らすることができる。従って、例えばチップサイズを小さくすることができるという利点がある。
【００３１】
図２は、図１に示すカラム選択ライン信号CSL0乃至CSLn-1を生成する回路の構成例を示す図である。図2に示すカラムデコーダ31は、k個のマスキング信号M0乃至Mk-1、カラムアドレスの下位ビットCAi、及び選択信号PBWを入力して、これに従って多数のカラム選択ライン信号CSL0乃至CSLn-1のうち何れか1つ以上を活性化して出力する回路であって、k個のプリデコーダ40、41、42…、及び1つのメインデコーダ61を含む。
【００３２】
選択信号PBWは、カラム選択ライン信号CSL0乃至CSLn-1のうち1乃至k個の何れかの個数を同時に活性化させる信号である。
【００３３】
プリデコーダ40、41、…は、イネーブルクロックPCLKD（図3参照）によってイネーブルされ、各々マスキング信号M0乃至Mk-1のうち何れか1つ、カラムアドレスの下位ビットCAi、及び選択信号PBWを入力してデコードする回路であって、選択信号PBW及びマスキング信号M0乃至Mk-1に応じて、何れか1つまたはk個以下のプリデコーダが同時にイネーブルされる。
【００３４】
カラムアドレスの下位ビットCAiをｉ個、上位ビットをj個とするとき、プリデコーダ40、41、…及びマスキング信号M0乃至Mk-1の個数kは2i個で、カラム選択ライン信号CSL0乃至CSLn-1の個数nは2i+jとなる。例えば、カラムアドレスの下位ビットCAiが3個であれば、プリデコーダ40、41、…及びマスキング信号M0乃至Mk-1の個数kは8（=23）となる。
【００３５】
メインデコーダ61は、カラムアドレスの上位ビットCAj及びプリデコーダ40、41、…から出力された信号Z0、Z1、…、Zk-1のうち活性化された信号を入力してデコードすることにより、n（=2i+j）個のカラム選択ライン信号CSL0乃至CSLn-1のうちk個以下を活性化させる。
【００３６】
図３は、カラムアドレスの下位ビットCAiが３ビット（CA0、CA1、CA2）である場合における8個のプリデコーダの構成例を示す図である。図3に示すように、8個のプリデコーダ40、41、…、47は、イネーブルクロックPCLKDによってイネーブルされる。
【００３７】
選択信号PBWが、カラム選択ライン信号CSL0乃至CSLn-1のうち何れか1つだけ活性化させるための論理状態となり、かつ8個のマスキング信号M0乃至M7全てが非活性化される場合は、カラムアドレスCA0、CA1、CA2に応じて、プリデコーダ40、41、…、47のうち何れか1つだけがイネーブルされて、プリデコーダ40、41、…から出力される信号Z0、Z1、…、Z7のうち何れか1つが活性化される。例えば、カラムアドレスCA2、CA1、CA0が000の場合は、プリデコーダ40だけがイネーブルされてプリデコーダ40の出力信号Z0だけが活性化され、カラムアドレスCA2、CA1、CA0が111の場合は、プリデコーダ47の出力信号Z7だけが活性化される。
【００３８】
また、選択信号PBWが、カラム選択ライン信号CSL0乃至CSLn-1のうち8個を同時に活性化させるための論理状態であり、かつ8個のマスキング信号M0乃至M7の全てが非活性化される場合は、プリデコーダ40、41、…、47の全てがイネーブルされてプリデコーダ40、41、…、47から出力される信号Z0、Z1、…、Zk-1の全てが活性化される。
【００３９】
しかし、選択信号PBWがカラム選択ライン信号CSL0乃至CSLn-1のうち8個を同時に活性化させるための論理状態であっても、8個のマスキング信号M0乃至M7のうちm個だけが活性化される場合は、プリデコーダ40、41、…、47のうちk-m個だけがイネーブルされて、プリデコーダ40、41、…、47から出力される信号Z0、Z1、…、Zk-1のうちk-m個だけが活性化される。
【００４０】
図4Aは、プリデコーダ40の構成例を示す図であり、図4Bは、プリデコーダ47の構成例を示す図である。
【００４１】
図4Aに示すように、プリデコーダ40は、0乃至2番のカラムアドレスCA0、CA1、CA2に関係なく、0番のマスキング信号M0をバッファリングする第1論理部91と、0乃至2番のカラムアドレスCA0、CA1、CA2の論理が特定の組合わせの場合に出力を活性化させる第2論理部92、及び第1論理部91から出力された信号と第2論理部92から出力された信号のうち何れか1つを選択する第3論理部93からなる。
【００４２】
プリデコーダ40、47の出力端に形成されるメインデコーダ（図2における61）は、プリデコーダ40、47から出力される信号Z0、Z7が論理ローの際にイネーブルされるローイネーブル回路の場合は、第1論理部91は、0番のマスキング信号M0を反転させるインバータ71と、インバータ71から出力された信号及び第1制御信号PBWDを入力する第1NANDゲート72とを具備し、第2論理部92は、0乃至2番のカラムアドレスCA0、CA1、CA2が各々反転された信号を入力する第2NANDゲート73と、第2NANDゲート73から出力された信号及び第2制御信号PBWBを入力する第3NANDゲート74とを具備し、第3論理部93は、第1及び第3NANDゲート72及び74から出力された信号及びイネーブルクロックPCLKDを入力する第4NANDゲート75、及び第4NANDゲート75から出力された信号をバッファリングするインバータ76、77を具備する。
【００４３】
プリデコーダ47は、第2NANDゲート83が0乃至2番のカラムアドレスCA0、CA1、CA2をそのまま入力する以外は、プリデコーダ40と同様である。
【００４４】
従って、プリデコーダ40の第2NANDゲート73は、0乃至2番のカラムアドレスCA0、CA1、CA2がいずれも0の時にだけ論理ローを出力し、カラムデコーダ47の第2NANDゲート83は、0乃至2番のカラムアドレスCA0、CA1、CA2がいずれも1の時にだけ論理ローを出力する。
【００４５】
その他、プリデコーダ（図3における41乃至46）も、第2NANDゲートが0乃至2番のカラムアドレスCA0、CA1、CA2のうち何れか1つ以上を反転した上で入力する以外は、プリデコーダ40、47と同様である。
【００４６】
図５は、選択信号PBWに従って第１及び第２制御信号PBWD及びPBWBを生成する回路を示す図である。図5に示すように、各プリデコーダに入力される第2制御信号PBWBは、インバータ97によって選択信号PBWが反転された信号であり、第1制御信号PBWDは、インバータ98によって第2制御信号PBWBが反転された信号である。
【００４７】
図4及び図5に基づきプリデコーダ40、47の動作について説明する。
【００４８】
選択信号PBWが論理ハイであれば、第2制御信号PBWBが論理ローとなって、第3NANDゲート74、84は、0乃至2番のカラムアドレスCA0、CA1、CA2に関係なく、常に論理ハイを出力する。従って、プリデコーダ40、47から出力される信号Z0、Z7は、各々0番及び7番のマスキング信号M0、M7を反転させた信号となる。例えば、選択信号PBWが論理ハイの状態で、0番のマスキング信号M0が論理ローであり、7番のマスキング信号M7が論理ハイであれば、プリデコーダ40の出力信号Z0は論理ハイに非活性化され、プリデコーダ47は論理ローに活性化される。
【００４９】
次いで、選択信号PBWが論理ローであれば、第1制御信号PBWDが論理ローになって、第1NANDゲート72、82は、0番及び7番のマスキング信号M0、M7に関係なく、常に論理ハイを出力する。従って、プリデコーダ40、47から出力される信号Z0、Z7は、各々第2NANDゲート73、83から出力された信号の論理状態と同様である。例えば、選択信号PBWが論理ローで、かつ0乃至2番のカラムアドレスCA0、CA1、CA2が111であれば、プリデコーダ40の第2NANDゲート73は論理ハイを出力し、プリデコーダ47の第2NANDゲート83は論理ローを出力することにより、プリデコーダ40の出力信号Z0は論理ハイに非活性化され、プリデコーダ47の出力信号Z7は論理ローに活性化される。
【００５０】
ここで、メインデコーダ（図2における61）に入力される上位カラムアドレスCAjが5個のビット、つまり3乃至7番のビットCA3乃至CA7からなる場合は、メインデコーダ66は、256（=28）個のカラム選択ライン信号CSL0乃至CSLn-1を制御する。
【００５１】
図2において、選択信号PBWが論理ハイで、かつマスキング信号M0乃至Mk-1のうちm個が論理ローに活性化された場合、プリデコーダ40、41、…から出力された信号Z0、Z1、…、Z7のうちk-m個だけが論理ローに活性化される。この場合、カラムデコーダ（図2参照）を具備した半導体メモリ装置（図1参照）におけるデータ書込み命令の実行時には、NMOSトランジスタN0乃至Nn-1のうちk-m個がターンオンされて、k-m個のメモリセルにデータが書き込まれる。
【００５２】
一方、選択信号PBWが論理ローであれば、k個のプリデコーダ40、41、…のうちカラムアドレスの下位ビットによって特定される1つのプリデコーダだけが論理ローに活性化されて、メインデコーダ66から出力されるn個のカラム選択ライン信号CSL0乃至CSLn-1のうち何れか1つだけが活性化される。この場合、半導体メモリ装置（図1参照）におけるデータ書込み命令時には、NMOSトランジスタN0乃至Nn-1のうち何れか1つだけがターンオンされて、１つのメモリセルだけにデータが書き込まれる。
【００５３】
以上、特定の実施の形態を挙げて本発明を説明したが、本発明は、この特定の実施の形態に限定されず、これを変形又は改良等した実施の形態も含む。
【００５４】
【発明の効果】
本発明によれば、例えば、データのマスキングのための信号のタイミングの調整が容易になる。
【００５５】
また、本発明によれば、例えば、データ入出力ライン及びデータ入出力ドライバーの数を減らすことができ、これにより、例えば、チップサイズを小さくすることができる。
【図面の簡単な説明】
【図１】カラム選択ライン信号を制御してデータをマスキングする本発明の好適な実施の形態に係る半導体メモリ装置を概略的に示す図である。
【図２】図1に示すカラム選択ライン信号を発生するカラムデコーダの構成例を示す図である。
【図３】図2に示すカラムデコーダでカラムアドレスの下位ビットCAiがCA2、CA1、CA0の3ビットの場合に対応する8個のプリデコーダの構成例を示す図である。
【図４Ａ】図3に示すプリデコーダの構成例を示す図である。
【図４Ｂ】図3に示すプリデコーダの構成例を示す図である。
【図５】図4に示す第1及び第2制御信号PBWD及びPBWBを発生する回路の構成例を示す図である。
【符号の説明】
2 半導体装置、
A1 第１メモリセルアレイ、
A2 第２メモリセルアレイ、
S0〜Sn-1 スイッチング部、
I／O-line1…第１データ入出力ライン、
I／O-line2…第２データ入出力ライン、
I／O-DRV1…第１データ入出力ドライバ、
I／O-DRV2…第２データ入出力ドライバ、
WL ワードライン、
BL10〜BL1n-1、BL20〜BL2n-1 ビットライン、
N0〜Nn-1 NMOSトランジスタ
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に、カラム選択ライン信号を活性化させるべき時に、任意のカラム選択ライン信号が非活性化状態を維持するように複数のカラム選択ライン信号を制御して、これによりデータをマスキングする半導体メモリ装置及びそのカラムデコーダに関する。
【０００２】
【従来の技術】
半導体メモリには、外部から入力されたデータをメモリセルに記憶するデータ書込み動作と、前記メモリセルに記憶されたデータを外部に出力するデータ読出し動作とがある。データ書込み及びデータ読出し動作を行う際に、全てのデータを書き込んだり読み出したりしない場合がある。例えば、データ書込み動作の際に、特定のタイミングで特定のメモリセルのデータが変更される必要がない場合は、該特定のメモリセルにデータが書き込まれないようにマスキングを行なう。
【０００３】
従来の半導体メモリ装置では、n個のカラム選択ライン信号のうちk個が活性化され、k個のマスキング信号M0乃至Mk-1のうちm個がア活性化される時、k個のデータ入出力ドライバーI／O-DRV0乃至I／O-DRVk-1のうちm個がディスエーブルされることで、メモリセルのうちk-m個にだけデータが同時に書き込まれる。
【０００４】
しかし、この時、データ入出力ドライバーI／O-DRV0乃至I／O-DRVk-1のうちm個がディスエーブルされる時間と、ディスエーブルされたm個のデータ入出力ドライバーに連結されたデータ入出力ラインを一定レベルの電圧にプリチャージまたはイコライズする時間とを的確に制御しにくいといった問題がある。更に、このような半導体メモリ装置では、データ入出力ライン及びデータ入出力ドライバーを各々k個具備する必要があり、チップサイズが増大するという問題もある。
【０００５】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、例えば、カラムアドレスとマスキング信号とによって制御されるカラム選択ライン信号を用いて、データが指定されたメモリセルに書き込まれることを防ぐカラム選択ライン信号を制御して、データのマスキングを行なう半導体メモリ装置を提供することにある。
【０００６】
本発明が解決しようとする他の技術的課題は、例えば、上記のような半導体メモリ装置に適用されるカラムデコーダを提供することにある。
【０００７】
【課題を解決するための手段】
前記課題を達成するために、この発明に係るは、ワードライン及びビットラインに連結された多数のメモリセルを含む多数のメモリセルアレイと、各々その一端が前記メモリセルアレイのうち何れか１つの第1メモリセルアレイのビットラインに連結され、その他端は第2メモリセルアレイのビットラインに連結され、カラムアドレス及び前記カラムアドレスに対応するビットラインにデータが書き込まれないように制御するためのマスキング信号によって制御されるカラム選択ライン信号に各々応答してオンされる多数のスイッチング部と、データを両方向に駆動する少なくとも１つのデータ入出力ドライバーと、前記データ入出力ドライバーの各々の出力と前記ビットラインとを連結するデータ入出力ラインとを含むことを特徴とする。
【０００８】
前記カラム選択ライン信号が同時に活性化される最大の個数をk個である場合、前記データ入出力ドライバーの個数は、k個以下であることが好ましい。この場合において、複数の前記マスキング信号のうちm個が活性化されるデータ書込み命令が発せられた時、複数の前記カラム選択ライン信号のうち(k-m)個が活性化されて、複数の前記スイッチング部のうち(k-m)個がオンされ、前記データ入出力ドライバーに入力されたデータが(k-m)個のメモリセルに同時に書き込まれることが好ましい。
【０００９】
前記他の課題を達成するために、この発明に係る半導体メモリ装置のカラムデコーダは、複数のカラム選択ライン信号を活性化させるか、複数の前記カラム選択ライン信号のうちk個を同時に活性化させるかを選択する選択信号、マスキング信号、及びカラムアドレスの下位ビットを各々入力してデコードすることにより、何れか１つまたはk個以下が同時にイネーブルされるk個のプリデコーダと、前記プリデコーダからの出力信号及びカラムアドレスの上位ビットを入力してデコードすることにより、多数のカラム選択ライン信号を出力するメーンデコーダとを具備し、前記選択信号がk個のカラム選択ライン信号を同時に活性化させることを示す論理状態で、かつk個の前記マスキング信号のうちm個が活性化された場合に、複数の前記プリデコーダのうち(k-m)個がイネーブルされて、複数の前記カラム選択ライン信号のうちk-m個が同時に活性化されることを特徴とする。
【００１０】
前記選択信号が１つのカラム選択ライン信号を活性化させることを示す論理状態で、かつ前記k個のマスキング信号が非活性化された場合に、前記プリデコーダのうち何れか１つがイネーブルされて、前記プリデコーダから出力される信号のうち何れか１つだけが活性化されることが好ましい。
【００１１】
前記プリデコーダは、イネーブルクロックを入力し、前記イネーブルクロックによってイネーブルされることが好ましい。
【００１２】
前記プリデコーダは、各々、前記カラムアドレスの下位ビットに関係なく、マスキング信号をバッファリングする第1論理部と、前記カラムアドレスの下位ビットをの論理状態が所定の組み合わせの場合に出力信号を活性化させる第2論理部と、前記第1論理部からの出力信号と前記第2論理部からの出力信号のうち何れか１つを選択する第3論理部とからなり、前記第3論理部からの出力信号が活性化される際に、前記メーンデコーダがイネーブルされることが好ましい。
【００１３】
この発明によれば、例えば、データのマスキングのための信号のタイミングの調整が容易になる。
【００１４】
また、この発明によれば、例えば、データ入出力ライン及びデータ入出力ドライバーの数を減らすことができ、これにより、例えば、チップサイズを小さくすることができる。
【００１５】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達せられる目的を十分に理解するには、本発明の好適な実施の形態及びそれを説明する図面の内容を参照する必要がある。
【００１６】
以下、添付した図面に基づき本発明の好適な実施の形態について詳細に説明する。図１は、本発明の好適な実施の形態に係る半導体メモリ装置の概略的な構成を示す図である。
【００１７】
図1に示すように、本発明の好適な実施の形態に係る半導体メモリ装置2は、第1及び第2メモリセルアレイA1及びA2、多数のスイッチング部S0乃至Sn-1、第1及び第2データ入出力ラインI／O-line1及びI／O-line2、並びに第1及び第2データ入出力ドライバーI／O-DRV1及びI／O DRV2を具備する。
【００１８】
第1、第2メモリセルアレイA1、A2は、各々、多数のワードラインWL、多数のビットラインBL10乃至BL1n-1、BL20乃至BL2n-1、及びワードラインWLの何れか１本とビットラインBL10乃至BL1n-1、BL20乃至BL2n-1の何れか１本に連結された多数のメモリセルを含む。
【００１９】
スイッチング部S0乃至Sn-1は、各々、カラム選択ライン信号CSL0乃至CSLn-1のうち該当するカラム選択ライン信号に制御されて、第1、第2メモリセルアレイA1、A2に形成されたビットラインBL10乃至BL1n-1、BL20乃至BL2n-1のうち何れか１本を選択するものであって、NMOSトランジスタN0乃至Nn-1で形成される。
【００２０】
カラム選択ライン信号CSL0乃至CSLn-1は、ビットラインBL10乃至BL1n-1、BL20乃至BL2n-1を第1及び第2データ入出力ラインI／O-line1、I／O-line2に連結するために、図２に示すカラムデコーダから出力される信号であって、各々カラムアドレスCAと、該カラムアドレスCAに対応するビットラインにデータが書き込まれないように制御するマスキング信号との組み合わせによって制御される信号である。
【００２１】
NMOSトランジスタN0乃至Nn-1は、各々、ゲートにカラム選択ライン信号CSL0乃至CSLn-1のうち該当するカラム選択信号が入力され、ソースに第1メモリセルアレイA1に形成されたビットラインBL10乃至BL1n-1のうち対応するビットラインが連結され、ドレインに第1メモリセルアレイA1と隣り合う第2メモリセルアレイA2に形成されたビットラインBL20乃至BL2n-1のうち対応するビットラインが連結されている。つまり、NMOSトランジスタN0乃至Nn-1は、対応するカラム選択ライン信号CSL0乃至CSLn-1の活性化によってターンオンされる。
【００２２】
ビットラインBL10乃至BL1n-1、BL20乃至BL2n-1とNMOSトランジスタN0乃至Nn-1との間には、各々ビットラインセンス増幅器（図示せず）が形成されており、該増幅器は、ビットラインBL10乃至BL1n-1、BL20乃至BL2n-1に載せられたデータを感知して増幅する働きをする。
【００２３】
第1及び第2データ入出力ドライバーI／O-DRV1及びI／O-DRV2は、データを駆動するためのものであって両方向に動作する。第1及び第2データ入出力ラインI／O line1及びI／O line2は、活性化されたスイッチング部に連結されたビットラインを第1及び第2データ入出力ドライバーI／O-DRV1、I／O-DRV2に連結する。従って、読出しモードでは、活性化されたスイッチング部に連結されたビットラインに載せられたデータは、第1及び第2データ入出力ドライバーI／O-DRV1、I／O-DRV2に伝達される。そして、書込みモードでは、第1及び第2データ入出力ドライバーI／O-DRV1及びI／O-DRV2から出力されたデータが、活性化されたスイッチング部に連結されたビットラインに伝達される。
【００２４】
第1メモリセルアレイA1に形成されたワードラインWLのうち何れか1つが活性化される時に、データが第1メモリセルアレイA1に形成されたメモリセルのうちk個に同時に書き込まれる動作について説明する。
【００２５】
まず、k個、例えば0乃至k-1番のカラム選択ライン信号CSL0乃至CSLk-1が論理ハイにアクティブされれば、0乃至k-1のNMOSトランジスタN0乃至Nk-1がターンオンされて、第1及び第2データ入出力ドライバーI／O-DRV1及びI／O-DRV22に入力されたデータは、交互に、データ入出力ラインI／O-line0及びI／O-line1を介して第1メモリセルアレイA1の0乃至k-1ビットラインBL10乃至BL1k-1に伝達され、第1メモリセルアレイA1のk個のメモリセルに同時に貯蔵される。
【００２６】
つまり、第1データ入出力ドライバーI／O-DRV1に入力されたデータは、第1データ入出力ラインI／O-line1を介して第1メモリセルアレイA1の偶数番のビットラインBL10、BL12、…、BL1k-2に同時に伝達され、第2データ入出力ドライバーI／O-DRV2に入力されたデータは、第2データ入出力ラインI／O-line2を介して第1メモリセルアレイA1の奇数番のビットラインBL11、BL13、…、BL1k-1に同時に伝達される。
【００２７】
第1メモリセルアレイA1の0乃至k-1ビットラインBL10乃至BL1k-1にデータが伝達される一方で、第2メモリセルアレイA2の0乃至k-1ビットラインBL20乃至BL2k-1にデータが伝達されないのは、第1メモリセルアレイA1の0乃至k-1ビットラインBL10乃至BL1k-1に連結されたセンス増幅器はイネーブルされる反面、0乃至k-1ビットラインBL20乃至BL2k-1に連結されたセンス増幅器はディスエーブルされるためである。
【００２８】
しかし、この時、0乃至k-1番のカラム選択ライン信号CSL0乃至CSLk-1に含まれたk個のマスキング信号のうちm個が活性化されると、0乃至k-1番のカラム選択ライン信号CSL0乃至CSLk-1のうちk-mのみが活性化される。そこで、0乃至k-1のNMOSトランジスタN0乃至Nk-1のうちm個はターンオフされ、k-m個はターンオンされて、第1及び第2データ入出力ドライバーI／O-DRV1及びI／O-DRV2に入力されたデータは、データ入出力ラインI／O-line0乃至I／O-linek-1を介して第1メモリセルアレイA1の0乃至k-1ビットラインBL10乃至BL1k-1のうちk-m個に同時に伝達され、第1メモリセルアレイA1のメモリセルのうちk-m個に同時に貯蔵される。
【００２９】
この実施の形態は、データ入出力ライン及びデータ入出力ドライバーが２つの場合の構成例であるが、これらの個数をカラム選択ライン信号が同時に活性化される最大個数であるk個以下とすることもできる。また、この実施の形態は、データ書込み命令時にカラム選択ライン信号を制御してデータをマスキングする構成例であるが、データ読出し命令の際にデータ出力バッファを制御してデータをマスキングする構成を採用することもできる。
【００３０】
以上のように、本発明の好適な実施の形態に係る半導体メモリ装置は、マスキング信号の機能をカラム選択ライン信号に含め、マスキング信号の機能を含むカラム選択ライン信号によってスイッチング部S0乃至Sn-1を制御することにより、データ入出力ライン及びデータ入出力ドライバーの数をカラム選択ライン信号が同時に活性化される最大個数であるk個以下に減らすることができる。従って、例えばチップサイズを小さくすることができるという利点がある。
【００３１】
図２は、図１に示すカラム選択ライン信号CSL0乃至CSLn-1を生成する回路の構成例を示す図である。図2に示すカラムデコーダ31は、k個のマスキング信号M0乃至Mk-1、カラムアドレスの下位ビットCAi、及び選択信号PBWを入力して、これに従って多数のカラム選択ライン信号CSL0乃至CSLn-1のうち何れか1つ以上を活性化して出力する回路であって、k個のプリデコーダ40、41、42…、及び1つのメインデコーダ61を含む。
【００３２】
選択信号PBWは、カラム選択ライン信号CSL0乃至CSLn-1のうち1乃至k個の何れかの個数を同時に活性化させる信号である。
【００３３】
プリデコーダ40、41、…は、イネーブルクロックPCLKD（図3参照）によってイネーブルされ、各々マスキング信号M0乃至Mk-1のうち何れか1つ、カラムアドレスの下位ビットCAi、及び選択信号PBWを入力してデコードする回路であって、選択信号PBW及びマスキング信号M0乃至Mk-1に応じて、何れか1つまたはk個以下のプリデコーダが同時にイネーブルされる。
【００３４】
カラムアドレスの下位ビットCAiをｉ個、上位ビットをj個とするとき、プリデコーダ40、41、…及びマスキング信号M0乃至Mk-1の個数kは2i個で、カラム選択ライン信号CSL0乃至CSLn-1の個数nは2i+jとなる。例えば、カラムアドレスの下位ビットCAiが3個であれば、プリデコーダ40、41、…及びマスキング信号M0乃至Mk-1の個数kは8（=23）となる。
【００３５】
メインデコーダ61は、カラムアドレスの上位ビットCAj及びプリデコーダ40、41、…から出力された信号Z0、Z1、…、Zk-1のうち活性化された信号を入力してデコードすることにより、n（=2i+j）個のカラム選択ライン信号CSL0乃至CSLn-1のうちk個以下を活性化させる。
【００３６】
図３は、カラムアドレスの下位ビットCAiが３ビット（CA0、CA1、CA2）である場合における8個のプリデコーダの構成例を示す図である。図3に示すように、8個のプリデコーダ40、41、…、47は、イネーブルクロックPCLKDによってイネーブルされる。
【００３７】
選択信号PBWが、カラム選択ライン信号CSL0乃至CSLn-1のうち何れか1つだけ活性化させるための論理状態となり、かつ8個のマスキング信号M0乃至M7全てが非活性化される場合は、カラムアドレスCA0、CA1、CA2に応じて、プリデコーダ40、41、…、47のうち何れか1つだけがイネーブルされて、プリデコーダ40、41、…から出力される信号Z0、Z1、…、Z7のうち何れか1つが活性化される。例えば、カラムアドレスCA2、CA1、CA0が000の場合は、プリデコーダ40だけがイネーブルされてプリデコーダ40の出力信号Z0だけが活性化され、カラムアドレスCA2、CA1、CA0が111の場合は、プリデコーダ47の出力信号Z7だけが活性化される。
【００３８】
また、選択信号PBWが、カラム選択ライン信号CSL0乃至CSLn-1のうち8個を同時に活性化させるための論理状態であり、かつ8個のマスキング信号M0乃至M7の全てが非活性化される場合は、プリデコーダ40、41、…、47の全てがイネーブルされてプリデコーダ40、41、…、47から出力される信号Z0、Z1、…、Zk-1の全てが活性化される。
【００３９】
しかし、選択信号PBWがカラム選択ライン信号CSL0乃至CSLn-1のうち8個を同時に活性化させるための論理状態であっても、8個のマスキング信号M0乃至M7のうちm個だけが活性化される場合は、プリデコーダ40、41、…、47のうちk-m個だけがイネーブルされて、プリデコーダ40、41、…、47から出力される信号Z0、Z1、…、Zk-1のうちk-m個だけが活性化される。
【００４０】
図4Aは、プリデコーダ40の構成例を示す図であり、図4Bは、プリデコーダ47の構成例を示す図である。
【００４１】
図4Aに示すように、プリデコーダ40は、0乃至2番のカラムアドレスCA0、CA1、CA2に関係なく、0番のマスキング信号M0をバッファリングする第1論理部91と、0乃至2番のカラムアドレスCA0、CA1、CA2の論理が特定の組合わせの場合に出力を活性化させる第2論理部92、及び第1論理部91から出力された信号と第2論理部92から出力された信号のうち何れか1つを選択する第3論理部93からなる。
【００４２】
プリデコーダ40、47の出力端に形成されるメインデコーダ（図2における61）は、プリデコーダ40、47から出力される信号Z0、Z7が論理ローの際にイネーブルされるローイネーブル回路の場合は、第1論理部91は、0番のマスキング信号M0を反転させるインバータ71と、インバータ71から出力された信号及び第1制御信号PBWDを入力する第1NANDゲート72とを具備し、第2論理部92は、0乃至2番のカラムアドレスCA0、CA1、CA2が各々反転された信号を入力する第2NANDゲート73と、第2NANDゲート73から出力された信号及び第2制御信号PBWBを入力する第3NANDゲート74とを具備し、第3論理部93は、第1及び第3NANDゲート72及び74から出力された信号及びイネーブルクロックPCLKDを入力する第4NANDゲート75、及び第4NANDゲート75から出力された信号をバッファリングするインバータ76、77を具備する。
【００４３】
プリデコーダ47は、第2NANDゲート83が0乃至2番のカラムアドレスCA0、CA1、CA2をそのまま入力する以外は、プリデコーダ40と同様である。
【００４４】
従って、プリデコーダ40の第2NANDゲート73は、0乃至2番のカラムアドレスCA0、CA1、CA2がいずれも0の時にだけ論理ローを出力し、カラムデコーダ47の第2NANDゲート83は、0乃至2番のカラムアドレスCA0、CA1、CA2がいずれも1の時にだけ論理ローを出力する。
【００４５】
その他、プリデコーダ（図3における41乃至46）も、第2NANDゲートが0乃至2番のカラムアドレスCA0、CA1、CA2のうち何れか1つ以上を反転した上で入力する以外は、プリデコーダ40、47と同様である。
【００４６】
図５は、選択信号PBWに従って第１及び第２制御信号PBWD及びPBWBを生成する回路を示す図である。図5に示すように、各プリデコーダに入力される第2制御信号PBWBは、インバータ97によって選択信号PBWが反転された信号であり、第1制御信号PBWDは、インバータ98によって第2制御信号PBWBが反転された信号である。
【００４７】
図4及び図5に基づきプリデコーダ40、47の動作について説明する。
【００４８】
選択信号PBWが論理ハイであれば、第2制御信号PBWBが論理ローとなって、第3NANDゲート74、84は、0乃至2番のカラムアドレスCA0、CA1、CA2に関係なく、常に論理ハイを出力する。従って、プリデコーダ40、47から出力される信号Z0、Z7は、各々0番及び7番のマスキング信号M0、M7を反転させた信号となる。例えば、選択信号PBWが論理ハイの状態で、0番のマスキング信号M0が論理ローであり、7番のマスキング信号M7が論理ハイであれば、プリデコーダ40の出力信号Z0は論理ハイに非活性化され、プリデコーダ47は論理ローに活性化される。
【００４９】
次いで、選択信号PBWが論理ローであれば、第1制御信号PBWDが論理ローになって、第1NANDゲート72、82は、0番及び7番のマスキング信号M0、M7に関係なく、常に論理ハイを出力する。従って、プリデコーダ40、47から出力される信号Z0、Z7は、各々第2NANDゲート73、83から出力された信号の論理状態と同様である。例えば、選択信号PBWが論理ローで、かつ0乃至2番のカラムアドレスCA0、CA1、CA2が111であれば、プリデコーダ40の第2NANDゲート73は論理ハイを出力し、プリデコーダ47の第2NANDゲート83は論理ローを出力することにより、プリデコーダ40の出力信号Z0は論理ハイに非活性化され、プリデコーダ47の出力信号Z7は論理ローに活性化される。
【００５０】
ここで、メインデコーダ（図2における61）に入力される上位カラムアドレスCAjが5個のビット、つまり3乃至7番のビットCA3乃至CA7からなる場合は、メインデコーダ66は、256（=28）個のカラム選択ライン信号CSL0乃至CSLn-1を制御する。
【００５１】
図2において、選択信号PBWが論理ハイで、かつマスキング信号M0乃至Mk-1のうちm個が論理ローに活性化された場合、プリデコーダ40、41、…から出力された信号Z0、Z1、…、Z7のうちk-m個だけが論理ローに活性化される。この場合、カラムデコーダ（図2参照）を具備した半導体メモリ装置（図1参照）におけるデータ書込み命令の実行時には、NMOSトランジスタN0乃至Nn-1のうちk-m個がターンオンされて、k-m個のメモリセルにデータが書き込まれる。
【００５２】
一方、選択信号PBWが論理ローであれば、k個のプリデコーダ40、41、…のうちカラムアドレスの下位ビットによって特定される1つのプリデコーダだけが論理ローに活性化されて、メインデコーダ66から出力されるn個のカラム選択ライン信号CSL0乃至CSLn-1のうち何れか1つだけが活性化される。この場合、半導体メモリ装置（図1参照）におけるデータ書込み命令時には、NMOSトランジスタN0乃至Nn-1のうち何れか1つだけがターンオンされて、１つのメモリセルだけにデータが書き込まれる。
【００５３】
以上、特定の実施の形態を挙げて本発明を説明したが、本発明は、この特定の実施の形態に限定されず、これを変形又は改良等した実施の形態も含む。
【００５４】
【発明の効果】
本発明によれば、例えば、データのマスキングのための信号のタイミングの調整が容易になる。
【００５５】
また、本発明によれば、例えば、データ入出力ライン及びデータ入出力ドライバーの数を減らすことができ、これにより、例えば、チップサイズを小さくすることができる。
【図面の簡単な説明】
【図１】カラム選択ライン信号を制御してデータをマスキングする本発明の好適な実施の形態に係る半導体メモリ装置を概略的に示す図である。
【図２】図1に示すカラム選択ライン信号を発生するカラムデコーダの構成例を示す図である。
【図３】図2に示すカラムデコーダでカラムアドレスの下位ビットCAiがCA2、CA1、CA0の3ビットの場合に対応する8個のプリデコーダの構成例を示す図である。
【図４Ａ】図3に示すプリデコーダの構成例を示す図である。
【図４Ｂ】図3に示すプリデコーダの構成例を示す図である。
【図５】図4に示す第1及び第2制御信号PBWD及びPBWBを発生する回路の構成例を示す図である。
【符号の説明】
2 半導体装置、
A1 第１メモリセルアレイ、
A2 第２メモリセルアレイ、
S0〜Sn-1 スイッチング部、
I／O-line1…第１データ入出力ライン、
I／O-line2…第２データ入出力ライン、
I／O-DRV1…第１データ入出力ドライバ、
I／O-DRV2…第２データ入出力ドライバ、
WL ワードライン、
BL10〜BL1n-1、BL20〜BL2n-1 ビットライン、
N0〜Nn-1 NMOSトランジスタ
Claims (4)
- 複数のカラム選択ライン信号の何れか１つを活性化させるか、複数の前記カラム選択ライン信号のうちｋ個を同時に活性化させるかを選択する選択信号、マスキング信号、及びカラムアドレスの下位ビットを各々入力してデコードすることにより、何れか１つまたはｋ個以下が同時にイネーブルされるｋ個のプリデコーダと、
前記プリデコーダからの出力信号及びカラムアドレスの上位ビットを入力してデコードすることにより、複数の前記カラム選択ライン信号を制御するメインデコーダとを具備し、
前記選択信号がｋ個の前記カラム選択ライン信号を同時に活性化させることを示す論理状態で、かつｋ個の前記マスキング信号のうちｍ個が活性化された場合に、複数の前記プリデコーダのうち（ｋ−ｍ）個がイネーブルされて、複数の前記カラム選択ライン信号のうち（ｋ−ｍ）個が同時に活性化される、
前記プリデコーダは、各々、
前記カラムアドレスの下位ビットに関係なく、前記マスキング信号をバッファリングする第１論理部と、
前記カラムアドレスの下位ビットの論理状態が所定の組み合わせの場合に出力信号を活性化させる第２論理部と、
前記第１論理部からの出力信号と前記第２論理部からの出力信号のうち何れか１つの信号に応じて出力信号を活性化させる第３論理部とを有し、
前記第３論理部からの出力信号が活性化される際に、前記メインデコーダがイネーブルされ、
前記第１論理部は、
ｋ個の前記マスキング信号のうち何れか１つを入力してこれを反転させるインバータと、前記インバータからの出力信号及び前記選択信号をバッファリングした第１制御信号とを入力する第１のＮＡＮＤゲートとからなり、
前記第２論理部は、前記カラムアドレスの下位ビット又はこれらのうち何れか１つ以上が反転された信号を入力する第２のＮＡＮＤゲートと、前記第２のＮＡＮＤゲートから出力された信号及び前記選択信号を反転させた第２制御信号を入力する第３のＮＡＮＤゲートとからなり、
前記第３論理部は、前記第１及び第３のＮＡＮＤゲートからの出力信号及び前記イネーブルクロックＰＣＬＫＤを入力する第４のＮＡＮＤゲートと、前記第４のＮＡＮＤゲートからの出力信号をバッファリングする偶数段のインバータとからなり、
前記第３論理部から出力された信号のうち何れか１つ以上が論理ローに活性化される時に、前記メインデコーダがイネーブルされることを特徴とする半導体メモリ装置のカラムデコーダ。 - 前記選択信号が論理ハイの時は、前記第２制御信号が論理ローになって、前記の各プリデコーダが有する前記第３のＮＡＮＤゲートは常に論理ハイを出力し、これにより前記の各プリデコーダは、対応する前記マスキング信号を反転された信号を出力することを特徴とする請求項１に記載の半導体メモリ装置のカラムデコーダ。
- ｋ個の前記マスキング信号のうちｍ個が論理ローに活性化された時は、ｋ個の前記プリデコーダのうち（ｋ−ｍ）個は、論理ローに活性化された信号を出力することを特徴とする請求項２に記載の半導体メモリ装置のカラムデコーダ。
- 前記選択信号が論理ローの時は、前記第１制御信号が論理ローになって、前記の各プリデコーダが有する第１のＮＡＮＤゲートは常に論理ハイを出力し、これによりｋ個の前記プリデコーダのうち前記カラムアドレスの下位ビットによって特定される何れか１つだけが論理ローに活性化された信号を出力することを特徴とする請求項１に記載の半導体メモリ装置のカラムデコーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980017423A KR100301039B1 (ko) | 1998-05-14 | 1998-05-14 | 칼럼선택선신호를제어하여데이터를마스킹하는반도체메모리장치및이의칼럼디코더 |
| KR98-17423 | 1998-05-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000030451A JP2000030451A (ja) | 2000-01-28 |
| JP3953681B2 true JP3953681B2 (ja) | 2007-08-08 |
Family
ID=19537353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13050199A Expired - Fee Related JP3953681B2 (ja) | 1998-05-14 | 1999-05-11 | カラムデコーダ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6115317A (ja) |
| JP (1) | JP3953681B2 (ja) |
| KR (1) | KR100301039B1 (ja) |
| TW (1) | TW432387B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396882B1 (ko) * | 2000-10-24 | 2003-09-02 | 삼성전자주식회사 | 칼럼 선택 라인 인에이블 시점을 조절하기 위한 칼럼어드레스디코더와 디코딩 방법 및 칼럼 어드레스 디코더를구비하는 반도체 메모리 장치 |
| KR100428684B1 (ko) * | 2001-09-24 | 2004-04-30 | 주식회사 하이닉스반도체 | 제어신호의 마스킹을 고려한 반도체 기억장치 |
| KR20030046131A (ko) * | 2001-12-05 | 2003-06-12 | 삼성전자주식회사 | 레이아웃 면적을 줄일 수 있는 반도체 메모리장치의 칼럼디코더 및 칼럼 디코딩 방법 |
| JP2004185134A (ja) * | 2002-11-29 | 2004-07-02 | Matsushita Electric Ind Co Ltd | 記憶装置 |
| KR100532433B1 (ko) * | 2003-05-07 | 2005-11-30 | 삼성전자주식회사 | 하나의 패드를 통하여 데이터를 동시에 입출력하기 위한장치 및 방법 |
| KR101297562B1 (ko) * | 2007-02-23 | 2013-08-19 | 삼성전자주식회사 | 빠른 데이터 기입 반도체 메모리 장치 및 비트라인센스앰프 제어방법 |
| US9972385B2 (en) | 2014-11-04 | 2018-05-15 | Hewlett Packard Enterprise Development Lp | Memory array driver |
| US11929121B2 (en) * | 2022-03-09 | 2024-03-12 | Micron Technology, Inc. | Storing one data value by programming a first memory cell and a second memory cell |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202399A (ja) * | 1985-10-04 | 1987-09-07 | Mitsubishi Electric Corp | 半導体メモリ |
| JPH0528756A (ja) * | 1991-07-24 | 1993-02-05 | Toshiba Corp | 半導体記憶装置 |
| KR0145771B1 (ko) * | 1994-06-04 | 1998-11-02 | 김광호 | 반도체메모리장치 및 그 컬럼게이팅방법 |
| JPH0955080A (ja) * | 1995-08-08 | 1997-02-25 | Fujitsu Ltd | 半導体記憶装置及び半導体記憶装置のセル情報の書き込み及び読み出し方法 |
| KR100192573B1 (ko) * | 1995-09-18 | 1999-06-15 | 윤종용 | 멀티 뱅크 구조의 반도체 메모리 장치 |
| JP3102330B2 (ja) * | 1995-11-24 | 2000-10-23 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH10228767A (ja) * | 1997-02-18 | 1998-08-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1998
- 1998-05-14 KR KR1019980017423A patent/KR100301039B1/ko not_active IP Right Cessation
-
1999
- 1999-02-19 TW TW088102436A patent/TW432387B/zh not_active IP Right Cessation
- 1999-05-05 US US09/305,362 patent/US6115317A/en not_active Expired - Lifetime
- 1999-05-11 JP JP13050199A patent/JP3953681B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990085199A (ko) | 1999-12-06 |
| TW432387B (en) | 2001-05-01 |
| US6115317A (en) | 2000-09-05 |
| JP2000030451A (ja) | 2000-01-28 |
| KR100301039B1 (ko) | 2001-09-06 |
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Legal Events
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051020 |
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| A131 | Notification of reasons for refusal |
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| A601 | Written request for extension of time |
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| A602 | Written permission of extension of time |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120511 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130511 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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