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JPH10228767A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH10228767A
JPH10228767A JP9033640A JP3364097A JPH10228767A JP H10228767 A JPH10228767 A JP H10228767A JP 9033640 A JP9033640 A JP 9033640A JP 3364097 A JP3364097 A JP 3364097A JP H10228767 A JPH10228767 A JP H10228767A
Authority
JP
Japan
Prior art keywords
column
row
data
bit line
data input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9033640A
Other languages
English (en)
Inventor
Hiroyuki Nakao
浩之 中尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP9033640A priority Critical patent/JPH10228767A/ja
Priority to TW086106637A priority patent/TW333645B/zh
Priority to KR1019970030763A priority patent/KR100257428B1/ko
Priority to DE19732649A priority patent/DE19732649A1/de
Priority to US08/907,778 priority patent/US5896342A/en
Priority to CN97118411A priority patent/CN1191370A/zh
Publication of JPH10228767A publication Critical patent/JPH10228767A/ja
Withdrawn legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【課題】 行単位の一括書込が可能で、かつレイアウト
面積が小さな半導体記憶装置を提供する。 【解決手段】 ＤＲＡＭのコラムデコーダ４．１内に、
テスト信号ＴＥ１とコラムデコーダ単位回路１６の出力
とを受けるＯＲゲート１７を各コラム選択線ＣＳＬに対
応して設ける。テスト信号ＴＥ１が活性化レベルの
「Ｈ」レベルになると、すべてのコラム選択線ＣＳＬが
「Ｈ」レベルとなってすべてのコラム選択ゲートＣＳＧ
１，ＣＳＧ２が導通し、ロウ単位の一括書込が可能とな
る。一括書込用の回路を別途設ける必要がないので、レ
イアウト面積が小さくて済む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、行単位でデータの書込を行なう一括書込モ
ードを有する半導体記憶装置に関する。
【０００２】
【従来の技術】図８は従来のダイナミックランダムアク
セスメモリ（以下、ＤＲＡＭと称す）の構成を示す一部
省略した回路ブロック図である。このようなＤＲＡＭ
は、たとえば特開昭６３−１０２０９４号公報に開示さ
れている。
【０００３】図８を参照して、このＤＲＡＭは、メモリ
アレイＭＡ、センスアンプＳＡ、コラム選択ゲートＣＳ
Ｇ、ロウデコーダ１０１、ワードドライバ１０２、コラ
ムプリデコーダ１０３、コラムデコーダ１０４、書込回
路１０５および読出回路１０６を備える。
【０００４】メモリアレイＭＡは、ロウおよびコラム方
向に配列された複数のメモリセルＭＣと、各ロウに対応
して設けられたワード線ＷＬと、各コラムに対応して設
けられたビット線対ＢＬ，／ＢＬとを含む。メモリセル
ＭＣは、アクセス用のＮチャネルＭＯＳトランジスタと
データ記憶用のキャパシタとを含む周知のものである。
【０００５】センスアンプＳＡは、各ビット線対ＢＬ，
／ＢＬに対応して設けられ、読出動作時に、選択された
メモリセルＭＣのデータに応じてビット線ＢＬ，／ＢＬ
間に現われる微小電位差を増幅する。コラム選択ゲート
ＣＳＧは、各ビット線対ＢＬ，／ＢＬに対応して設けら
れ、それぞれが対応のビット線ＢＬ，／ＢＬとデータ入
出力線ＩＯ，／ＩＯとの間に接続されたＮチャネルＭＯ
Ｓトランジスタ１０７，１０８を含む。ＮチャネルＭＯ
Ｓトランジスタ１０７，１０８のゲートは、コラム選択
線ＣＳＬを介してコラムデコーダ１０４に接続される。
ロウデコーダ１０１は、ロウアドレス信号ＲＡに従っ
て、メモリアレイＭＡのうちのいずれかのワード線ＷＬ
を選択する。ワードドライバ１０２は、ロウデコーダ１
０１によって選択されたワード線ＷＬを一定期間選択レ
ベルの「Ｈ」レベルに立上げて、そのワード線ＷＬに接
続された各メモリセルＭＣを活性化させる。コラムプリ
デコーダ１０３は、コラムアドレス信号ＣＡに従ってコ
ラムプリデコード信号を生成し、コラムデコーダ１０４
に与える。コラムデコーダ１０４は、コラムプリデコー
ド信号によって指定されたコラム選択線ＣＳＬを選択レ
ベルの「Ｈ」レベルに立上げて、そのコラム選択線ＣＳ
Ｌに対応するコラム選択ゲートＣＳＧを導通させる。
【０００６】書込回路１０５は、書込制御信号Ｗに応答
して、外部から与えられたデータＤＩを選択されたメモ
リセルＭＣに書込む。読出回路１０６は、読出制御信号
Ｒに応答して、選択されたメモリセルＭＣから読出され
たデータＤＯを外部に出力する。
【０００７】次に、このＤＲＡＭの通常の動作について
簡単に説明する。書込動作時は、コラムアドレス信号Ｃ
Ａによって指定されたコラム選択線ＣＳＬがコラムデコ
ーダ１０４によって選択レベルの「Ｈ」レベルに立上げ
られて、そのコラム選択線ＣＳＬに対応するコラム選択
ゲートＣＳＧが導通する。次いで、データ入出力線Ｉ
Ｏ，／ＩＯおよびそれらと導通したビット線ＢＬ，／Ｂ
Ｌが、書込回路１０５によって外部データＤＩに応じた
電位すなわち電源電位Ｖｃｃまたは接地電位ＧＮＤに立
上げられまたは立下げられる。次いで、ロウアドレス信
号ＲＡによって指定されたワード線ＷＬがワードドライ
バ１０２によって選択レベルの「Ｈ」レベルに立上げら
れて、そのワード線ＷＬに対応する各メモリセルＭＣが
活性化される。活性化されたメモリセルＭＣのキャパシ
タには、データ入出力線ＩＯまたは／ＩＯと導通したビ
ット線ＢＬまたは／ＢＬの電位すなわちデータＤＩが電
荷量の形態で書込まれる。
【０００８】読出動作時は、図示しないイコライズ回路
によって各ビット線ＢＬ，／ＢＬの電位が中間電位Ｖｃ
ｃ／２にイコライズされた後、ロウアドレス信号ＲＡに
よって指定されたワード線ＷＬがワードドライバ１０２
によって選択レベルの「Ｈ」レベルに立上げられる。こ
れにより、そのワード線ＷＬに対応する各メモリセルＭ
Ｃが活性化され、各ビット線ＢＬ，／ＢＬの電位が活性
化されたメモリセルＭＣのキャパシタの電荷量に応じて
微小量だけ変化する。次いで、各ビット線ＢＬ，／ＢＬ
の電位が対応のセンスアンプＳＡによって電源電位Ｖｃ
ｃまたは接地電位ＧＮＤまで増幅される。次いで、コラ
ムアドレス信号ＣＡによって指定されたコラム選択線Ｃ
ＳＬがコラムデコーダ１０４によって選択レベルの
「Ｈ」レベルに立上げられ、そのコラム選択線ＣＳＬに
対応するコラム選択ゲートＣＳＧが導通する。データ入
出力線対ＩＯ，／ＩＯの電位は読出回路１０６によって
データＤＯに変換されて外部に出力される。
【０００９】このようなＤＲＡＭでは出荷前にメモリア
レイＭＡに不良なメモリセルＭＣがあるか否かをテスト
する必要があるが、上述のように各メモリセルＭＣごと
にデータの書込および読出を行なってテストをしていた
のではテスト時間が長くなりテストコストが高くなって
しまう。そこで、このＤＲＡＭには、ロウ単位でデータ
の書込および読出を行なってテストするためのテスト回
路１１０がさらに設けられている。
【００１０】テスト回路１１０は、図８に示すように、
テストパターン書込制御端子１１１、テストパターン書
込端子１１２，１１３、出力端子１１４、テストパター
ン書込回路１１５、テストパターン書込制御ゲート１２
０、比較回路１２３およびＯＲゲート１２６を含む。
【００１１】テストパターン書込回路１１５は、抵抗素
子１１６，１１７およびインバータ１１８，１１９を含
む。抵抗素子１１６，１１７は、それぞれテストパター
ン書込端子１１２，１１３と電源電位Ｖｃｃのラインと
の間に接続される。インバータ１１８，１１９は、それ
ぞれテストパターン書込端子１１２，１１３とノードＮ
１１８，Ｎ１１９との間に接続される。通常の読出およ
び書込動作時は、端子１１２，１１３がともにフローテ
ィング状態にされ、ノードＮ１１８，Ｎ１１９はともに
「Ｌ」レベルとなる。テストモード時は、端子１１２，
１１３のいずれか一方に「Ｌ」レベルが印加され、ノー
ドＮ１１８，Ｎ１１９のいずれか一方が「Ｈ」レベルと
なる。
【００１２】テストパターン書込制御ゲート１２０は、
各ビット線対ＢＬ，／ＢＬに対応して設けられ、１対の
ＮチャネルＭＯＳトランジスタ１２１，１２２を含む。
ＮチャネルＭＯＳトランジスタ１２１，１２２は、それ
ぞれノードＮ１１９，Ｎ１１８と対応のビット線ＢＬ，
／ＢＬとの間に接続され、各々のゲートはともにテスト
パターン書込制御端子１１１に接続される。通常の読出
および書込動作時は、端子１１１に「Ｌ」レベルが印加
され、ＮチャネルＭＯＳトランジスタ１２１，１２２が
非導通となる。テストモードの書込動作時は、端子１１
１に「Ｈ」レベルが印加され、ＮチャネルＭＯＳトラン
ジスタ１２１，１２２が導通し、ノードＮ１１９とすべ
てのビット線ＢＬが導通するとともにノードＮ１１８と
すべてのビット線／ＢＬが導通する。
【００１３】比較回路１２３は、各ビット線対ＢＬ，／
ＢＬに対応して設けられ、１対のＮチャネルＭＯＳトラ
ンジスタ１２４，１２５を含む。ＮチャネルＭＯＳトラ
ンジスタ１２４，１２５は、それぞれノードＮ１２３と
ノードＮ１１９，Ｎ１１８との間に接続され、各々のゲ
ートはそれぞれ対応のビット線ＢＬ，／ＢＬに接続され
る。テストモードの読出動作時は、テストパターン書込
端子１１２，１１３のうちのテストモードの書込動作時
に「Ｌ」レベルが印加された端子と異なる端子に「Ｌ」
レベルが印加される。
【００１４】たとえば、テストモードの書込動作時に端
子１１２に「Ｌ」レベルが印加されてビット線／ＢＬに
「Ｈ」レベルが印加された場合は、メモリセルＭＣが正
常であればテストモードの読出動作時もビット線／ＢＬ
が「Ｈ」レベルとなりＮチャネルＭＯＳトランジスタ１
２５が導通する。このとき、端子１１３に「Ｌ」レベル
が印加され端子１１２には「Ｌ」レベルが印加されずノ
ードＮ１１８が「Ｌ」レベルとなるので、比較回路１２
３の出力ノードＮ１２３が「Ｌ」レベルとなる。メモリ
セルＭＣが異常であればテストモードの読出動作時はビ
ット線ＢＬが「Ｈ」レベルとなりＮチャネルＭＯＳトラ
ンジスタ１２４が導通する。このとき端子１１３に
「Ｌ」レベルが印加され端子１１２には「Ｌ」レベルが
印加されずノードＮ１１９が「Ｈ」レベルとなるので、
比較回路１２３の出力ノードＮ１２３も「Ｈ」レベルと
なる。
【００１５】ＯＲゲート１２６は、各ビット線対ＢＬ，
／ＢＬに対応して設けられたＮチャネルＭＯＳトランジ
スタ１２７と、ＮチャネルＭＯＳトランジスタ１２８
と、インバータ１２９とを含む。ＮチャネルＭＯＳトラ
ンジスタ１２７は、ノードＮ１２８と接地電位ＧＮＤの
ラインとの間に接続され、そのゲートは対応の比較回路
１２３の出力ノードＮ１２３に接続される。Ｎチャネル
ＭＯＳトランジスタ１２８は、電源電位Ｖｃｃのライン
とノードＮ１２８との間に接続され、そのゲートはプリ
チャージ信号φｐを受ける。インバータ１２９は、ノー
ドＮ１２８とテスト回路１１０の出力端子１１４との間
に接続される。
【００１６】まず、プリチャージ信号φｐが一定期間
「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ１
２８が導通し、ノードＮ１２８が「Ｈ」レベルに充電さ
れる。比較回路１２３の出力ノードＮ１２３が１つでも
「Ｈ」レベルになるとその出力ノードＮ１２３に対応す
るＮチャネルＭＯＳトランジスタ１２７が導通しノード
Ｎ１２８が「Ｌ」レベルに放電され、インバータ１２９
が不良メモリセルＭＣが存在することを示す「Ｈ」レベ
ルの信号を出力端子１１４に出力する。
【００１７】次に、このＤＲＡＭのテストモード時の動
作について簡単に説明する。テストモードの書込動作時
は、テストパターン書込制御端子１１１に「Ｈ」レベル
が印加され、テストパターン書込制御ゲート１２０が導
通してノードＮ１１９とすべてのビット線ＢＬとの間が
導通するとともにノードＮ１１８とすべてのビット線／
ＢＬとの間が導通する。テストパターン書込端子１１
２，１１３のいずれか一方に「Ｌ」レベルが印加されて
ビット線ＢＬ，／ＢＬのいずれか一方に「Ｈ」レベルが
印加され他方に「Ｌ」レベルが印加される。次いで、ロ
ウアドレス信号ＲＡによって指定されたワード線ＷＬが
ワードドライバ１０２によって選択レベルの「Ｈ」レベ
ルに立上げられる。これにより、そのワード線ＷＬに対
応するすべてのメモリセルＭＣが活性化され、各メモリ
セルＭＣに同じデータが一括して書込まれる。
【００１８】テストモードの読出動作時は、テストパタ
ーン書込制御端子１１１に非活性レベルの「Ｌ」レベル
が印加され、テストパターン書込制御ゲート１２０は非
導通となりノードＮ１１９，Ｎ１１８とビット線ＢＬ，
／ＢＬとの間は非導通となる。端子１１２，１１３のう
ちのテストモードの書込動作時に「Ｌ」レベルが印加さ
れた端子と異なる端子に「Ｌ」レベルが印加されるとと
もに、ロウアドレス信号ＲＡによって指定されたワード
線ＷＬがワードドライバ１０２によって選択レベルの
「Ｈ」レベルに立上げられて、そのワード線ＷＬに対応
するすべてのメモリセルＭＣのデータが読出される。そ
れらのメモリセルＭＣの中に１つでも不良なメモリセル
ＭＣが存在する場合は、その不良メモリセルＭＣに対応
する比較回路１２３の出力ノードＮ１２３が「Ｈ」レベ
ルとなり、ノードＮ１２８が「Ｌ」レベルに放電されて
出力端子１１４は「Ｈ」レベルとなる。すべてのメモリ
セルＭＣが正常な場合は、すべての比較回路１２３の出
力ノードＮ１２３が「Ｌ」レベルとなりノードＮ１２８
が「Ｈ」レベルにプリチャージされたまま放電されず出
力端子１１４は「Ｌ」レベルとなる。したがって、出力
端子１１４のレベルを検出することにより、各ロウに不
良なメモリセルＭＣがあるか否かを判別できる。不良な
メモリセルＭＣを含むロウは、図示しないスペアのロウ
と置換される。
【００１９】
【発明が解決しようとする課題】しかし、従来のＤＲＡ
Ｍでは、ロウ単位でデータの一括書込を行なうためにテ
ストパターン書込回路１１５、テストパターン書込制御
ゲート１２０などを別途設ける必要があったので、レイ
アウト面積が大きくなるという問題があった。
【００２０】それゆえに、この発明の主たる目的は、行
単位の一括書込が可能で、かつレイアウト面積が小さな
半導体記憶装置を提供することである。
【００２１】
【課題を解決するための手段】請求項１に係る発明は、
行単位でデータの書込を行なう一括書込モードを有する
半導体記憶装置であって、行列状に配列された複数のメ
モリセルと、各行に対応して設けられたワード線と、各
列に対応して設けられたビット線対とを含むメモリアレ
イ、メモリアレイと外部との間でデータの入出力を行な
うためのデータ入出力線対、各ビット線対に対応して設
けられ、対応のビット線対とデータ入出力線対の一方端
との間に接続された列選択ゲート、行アドレス信号に従
って、メモリアレイのうちのいずれかのワード線を選択
する行選択手段、列アドレス信号に従って、メモリアレ
イのうちのいずれかのビット線対を選択し、そのビット
線対に対応する列選択ゲートを導通させる列選択手段、
およびデータ入出力線対の他方端に接続され、列選択手
段によって選択されたビット線対を介して行選択手段に
よって選択されたワード線に対応するメモリセルに外部
から与えられたデータを書込む書込手段を備え、列選択
手段は、一括書込モードが指示されたことに応じてメモ
リアレイのうちのすべてのビット線対を選択し、選択し
た各ビット線対に対応する列選択ゲートを導通させるこ
とを特徴としている。
【００２２】請求項２に係る発明は、行単位でデータの
書込を行なう一括書込モードを有する半導体記憶装置で
あって、行列状に配列された複数のメモリセルと、各行
に対応して設けられたワード線と、各列に対応して設け
られたビット線対とを含み、各隣接する２組のビット線
対が予めグループ化されているメモリアレイ、それぞれ
がメモリアレイと外部との間でデータの入出力を行なう
ための２組のデータ入出力線対、各隣接する２組のビッ
ト線対のグループに対応して設けられ、それぞれが対応
のグループの２組のビット線対と２組のデータ入出力線
対の一方端との間に接続される第１および第２の列選択
ゲート、行アドレス信号に従って、メモリアレイのうち
のいずれかのワード線を選択する行選択手段、列アドレ
ス信号に従って、メモリアレイのうちのいずれかのグル
ープを選択し、そのグループに対応する第１および第２
の列選択ゲートを導通させる列選択手段、および２組の
データ入出力線対の他方端に接続され、列選択手段によ
って選択されたグループの２組のビット線対を介して行
選択手段によって選択されたワード線に対応する２つの
メモリセルにそれぞれ外部から与えられた２ビットのデ
ータを書込む書込手段を備え、列選択手段は、一括書込
モードが指示されたことに応じてメモリアレイのうちの
すべてのグループを選択し、選択した各グループに対応
する第１および第２の列選択ゲートを導通させることを
特徴としている。
【００２３】請求項３に係る発明では、請求項２に係る
発明の書込手段は、反転書込モードが指示されたことに
応じて、外部から与えられた２ビットのデータのうちの
一方のデータを反転させて書込む。
【００２４】請求項４に係る発明では、請求項２に係る
発明に、さらに、各グループの２組のビット線対のうち
の一方のビット線対に対応して設けられ、対応のビット
線対と対応のデータ入出力線対の一方端との間に接続さ
れた第３の列選択ゲートを備え、各グループの２組のビ
ット線対と２組のデータ入出力線対とは、それぞれ第１
および第２の列選択ゲートによって正相で接続され、各
グループの２組のビット線対のうちの一方のビット線対
と対応のデータ入出力線対とは、第３の列選択ゲートに
よって逆相で接続され、列選択手段は、書込モードが指
示されたことに応じて第２の列選択ゲートの代わりに第
３の列選択ゲートを導通させる。
【００２５】請求項５に係る発明は、行単位でデータの
書込を行なう一括書込モードを有する半導体記憶装置で
あって、それぞれが、行列状に配列された複数のメモリ
セルと、各行に対応して設けられたワード線と、各列に
対応して設けられたビット線対とを含み、ビット線対の
延在する方向に配列された複数のメモリアレイ、各ビッ
ト線対に対応して複数のメモリアレイに共通に設けられ
た列選択線、各メモリアレイに対応して設けられ、対応
のメモリアレイと外部との間でデータの入出力を行なう
ためのデータ入出力線対、各ビット線対に対応して設け
られ、対応のビット線対と対応のデータ入出力線対の一
方端との間に接続された列選択ゲート、Ｎビット単位で
データの入出力を行なう第１のモードまたはＭビット単
位（ただし、Ｍ＞Ｎである）でデータの入出力を行なう
第２のモードを設定するためのモード設定手段、行アド
レス信号に従って、モード設定手段によって第１または
第２のモードが設定されたことに応じて複数のメモリア
レイのうちのＮ個またはＭ個のメモリアレイを選択し、
選択した各メモリアレイのうちのいずれかのワード線を
選択する行選択手段、列アドレス信号に従って、複数の
列選択線のうちのいずれかの列選択線を選択し、その列
選択線に対応する列選択ゲートを導通させる列選択手
段、および各データ入出力線対の他方端に接続され、列
選択手段によって選択された列選択線に対応するビット
線対を介して行選択手段によって選択されたワード線に
対応するメモリセルに外部から与えられたデータを書込
む書込手段を備え、列選択手段は、一括書込モードが指
示されたことに応じてすべての列選択線を選択し、選択
した各列選択線に対応する列選択ゲートを導通させるこ
とを特徴としている。
【００２６】請求項６に係る発明では、請求項５に係る
発明の行選択手段は、行アドレス信号に従って、一括書
込モードが指示されたことに応じて複数のメモリアレイ
のうちのＭ個のメモリアレイを選択し、選択した各メモ
リアレイのうちのいずれかのワード線を選択する。
【００２７】請求項７に係る発明では、請求項１から６
のいずれかに係る発明の書込手段は、各データ入出力線
に対応して設けられ、外部から与えられたデータに従っ
て対応のデータ入出力線の充放電を行なう第１の充放電
手段、および各データ入出力線に対応して設けられ、一
括書込モードが指示されたことに応じて第１の充放電手
段とともに対応のデータ入出力線の充放電を行なう第２
の充放電手段を含む。
【００２８】請求項８に係る発明では、請求項１から６
のいずれかに係る発明の書込手段は、各データ入出力線
に対応して設けられ、外部から与えられたデータに従っ
て、通常は第１の時間だけ対応のデータ入出力線の充放
電を行ない、一括書込モードが指示されたことに応じて
第１の時間よりも長い第２の時間だけ対応のデータ入出
力線の充放電を行なう充放電手段を含む。
【００２９】
【発明の実施の形態】
［実施の形態１］図１は、この発明の実施の形態１によ
るＤＲＡＭの構成を示す回路ブロック図である。
【００３０】図１を参照して、このＤＲＡＭは、４つの
メモリマットＭＭ１〜ＭＭ４を備え、４つのメモリマッ
トＭＭ１〜ＭＭ４の各々が１６のメモリアレイＭＡ１〜
ＭＡ１６を含む。メモリアレイＭＡ１〜ＭＡ１６に対応
してロウデコーダ１．１〜１．１６およびワードドライ
バ２．１〜２．１６が設けられ、メモリマットＭＭ１〜
ＭＭ４に対応してコラムプリデコーダ３．１〜３．４お
よびコラムデコーダ４．１〜４．４が設けられ、メモリ
マットＭＭ１〜ＭＭ４に共通にロウデコーダ選択回路５
が設けられる。
【００３１】ロウデコーダ選択回路５は、メモリアレイ
ＭＡ１〜ＭＡ１６に対応して設けられたＯＲゲート６．
１〜６．１６、ＡＮＤゲート７．１〜７．１６およびＡ
ＮＤゲート８．１〜８．１６と、メモリマットＭＭ１〜
ＭＭ４に共通に設けられたＯＲゲート９およびインバー
タ１０〜１２とを含む。
【００３２】ＯＲゲート９は、１Ｋモードと４Ｋモード
とを切換えるためのモード切換信号１Ｋ／４Ｋと、一括
書込モードを設定するためのテスト信号ＴＥ１とを受け
る。１Ｋモードとは、メモリマットＭＭ１〜ＭＭ４の各
々についてメモリアレイＭＡを４つずつ選択するモード
をいう。４Ｋモードとは、メモリマットＭＭ１〜ＭＭ４
の各々についてメモリアレイＭＡを１つずつ選択するモ
ードをいう。一括書込モードとは、ロウ単位でデータの
書込を行なうモードをいう。ＯＲゲート９の出力は、Ｏ
Ｒゲート６．１〜６．１６の一方入力ノードに直接入力
されるとともに、インバータ１０を介してＡＮＤゲート
７．１〜７．１６の一方入力ノードに入力される。
【００３３】アドレス信号ＲＡ１０は、ＡＮＤゲート
８．５〜８．８，８．１３〜８．１６の一方入力ノード
に直接入力されるとともに、インバータ１１を介してＡ
ＮＤゲート８．１〜８．４，８．９〜８．１２に入力さ
れる。アドレス信号ＲＡ１１は、ＡＮＤゲート８．９〜
８．１６の他方入力ノードに直接入力されるとともに、
インバータ１２を介してＡＮＤゲート８．１〜８．８に
入力される。
【００３４】ＡＮＤゲート８．１〜８．１６の出力はそ
れぞれＡＮＤゲート７．１〜７．１６の他方入力ノード
に入力され、ＡＮＤゲート７．１〜７．１６の出力はそ
れぞれＯＲゲート６．１〜６．１６の他方入力ノードに
入力され、ＯＲゲート６．１〜６．１６の出力すなわち
ロウデコーダ選択信号φ１〜φ１６はそれぞれロウデコ
ーダ１．１〜１．１６に入力される。
【００３５】１Ｋモード時は、モード切換信号１Ｋ／４
Ｋが「Ｈ」レベルに設定され、ＯＲゲート６．１〜６．
１６の出力φ１〜φ１６のすべてが「Ｈ」レベルとな
り、すべてのロウデコーダ１．１〜１．１６が選択され
る。
【００３６】４Ｋモード時は、モード切換信号１Ｋ／４
Ｋが「Ｌ」レベルに設定され、ＡＮＤゲート８．１〜
８．１６の出力がそのまま対応のロウデコーダ１に入力
される。アドレス信号ＲＡ１０，ＲＡ１１が０，０；
０，１；１，０；１，１の場合はそれぞれ信号φ１〜φ
４，φ５〜φ８，φ９〜φ１２，φ１３〜φ１６が
「Ｈ」レベルとなり、それぞれロウデコーダ１．１〜
１．４，１．５〜１．８，１．９〜１．１２，１．１３
〜１．１６が選択される。
【００３７】一括書込モード時は、テスト信号ＴＥ１が
「Ｈ」レベルに設定され、１Ｋモードに設定されている
か４Ｋモードに設定されているかに関係なくすべてのＯ
Ｒゲート７．１〜７．１６の出力φ１〜φ１６が「Ｈ」
レベルとなり、すべてのロウデコーダ１．１〜１．１６
が選択される。
【００３８】１Ｋモード、４Ｋモードおよび一括書込モ
ードの各モードにおいて、アドレス信号ＲＡ８，ＲＡ９
が０，０；０，１；１，０；１，１の場合はそれぞれロ
ウデコーダ１．１，１．５，１．９，１．１３；１．
２，１．６，１．１０，１．１４；１．３，１．７，
１．１１，１．１５；１．４，１．８，１．１２，１．
１６がさらに選択される。ロウデコーダ選択回路５によ
って選択されかつアドレス信号ＲＡ８，ＲＡ９によって
選択されたロウデコーダ１のみが活性化され、活性化さ
れたロウデコーダ１がアドレス信号ＲＡ０〜ＲＡ７に従
って対応のメモリアレイＭＡのうちのいずれかのワード
線ＷＬを選択する。ワードドライバ２は、対応のロウデ
コーダ１によって選択されたワード線ＷＬを一定期間選
択レベルの「Ｈ」レベルに立上げる。
【００３９】図２は、メモリマットＭＭ１に関連する部
分の構成をより詳細に示す一部省略した回路ブロック図
である。
【００４０】図２を参照して、メモリアレイＭＡ１〜Ｍ
Ａ１６の各々は、ロウおよびコラム方向に配列された複
数のメモリセルＭＣと、各ロウに対応して設けられたワ
ード線ＷＬと、各コラムに対応して設けられたビット線
対ＢＬ，／ＢＬとを含む。メモリセルＭＣは、アクセス
用のＮチャネルＭＯＳトランジスタとデータ記憶用のキ
ャパシタとを含む周知のものである。
【００４１】各ビット線対ＢＬ，／ＢＬに対してセンス
アンプＳＡが設けられ、各隣接する２組のビット線対Ｂ
Ｌ，／ＢＬに対応してコラム選択ゲートＣＳＧ１，ＣＳ
Ｇ２およびコラム選択線ＣＳＬが設けられ、各メモリア
レイＭＡに対応してデータ入出力線対ＩＯ１，／ＩＯ
１；ＩＯ２，／ＩＯ２および書込回路１３が設けられ
る。コラム選択線ＣＳＬはメモリアレイＭＡ１〜ＭＡ１
６に共通に設けられる。なお、図面の簡単化のため読出
回路は省略されている。
【００４２】センスアンプＳＡは、読出動作時に、選択
されたメモリセルＭＣのデータに応じてビット線対Ｂ
Ｌ，／ＢＬ間に現われる微小電位差を電源電圧Ｖｃｃに
増幅する。コラム選択ゲートＣＳＧ１，ＣＳＧ２の各々
は、ＮチャネルＭＯＳトランジスタ１４，１５を含む。
コラム選択ゲートＣＳＧ１のＮチャネルＭＯＳトランジ
スタ１４，１５は、隣接する２組のビット線対ＢＬ，／
ＢＬのうちの一方のビット線対ＢＬ，／ＢＬとデータ入
出力線対ＩＯ１，／ＩＯ１との間に接続される。コラム
選択ゲートＣＳＧ２のＮチャネルＭＯＳトランジスタ１
４，１５は、隣接する２組のビット線対ＢＬ，／ＢＬの
うちの他方のビット線対ＢＬ，／ＢＬとデータ入出力線
対ＩＯ２，／ＩＯ２との間に接続される。コラム選択ゲ
ートＣＳＧ１，ＣＳＧ２のＮチャネルＭＯＳトランジス
タ１４，１５のゲートは、ともにコラム選択線ＣＳＬを
介してコラムデコーダ４．１に接続される。
【００４３】コラムプリデコーダ３．１は、外部から与
えられたコラムアドレス信号ＣＡをプリデコードしてコ
ラムプリデコード信号を生成しコラムデコーダ４．１に
与える。コラムデコーダ４．１は、各コラム選択線ＣＳ
Ｌに対応して設けられたコラムデコーダ単位回路１６お
よびＯＲゲート１７を含む。各コラムデコーダ単位回路
１６には、予め固有のコラムプリデコード信号が割当て
られている。各コラムデコーダ単位回路１６は、予め割
当てられているコラムプリデコード信号がコラムプリデ
コーダ３．１から与えられたことに応じて「Ｈ」レベル
の信号を出力する。各ＯＲゲート１７は、テスト信号Ｔ
Ｅ１と対応のコラムデコーダ単位回路１６の出力とを受
け、その出力ノードがコラム選択線ＣＳＬに接続され
る。
【００４４】一括書込モード時は、テスト信号ＴＥ１が
活性化レベルの「Ｈ」レベルに設定される。この場合
は、コラムアドレス信号ＣＡに関係なくすべてのＯＲゲ
ート１７の出力ノードすなわちすべてのコラム選択線Ｃ
ＳＬが「Ｈ」レベルとなり、すべてのコラム選択ゲート
ＣＳＧ１，ＣＳＧ２が導通する。
【００４５】通常動作モード時は、テスト信号ＴＥ１が
非活性化レベルの「Ｌ」レベルに設定される。この場合
は、コラムアドレス信号ＣＡで指定される１本のコラム
選択線ＣＳＬのみが「Ｈ」レベルとなり、そのコラム選
択線ＣＳＬに対応するコラム選択ゲートＣＳＧ１，ＣＳ
Ｇ２のみが導通する。
【００４６】書込回路１３は、書込制御信号Ｗに応答し
て、外部から与えられた２つのデータＤＩ１，ＤＩ２を
データ入出力線対ＩＯ１，／ＩＯ１；ＩＯ２，／ＩＯ２
を介して選択されたメモリセルＭＣに書込む。他のメモ
リマットＭＭ２〜ＭＭ３もメモリマットＭＭ１と同様の
構成なので、その説明は繰返さない。
【００４７】次に、このＤＲＡＭの書込動作について簡
単に説明する。１Ｋモード時は、モード切換信号１Ｋ／
４Ｋが「Ｈ」レベルに設定され、テスト信号ＴＥ１は非
活性化レベルの「Ｌ」レベルに設定される。この場合
は、コラムデコーダ４．１は従来と同様に動作する。す
なわち、コラムアドレス信号ＣＡによって指定されたコ
ラム選択線ＣＳＬがコラムデコーダ４．１によって選択
レベルの「Ｈ」レベルに立上げられて、そのコラム選択
線ＣＳＬに対応するメモリアレイＭＡ１〜ＭＡ１６のコ
ラム選択ゲートＣＳＧ１，ＣＳＧ２が導通する。次い
で、データ入出力線ＩＯ１，／ＩＯ１，ＩＯ２，／ＩＯ
２およびそれらと導通するビット線ＢＬ，／ＢＬが、書
込回路１３によってデータＤＩ１，ＤＩ２に応じた電位
すなわち電源電位Ｖｃｃまたは接地電位ＧＮＤに立上げ
られまたは立下げられる。
【００４８】一方、ロウデコーダ選択回路５のＯＲゲー
ト９の出力は「Ｈ」レベルとなり、アドレス信号ＲＡ１
０，ＲＡ１１に関係なくすべてのロウデコーダ選択信号
φ１〜φ１６が「Ｈ」レベルとなって、すべてのロウデ
コーダ１．１〜１．１６が選択される。アドレス信号Ｒ
Ａ８，ＲＡ９によってロウデコーダ１．１〜１．４，
１．５〜１．８，１．９〜１．１２，１．１３〜１．１
６の各グループからロウデコーダ１が１つずつ選択され
る。ロウデコーダ選択回路５およびアドレス信号ＲＡ
８，ＲＡ９によって選択された４つのロウデコーダ（た
とえば１．１，１．５，１．９，１．１３）の各々が、
アドレス信号ＲＡ０〜ＲＡ７に従って対応のメモリアレ
イ（この場合はＭＡ１，ＭＡ５，ＭＡ９，ＭＡ１３）の
うちのいずれかのワード線ＷＬを選択する。選択された
ワード線ＷＬはワードドライバ２．１，２．５，２．
９，２．１３によって選択レベルの「Ｈ」レベルに立上
げられて、各ワード線ＷＬに対応する各メモリセルＭＣ
が活性化される。活性化されたメモリセルＭＣのキャパ
シタには、データ入出力線ＩＯ１，／ＩＯ１，ＩＯ２ま
たは／ＩＯ２と導通したビット線ＢＬまたは／ＢＬの電
位すなわちデータＤＩ１またはＤＩ２が電荷量の形態で
書込まれる。
【００４９】４Ｋモード時は、モード切換信号１Ｋ／４
Ｋが「Ｌ」レベルに設定され、テスト信号ＴＥ１は非活
性化レベルの「Ｌ」レベルに設定される。この場合は、
アドレス信号ＲＡ１０，ＲＡ１１に応じて信号φ１〜φ
４，φ５〜φ８，φ９〜φ１２，φ１３〜φ１６の４つ
のグループのうちの１つのグループの信号（たとえばφ
１〜φ４）が「Ｈ」レベルとなり、ロウデコーダ（この
場合は１．１〜１．４）が選択される。アドレス信号Ｒ
Ａ８，ＲＡ９によってロウデコーダ１．１〜１．４，
１．５〜１．８，１．９〜１．１２，１．１３〜１．１
６の各グループからロウデコーダ１が１つずつ選択され
る。ロウデコーダ選択回路５によって選択され、かつア
ドレス信号ＲＡ８，ＲＡ９によって選択された１つのロ
ウデコーダ（たとえば１．１）がアドレス信号ＲＡ０〜
ＲＡ７に従って対応のメモリアレイ（この場合はＭＡ
１）のうちのいずれかのワード線ＷＬを選択する。コラ
ム選択線ＣＳＬの選択、書込回路１３による書込は１Ｋ
モードと同様に行なわれる。
【００５０】一括書込モード時は、テスト信号ＴＥ１が
活性化レベルの「Ｈ」レベルに設定される。この場合は
１Ｋモードに設定されているか４Ｋモードに設定されて
いるかに関係なくロウデコーダ選択回路５のＯＲゲート
９の出力が「Ｈ」レベルとなり、１Ｋモード時と同様に
ワード線ＷＬの選択が行なわれる。すなわち、各メモリ
マットＭＭにおいて４つのメモリアレイＭＡが選択さ
れ、選択された各メモリアレイＭＡにおいて１つのワー
ド線ＷＬが選択される。
【００５１】一方、コラムデコーダ４のＯＲゲート１７
の出力がコラムプリデコーダ３からのコラムプリデコー
ド信号に関係なく「Ｈ」レベルとなり、すべてのコラム
選択線ＣＳＬが「Ｈ」レベルとなる。これにより、すべ
てのコラム選択ゲートＣＳＧ１，ＣＳＧ２が導通する。
各書込回路１３は、書込制御信号Ｗに応答して、選択さ
れたワード線ＷＬに接続されているすべてのメモリセル
ＭＣにデータの書込を行なう。
【００５２】この実施の形態では、一括書込モード時
は、すべてのコラム選択ゲートＣＳＧ１，ＣＳＧ２を導
通させてロウ単位でデータを書込む。したがって、従来
のようにテストパターン書込回路１１５、テストパター
ン書込制御ゲート１２７を別途設ける必要がなく、レイ
アウト面積が小さくて済む。
【００５３】また、一括書込モード時は、ＤＲＡＭが１
Ｋモードに設定されているか４Ｋモードに設定されてい
るかに関係なく、１Ｋモードと同様にロウ選択動作を行
なう。したがって、より多くのロウにデータを一括書込
することができ、データの書込を迅速に行なうことがで
きる。
【００５４】なお、一括書込した後のメモリセルＭＣの
良否の判定については、たとえば、各メモリセルＭＣの
データを各ビット線ＢＬ，／ＢＬに読出した後、各２組
のビット線対ＢＬ，／ＢＬのデータをデータ入出力線対
ＩＯ１，／ＩＯ１；ＩＯ２，／ＩＯ２に順次読出し、デ
ータ入出力線対ＩＯ１，／ＩＯ１とＩＯ２，／ＩＯ２の
データが一致するか否かを順次検出し、検出結果に基づ
いて各メモリセルＭＣが正常か否かを判定するとよい。
また、図８で示した比較回路１２３，ＯＲゲート１２６
などを別途設けて従来と同様に行なってもよい。
【００５５】［実施の形態２］従来より、このようなＤ
ＲＡＭにはテスト効率のさらなる向上のため複数のデー
タ入出力端子を１つに縮退する縮退モードも設けられて
いる。このモードでは書込回路１３には２つの同じデー
タＤＩ１が与えられ、すべてのメモリセルＭＣに同一の
データＤＩ１が書込まれる。したがって、このモードで
は、隣接する２つのメモリセルＭＣの各々に互いに異な
るデータを書込んだときのメモリセルＭＣ間の干渉を影
響をテストすることができない。この実施の形態では、
この問題を解決する。
【００５６】図３は、この発明の実施の形態２によるＤ
ＲＡＭの書込回路２０の構成を示す回路ブロック図であ
る。
【００５７】図３を参照して、この書込回路２０は、バ
ッファ２１，２４、インバータ２２，２５およびＥＸ−
ＯＲゲート２３を含む。この書込回路２０には、通常は
２つのデータＤＩ１，ＤＩ２が入力され、縮退モード時
は２つの同じデータＤＩ１，ＤＩ１が与えられる。バッ
ファ２１は、データＤＩ１を受け、その出力ノードはデ
ータ入出力線ＩＯ１に接続される。インバータ２２は、
データＤＩ１を受け、その出力ノードはデータ入出力線
／ＩＯ１に接続される。ＥＸ−ＯＲゲート２３は、デー
タＤＩ２（ＤＩ１）と、反転書込モードを設定するため
のテスト信号ＴＥ２とを受ける。反転書込モードとは、
入力データＤＩ２（ＤＩ１）を反転させて書込むモード
である。ＥＸ−ＯＲゲート２３の出力はバッファ２４お
よびインバータ２５に入力される。バッファ２４および
インバータ２５の出力ノードは、それぞれデータ入出力
線ＩＯ２，／ＩＯ２に接続される。バッファ２１，２４
およびインバータ２２，２５は、ともに書込制御信号Ｗ
によって活性化される。
【００５８】次に、この書込回路２０の動作について説
明する。通常動作時は、テスト信号ＴＥ２は「Ｌ」レベ
ルに設定される。この場合は、データＤＩ２（ＤＩ１）
がそのままバッファ２４およびインバータ２５に入力さ
れる。したがって、データ入出力線ＩＯ１，ＩＯ２には
それぞれデータＤＩ１，ＤＩ２（ＤＩ１）と同じレベル
が伝達され、データ入出力線／ＩＯ１，／ＩＯ２にはそ
れぞれデータＤＩ１，ＤＩ２（ＤＩ１）のレベルを反転
させたレベルが伝達される。
【００５９】また、反転書込モード時は、テスト信号Ｔ
Ｅ２は「Ｈ」レベルに設定される。この場合は、データ
ＤＩ２（ＤＩ１）は反転されてバッファ２４およびイン
バータ２５に入力される。したがって、データ入出力線
ＩＯ１，／ＩＯ２にはそれぞれデータＤＩ１，ＤＩ２
（ＤＩ１）と同じレベルが伝達され、データ入出力線／
ＩＯ１，ＩＯ２にはそれぞれデータＤＩ１，ＤＩ２（Ｄ
Ｉ１）のレベルを反転させたレベルが伝達される。他の
構成および動作は実施の形態１のＤＲＡＭと同じであ
る。
【００６０】この実施の形態では、実施の形態１と同じ
効果が得られる他、縮退モード時でもメモリセルＭＣに
互いに異なるデータを書込むことができ、隣接する２つ
のメモリセルＭＣ間の干渉の影響もテストすることがで
きる。
【００６１】［実施の形態３］図４は、この発明の実施
の形態３によるＤＲＡＭの要部を示す回路ブロック図で
ある。
【００６２】図４を参照して、このＤＲＡＭが実施の形
態１のＤＲＡＭと異なる点は、各隣接する２組のビット
線対ＢＬ，／ＢＬのグループに対応してコラム選択ゲー
トＣＳＧ３が新たに設けられ、コラム選択線ＣＳＬの代
わりに３本のコラム選択線ＣＳＬ１〜ＣＳＬ３が設けら
れ、コラムデコーダ４．１〜４．４がそれぞれコラムデ
コーダ３２．１〜３２．４で置換されている点である。
【００６３】コラム選択ゲートＣＳＧ３はＮチャネルＭ
ＯＳトランジスタ３０，３１を含む。ＮチャネルＭＯＳ
トランジスタ３０はデータ入出力線／ＩＯ２とビット線
ＢＬの間に接続され、ＮチャネルＭＯＳトランジスタ３
１はデータ入出力線ＩＯ２とビット線／ＢＬの間に接続
される。
【００６４】コラムデコーダ３２．１〜３２．４の各々
は、コラムデコーダ単位回路１６およびＯＲゲート１７
に加え、各隣接する２組のビット線対ＢＬ，／ＢＬのグ
ループに対応して設けられたＡＮＤゲート３３，３４
と、インバータ３５とを含む。ＯＲゲート１７の出力
は、コラム選択線ＣＳＬ１を介してコラム選択ゲートＣ
ＳＧ１のＮチャネルＭＯＳトランジスタ１４，１５のゲ
ートに入力されるとともに、ＡＮＤゲート３３，３４の
一方入力ノードに入力される。実施の形態２で説明した
反転書込モードを設定するためのテスト信号ＴＥ２は、
ＡＮＤゲート３４の他方入力ノードに直接入力されると
ともに、インバータ３５を介してＡＮＤゲート３３の他
方入力ノードに入力される。ＡＮＤゲート３３の出力
は、コラム選択線ＣＳＬ２を介してコラム選択ゲートＣ
ＳＧ２のＮチャネルＭＯＳトランジスタ１４，１５のゲ
ートに入力される。ＡＮＤゲート３４の出力は、コラム
選択線ＣＳＬ３を介してコラム選択ゲートＣＳＧ３のＮ
チャネルＭＯＳトランジスタ３０，３１のゲートに入力
される。
【００６５】次に、このＤＲＡＭの動作について説明す
る。通常動作時は、テスト信号ＴＥ２は「Ｌ」レベルに
設定される。この場合は、ＡＮＤゲート３４の出力は
「Ｌ」レベルに固定され、コラム選択ゲートＣＳＧ３は
非導通状態に固定される。ＡＮＤゲート３３は、ＯＲゲ
ート１７の出力をコラム選択線ＣＳＬ２にそのまま通過
させる。したがって、ＯＲゲート１７の出力が選択レベ
ルの「Ｈ」レベルになったとき、コラム選択ゲートＣＳ
Ｇ１，ＣＳＧ２が導通し、データ入出力線対ＩＯ１，／
ＩＯ１はコラム選択ゲートＣＳＧ１を介してビット線対
ＢＬ，／ＢＬに正相で接続されるとともに、データ入出
力線対ＩＯ２，／ＩＯ２はコラム選択ゲートＣＳＧ２を
介してビット線対ＢＬ，／ＢＬに正相で接続される。こ
のため、データＤＩ１，ＤＩ２はそのまま対応のメモリ
セルＭＣに書込まれる。
【００６６】また、反転書込モード時は、テスト信号Ｔ
Ｅ２は「Ｈ」レベルに設定される。この場合は、ＡＮＤ
ゲート３３の出力は「Ｌ」レベルに固定され、コラム選
択ゲートＣＳＧ２は非導通状態に固定される。ＡＮＤゲ
ート３４は、ＯＲゲート１７の出力をコラム選択線ＣＳ
Ｌ３にそのまま通過させる。したがって、ＯＲゲート１
７の出力が選択レベルの「Ｈ」レベルになったとき、コ
ラム選択ゲートＣＳＧ１，ＣＳＧ３が導通し、データ入
出力線対ＩＯ１，／ＩＯ１はコラム選択ゲートＣＳＧ１
を介してビット線対ＢＬ，／ＢＬに正相で出力されると
ともに、データ入出力線対ＩＯ２，／ＩＯ２はコラム選
択ゲートＣＳＧ３を介してビット線対ＢＬ，／ＢＬに逆
相で接続される。このため、データＤＩ１はそのまま対
応のメモリセルＭＣに書込まれるが、データＤＩ２は反
転されて対応のメモリセルＭＣに書込まれる。
【００６７】この実施の形態でも、実施の形態２と同じ
効果が得られる。 ［実施の形態４］図５は、この発明の実施の形態４によ
るＤＲＡＭの書込回路の要部を示す回路ブロック図であ
る。
【００６８】図５を参照して、この書込回路はそれぞれ
データ入出力線ＩＯ１，／ＩＯ１，ＩＯ２，／ＩＯ２に
対応して設けられた充放電回路４０．１〜４０．４を備
える。
【００６９】充放電回路４０．１は、ＡＮＤゲート４
１、インバータ４２〜４５およびスイッチングインバー
タ４６，４７を含む。スイッチングインバータ４６，４
７の各々は、電源電位Ｖｃｃのラインと接地電位ＧＮＤ
のラインとの間に直列接続されたＰチャネルＭＯＳトラ
ンジスタ４８，４９およびＮチャネルＭＯＳトランジス
タ５０，５１を含む。ＭＯＳトランジスタ４９，５０の
ドレインは、ともにデータ入出力線ＩＯ１に接続され
る。書込制御信号Ｗは、インバータ４２を介してスイッ
チングインバータ４６のＰチャネルＭＯＳトランジスタ
４８のゲートに入力されるとともに、スイッチングイン
バータ４６のＮチャネルＭＯＳトランジスタ５１のゲー
トに直接入力される。
【００７０】データＤＩ１は、インバータ４３を介して
スイッチングインバータ４６のＭＯＳトランジスタ４
９，５０のゲートに入力されるとともに、インバータ４
４を介してスイッチングインバータ４７のＭＯＳトラン
ジスタ５９，５０のゲートに入力される。ＡＮＤゲート
４１は、書込制御信号Ｗと、一括書込モードを設定する
ためのテスト信号ＴＥ１とを受ける。ＡＮＤゲート４１
の出力は、インバータ４４を介してスイッチングインバ
ータ４７のＰチャネルＭＯＳトランジスタ４８のゲート
に入力されるとともに、スイッチングインバータ４７の
ＮチャネルＭＯＳトランジスタ５１のゲートに直接入力
される。
【００７１】充放電回路４０．３は、データＤＩ１の代
わりにデータＤＩ２を受けるだけで、充放電回路４０．
１と同じ構成である。充放電回路４０．２は、充放電回
路４０．１からインバータ４３，４４を除去したもので
ある。充放電回路４０．４は、充放電回路４０．３から
インバータ４３，４５を除去したものである。
【００７２】次に、この書込回路の動作について説明す
る。通常動作時は、テスト信号ＴＥ１は「Ｌ」レベルに
設定される。この場合は、ＡＮＤゲート４１の出力は
「Ｌ」レベルに固定され、スイッチングインバータ４７
は非活性状態に固定される。したがって、データ入出力
線ＩＯ１，／ＩＯ１，ＩＯ２，／ＩＯ２の充放電は、ス
イッチングインバータ４６のみで行なわれる。
【００７３】たとえば充放電回路４０．１では、書込制
御信号Ｗが一定期間活性化レベルの「Ｈ」レベルになる
と、スイッチングインバータ４６のＭＯＳトランジスタ
４８，５１が導通し、スイッチングインバータ４６が活
性化状態となる。データＤＩ１が「Ｈ」レベル
（「１」）の場合は、スイッチングインバータ４６のＰ
チャネルＭＯＳトランジスタ４９が導通しＮチャネルＭ
ＯＳトランジスタ５０が非導通となって、データ入出力
線ＩＯ１が「Ｈ」レベルに充電される。データＤＩ１が
「Ｌ」レベル（「０」）の場合は、スイッチングインバ
ータ４６のＰチャネルＭＯＳトランジスタ４９が非導通
となりＮチャネルＭＯＳトランジスタ５０が導通して、
データ入出力線ＩＯ１が「Ｌ」レベルに放電される。
【００７４】一括書込モード時は、テスト信号ＴＥ１は
「Ｈ」レベルに設定される。この場合は、ＡＮＤゲート
４１は、書込制御信号Ｗをそのまま通過させる。したが
って、データ入出力線ＩＯ１，／ＩＯ１，ＩＯ２，／Ｉ
Ｏ２の充放電は、２つのスイッチングインバータ４６，
４７によって行なわれる。
【００７５】たとえば充放電回路４０．１では、書込制
御信号Ｗが一定期間活性化レベルの「Ｈ」レベルになる
と、スイッチングインバータ４６，４７のＭＯＳトラン
ジスタ４８，５１が導通し、スイッチングインバータ４
６，４７が活性化状態となる。データＤＩ１が「Ｈ」レ
ベルの場合は、スイッチングインバータ４６，４７のＰ
チャネルＭＯＳトランジスタ４９が導通しＮチャネルＭ
ＯＳトランジスタ５０が非導通となって、データ入出力
線ＩＯ１が「Ｈ」レベルに充電される。データＤＩ１が
「Ｌ」レベルの場合は、スイッチングインバータ４６，
４７のＰチャネルＭＯＳトランジスタ４９が非導通とな
りＮチャネルＭＯＳトランジスタ５０が導通して、デー
タ入出力線ＩＯ１が「Ｌ」レベルに放電される。
【００７６】他の構成および動作は実施の形態１のＤＲ
ＡＭと同じであるので、その説明は繰返さない。
【００７７】この実施の形態では、実施の形態１と同じ
効果が得られる他、一括書込モード時は通常時よりも充
放電回路４０．１〜４０．４の充放電能力が増大される
ので、一括書込モード時でもデータ入出力線ＩＯ１，／
ＩＯ１，ＩＯ２，／ＩＯ２のレベルを十分なレベルに立
上げまたは立下げることができる。
【００７８】［実施の形態５］図６は、この発明の実施
の形態５によるＤＲＡＭの要部の構成を示す回路ブロッ
ク図である。
【００７９】図６を参照して、このＤＲＡＭが実施の形
態１のＤＲＡＭと異なる点は、書込時間制御回路６０が
新たに設けられている点である。書込時間制御回路６０
は、インバータ６１〜６５、バッファ６６〜７０、ＮＡ
ＮＤゲート７１，７２、ＡＮＤゲート７３およびＮＯＲ
ゲート７４を含む。直列接続されたバッファ６７〜７０
は遅延回路７５を構成し、ＮＡＮＤゲート７１，７２は
フリップフロップ７６を構成する。
【００８０】書込制御信号Ｗはインバータ６１を介して
フリップフロップ７６のセット端子７６ａに入力され
る。インバータ６２〜６４は、フリップフロップ７６の
反転出力端子７６ｃとノードＮ６４の間に直列接続され
る。インバータ６４の出力はバッファ６６に入力され、
バッファ６６の出力は書込時間制御信号ＷＤＥとなる。
書込時間制御信号ＷＤＥは、書込回路の書込時間を決定
する信号であり、書込制御信号Ｗの代わりに書込回路に
入力される。
【００８１】インバータ６４の出力は遅延回路７５を介
してＮＯＲゲート７４の一方入力ノードに入力されると
ともに、ＡＮＤゲート７３の一方入力ノードに入力され
る。一括書込モードに設定するための信号ＴＥ１は、イ
ンバータ６５を介してＡＮＤゲート７３の他方入力ノー
ドに入力される。ＡＮＤゲート７３の出力はＮＯＲゲー
ト７４の他方入力ノードに入力される。ＮＯＲゲート７
４の出力はフリップフロップ７６のリセット端子７６ｂ
に入力される。
【００８２】次に、この書込時間制御回路６０の動作に
ついて説明する。通常動作時は、図７（ｂ）に点線で示
すように、テスト信号ＴＥ１は「Ｌ」レベルに設定され
る。この場合、ＡＮＤゲート７３は、インバータ６４の
出力をそのままＮＯＲゲート７４に通過させる。図７
（ａ）に示すように書込制御信号Ｗが活性化レベルの
「Ｈ」レベルに立上がると、フリップフロップ７６がセ
ットされ、フリップフロップ７６の反転出力端子７６ｃ
が「Ｌ」レベルに立下がる。応じてインバータ６４の出
力が「Ｈ」レベルに立上がり、図７（ｃ）に示すように
書込時間制御信号ＷＤＥが活性化レベルの「Ｈ」レベル
に立上がる。インバータ６４の出力は、ＡＮＤゲート７
３を通過してＮＯＲゲート７４に入力され、応じてＮＯ
Ｒゲート７４の出力が「Ｌ」レベルに立上がり、フリッ
プフロップ７６がリセットされる。これにより、フリッ
プフロップ７６の反転出力端子７６ｃが「Ｈ」レベルに
立上がり、インバータ６４の出力が「Ｌ」レベルに立下
がって、図７（ｃ）に点線で示すように信号ＷＤＥが
「Ｌ」レベルに立下がる。
【００８３】一括書込モード時は、図７（ｂ）に実線で
示すように、テスト信号ＴＥ１は「Ｈ」レベルに設定さ
れる。この場合、ＡＮＤゲート７３の出力が「Ｌ」レベ
ルに固定される。したがって、インバータ６４の出力は
遅延回路７５を介してＮＯＲゲート７４に入力される。
このため、一括書込モード時は、通常の動作時に比べ、
フリップフロップ７６がセットされてからリセットされ
るまでの時間が長くなり、図７（ｃ）に実線で示すよう
に、書込時間制御信号ＷＤＥのパルス幅が広くなる。他
の構成および動作は実施の形態１のＤＲＡＭと同じであ
る。
【００８４】この実施の形態では、実施の形態１と同じ
効果が得られる他、一括書込モード時は通常時よりも書
込回路の書込時間が増大されるので、一括書込モード時
でもデータ入出力線ＩＯ１，／ＩＯ１，ＩＯ２，／ＩＯ
２のレベルを十分なレベルに立上げまたは立下げること
ができる。
【００８５】
【発明の効果】以上のように、請求項１に係る発明で
は、一括書込モード時は列選択手段がすべての列選択ゲ
ートを導通させ、書込手段がそれらの列選択ゲートを介
して行単位でデータの一括書込を行なう。したがって、
一括書込用の回路を別途設けていた従来に比べ、レイア
ウト面積が小さくて済む。
【００８６】請求項２に係る発明では、２ビット単位で
データの入出力を行なうことが可能な半導体記憶装置に
おいて、一括書込モード時は列選択手段がすべての列選
択ゲートを導通させ、書込手段がそれらの列選択ゲート
を介して行単位でデータの一括書込を行なう。したがっ
て、請求項１に係る発明と同じ効果が得られる。
【００８７】請求項３に係る発明では、請求項２に係る
発明の書込手段は、反転書込モードが指示されたことに
応じて２ビットの外部データのうちの一方のデータを反
転させて書込む。したがって、縮退モードにおいても隣
接する２つのメモリセルに互いに異なるデータを書込ん
で、２つのメモリセル間の干渉の影響をテストすること
ができる。
【００８８】請求項４に係る発明では、請求項２に係る
発明において２組のビット線対のうちの一方のビット線
対と対応のデータ入出力線対とが、第２の列選択ゲート
によって正相で接続されるとともに第３の列選択ゲート
によって逆相で接続され、列選択手段は反転書込モード
時は第２の列選択ゲートの代わりに第３の列選択ゲート
を導通させる。したがって、請求項３に係る発明と同じ
効果が得られる。
【００８９】請求項５に係る発明では、Ｎビット単位で
データの入出力を行なうことが可能な第１のモードと、
Ｍ（Ｍ＞Ｎ）ビット単位でデータの入出力を行なうこと
が可能な第２のモードとを有する半導体記憶装置におい
て、一括書込モード時は列選択手段がすべての列選択ゲ
ートを導通させ、書込手段はそれらの列選択ゲートを介
して行単位でデータの一括書込を行なう。したがって、
請求項１に係る発明と同じ効果が得られる。
【００９０】請求項６に係る発明では、請求項５に係る
発明の行選択手段は、一括書込モード時は第１のモード
に設定されているか第２のモードに設定されているかに
関係なくＭ本のワード線を選択する。したがって、デー
タの書込を一層迅速に行なうことができる。
【００９１】請求項７に係る発明では、請求項１から６
のいずれかに係る発明の書込手段は、外部データに従っ
てデータ入出力線の充放電を行なう第１の充放電手段
と、一括書込モード時に活性化されて第１の充放電手段
とともにデータ入出力線の充放電を行なう第２の充放電
手段を含む。したがって、一括書込モード時は通常時よ
りも充放電能力を向上させることができ、一括書込モー
ド時でも充放電能力が不足することがない。
【００９２】請求項８に係る発明では、請求項１から６
のいずれかに係る発明の書込手段は、外部データに従っ
て、通常は第１の時間だけデータの入出力線の充放電を
行ない、一括書込モード時は第１の時間よりも長い第２
の時間だけデータ入出力線の充放電を行なう。したがっ
て、一括書込モード時でもデータ入出力線の充放電を十
分に行なうことができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＤＲＡＭの構
成を示す一部省略した回路ブロック図である。
【図２】 図１に示したメモリマットＭＭ１に関連する
部分の構成をより詳細に示す一部省略した回路ブロック
図である。
【図３】 この発明の実施の形態２によるＤＲＡＭの書
込回路の構成を示す一部省略した回路ブロック図であ
る。
【図４】 この発明の実施の形態３によるＤＲＡＭの要
部の構成を示す回路ブロック図である。
【図５】 この発明の実施の形態４によるＤＲＡＭの書
込回路に含まれる充放電回路の構成を示す回路ブロック
図である。
【図６】 この発明の実施の形態５によるＤＲＡＭの書
込時間制御回路の構成を示す回路ブロック図である。
【図７】 図６に示した書込時間制御回路の動作を示す
タイムチャートである。
【図８】 従来のＤＲＡＭの構成を示す一部省略した回
路ブロック図である。
【符号の説明】
１．１〜１．１６，１０１ ロウデコーダ、２．１〜
２．１６，１０２ ワードドライバ、３．１〜３．４，
１０３ コラムプリデコーダ、４．１〜４．４，３２．
１，１０４ コラムデコーダ、５ ロウデコーダ、６．
１〜６．１６，９，１７，１２６ ＯＲゲート、７．１
〜７．１６，８．１〜８．１６，３３，３４，４１，７
３ ＡＮＤゲート、１０〜１２，２２，２５，３５，４
２〜４５，６１〜６５，１１８，１１９，１２９ イン
バータ、１３，２０，１０５ 書込回路、１４，１５，
３０，３１，５０，５１，１０７，１０８，１２１，１
２２，１２４，１２５，１２７，１２８ ＮチャネルＭ
ＯＳトランジスタ、１６ コラムデコーダ単位回路、２
１，２４，６６，７０ バッファ、２３ ＥＸ−ＯＲゲ
ート、４６，４７ スイッチングインバータ、４８，４
９ ＰチャネルＭＯＳトランジスタ、６０ 書込時間制
御回路、７１，７２ ＮＡＮＤゲート、７４ＮＯＲゲー
ト、７５ 遅延回路、７６ フリップフロップ、１０６
読出回路、１１０ テスト回路、１１１ テストパタ
ーン書込制御端子、１１２，１１３テストパターン書込
端子、１１４ 出力端子、１１５ テストパターン書込
回路、１２０ テストパターン書込制御ゲート、１２３
比較回路、ＭＣ メモリセル、ＷＬ ワード線、Ｂ
Ｌ，／ＢＬ ビット線、ＳＡ センスアンプ、ＣＳＬコ
ラム選択線、ＣＳＧ コラム選択ゲート、ＩＯ，／ＩＯ
データ入出力線、ＭＡ メモリアレイ、ＭＭ メモリ
マット。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 行単位でデータの書込を行なう一括書込
    モードを有する半導体記憶装置であって、 行列状に配列された複数のメモリセルと、各行に対応し
    て設けられたワード線と、各列に対応して設けられたビ
    ット線対とを含むメモリアレイ、 前記メモリアレイと外部との間でデータの入出力を行な
    うためのデータ入出力線対、 各ビット線対に対応して設けられ、対応のビット線対と
    前記データ入出力線対の一方端との間に接続された列選
    択ゲート、 行アドレス信号に従って、前記メモリアレイのうちのい
    ずれかのワード線を選択する行選択手段、 列アドレス信号に従って、前記メモリアレイのうちのい
    ずれかのビット線対を選択し、そのビット線対に対応す
    る列選択ゲートを導通させる列選択手段、および前記デ
    ータ入出力線対の他方端に接続され、前記列選択手段に
    よって選択されたビット線対を介して前記行選択手段に
    よって選択されたワード線に対応するメモリセルに外部
    から与えられたデータを書込む書込手段を備え、 前記列選択手段は、前記一括書込モードが指示されたこ
    とに応じて前記メモリアレイのうちのすべてのビット線
    対を選択し、選択した各ビット線対に対応する列選択ゲ
    ートを導通させる、半導体記憶装置。
  2. 【請求項２】 行単位でデータの書込を行なう一括書込
    モードを有する半導体記憶装置であって、 行列状に配列された複数のメモリセルと、各行に対応し
    て設けられたワード線と、各列に対応して設けられたビ
    ット線対とを含み、各隣接する２組のビット線対が予め
    グループ化されているメモリアレイ、 それぞれが前記メモリアレイと外部との間でデータの入
    出力を行なうための２組のデータ入出力線対、 各隣接する２組のビット線対のグループに対応して設け
    られ、それぞれが対応のグループの２組のビット線対と
    前記２組のデータ入出力線対の一方端との間に接続され
    る第１および第２の列選択ゲート、 行アドレス信号に従って、前記メモリアレイのうちのい
    ずれかのワード線を選択する行選択手段、 列アドレス信号に従って、前記メモリアレイのうちのい
    ずれかのグループを選択し、そのグループに対応する第
    １および第２の列選択ゲートを導通させる列選択手段、
    および前記２組のデータ入出力線対の他方端に接続さ
    れ、前記列選択手段によって選択されたグループの２組
    のビット線対を介して前記行選択手段によって選択され
    たワード線に対応する２つのメモリセルにそれぞれ外部
    から与えられた２ビットのデータを書込む書込手段を備
    え、 前記列選択手段は、前記一括書込モードが指示されたこ
    とに応じて前記メモリアレイのうちのすべてのグループ
    を選択し、選択した各グループに対応する第１および第
    ２の列選択ゲートを導通させる、半導体記憶装置。
  3. 【請求項３】 前記書込手段は、反転書込モードが指示
    されたことに応じて、前記外部から与えられた２ビット
    のデータのうちの一方のデータを反転させて書込む、請
    求項２に記載の半導体記憶装置。
  4. 【請求項４】 さらに、各グループの２組のビット線対
    のうちの一方のビット線対に対応して設けられ、対応の
    ビット線対と対応のデータ入出力線対の一方端との間に
    接続された第３の列選択ゲートを備え、 各グループの２組のビット線対と前記２組のデータ入出
    力線対とは、それぞれ前記第１および第２の列選択ゲー
    トによって正相で接続され、 各グループの２組のビット線対のうちの一方のビット線
    対と対応のデータ入出力線対とは、前記第３の列選択ゲ
    ートによって逆相で接続され、 前記列選択手段は、反転書込モードが指示されたことに
    応じて前記第２の列選択ゲートの代わりに前記第３の列
    選択ゲートを導通させる、請求項２に記載の半導体記憶
    装置。
  5. 【請求項５】 行単位でデータの書込を行なう一括書込
    モードを有する半導体記憶装置であって、 それぞれが、行列状に配列された複数のメモリセルと、
    各行に対応して設けられたワード線と、各列に対応して
    設けられたビット線対とを含み、前記ビット線対の延在
    する方向に配列された複数のメモリアレイ、 各ビット線対に対応して前記複数のメモリアレイに共通
    に設けられた列選択線、 各メモリアレイに対応して設けられ、対応のメモリアレ
    イと外部との間でデータの入出力を行なうためのデータ
    入出力線対、 各ビット線対に対応して設けられ、対応のビット線対と
    対応のデータ入出力線対の一方端との間に接続された列
    選択ゲート、 Ｎビット単位でデータの入出力を行なう第１のモードま
    たはＭビット単位（ただし、Ｍ＞Ｎである）でデータの
    入出力を行なう第２のモードを設定するためのモード設
    定手段、 行アドレス信号に従って、前記モード設定手段によって
    前記第１または第２のモードが設定されたことに応じて
    前記複数のメモリアレイのうちのＮ個またはＭ個のメモ
    リアレイを選択し、選択した各メモリアレイのうちのい
    ずれかのワード線を選択する行選択手段、 列アドレス信号に従って、複数の前記列選択線のうちの
    いずれかの列選択線を選択し、その列選択線に対応する
    列選択ゲートを導通させる列選択手段、および各データ
    入出力線対の他方端に接続され、前記列選択手段によっ
    て選択された列選択線に対応するビット線対を介して前
    記行選択手段によって選択されたワード線に対応するメ
    モリセルに外部から与えられたデータを書込む書込手段
    を備え、 前記列選択手段は、前記一括書込モードが指示されたこ
    とに応じてすべての列選択線を選択し、選択した各列選
    択線に対応する列選択ゲートを導通させる、半導体記憶
    装置。
  6. 【請求項６】 前記行選択手段は、行アドレス信号に従
    って、前記一括書込モードが指示されたことに応じて前
    記複数のメモリアレイのうちのＭ個のメモリアレイを選
    択し、選択した各メモリアレイのうちのいずれかのワー
    ド線を選択する、請求項５に記載の半導体記憶装置。
  7. 【請求項７】 前記書込手段は、 各データ入出力線に対応して設けられ、前記外部から与
    えられたデータに従って対応のデータ入出力線の充放電
    を行なう第１の充放電手段、および各データ入出力線に
    対応して設けられ、前記一括書込モードが指示されたこ
    とに応じて前記第１の充放電手段とともに対応のデータ
    入出力線の充放電を行なう第２の充放電手段を含む、請
    求項１から請求項６のいずれかに記載の半導体記憶装
    置。
  8. 【請求項８】 前記書込手段は、各データ入出力線に対
    応して設けられ、前記外部から与えられたデータに従っ
    て、通常は第１の時間だけ対応のデータ入出力線の充放
    電を行ない、前記一括書込モードが指示されたことに応
    じて前記第１の時間よりも長い第２の時間だけ対応のデ
    ータ入出力線の充放電を行なう充放電手段を含む、請求
    項１から請求項６のいずれかに記載の半導体記憶装置。
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KR1019970030763A KR100257428B1 (ko) 1997-02-18 1997-07-03 반도체 기억장치
DE19732649A DE19732649A1 (de) 1997-02-18 1997-07-29 Halbleiterspeichervorrichtung, die einen Kollektivschreibmodus zum Schreiben von Daten auf Zeilenbasis hat
US08/907,778 US5896342A (en) 1997-02-18 1997-08-11 Semiconductor memory device having collective writing mode for writing data on row basis
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100515055B1 (ko) * 2002-12-12 2005-09-14 삼성전자주식회사 모든 칼럼 선택 트랜지스터들을 선택할 수 있는 칼럼 프리디코더를 갖는 플레쉬 메모리 장치와 그 스트레스 테스트방법
KR100618681B1 (ko) * 2000-05-31 2006-09-06 주식회사 하이닉스반도체 버츄얼 채널 디램의 채널 구조

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100301039B1 (ko) * 1998-05-14 2001-09-06 윤종용 칼럼선택선신호를제어하여데이터를마스킹하는반도체메모리장치및이의칼럼디코더
KR100301047B1 (ko) * 1998-10-02 2001-09-06 윤종용 2비트프리페치용칼럼어드레스디코더를갖는반도체메모리장치
JP2000182398A (ja) * 1998-12-15 2000-06-30 Nec Corp 半導体装置及び半導体装置の試験方法
JP3633354B2 (ja) * 1999-03-29 2005-03-30 株式会社日立製作所 半導体装置
US6252819B1 (en) * 2000-05-01 2001-06-26 Sandcraft, Inc. Reduced line select decoder for a memory array
JP4769548B2 (ja) 2005-11-04 2011-09-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体記憶装置
JP4984759B2 (ja) * 2006-09-05 2012-07-25 富士通セミコンダクター株式会社 半導体記憶装置
JP5319572B2 (ja) * 2010-02-23 2013-10-16 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー メモリ装置
JP2015032327A (ja) * 2013-07-31 2015-02-16 ルネサスエレクトロニクス株式会社 半導体装置、及びデータ読み出し方法
EP4231301A4 (en) 2020-09-18 2024-06-19 Changxin Memory Technologies, Inc. BITLINE SCANNING CIRCUIT AND MEMORY
CN114203230B (zh) * 2020-09-18 2023-09-15 长鑫存储技术有限公司 一种列选择信号单元电路、位线感测电路及存储器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4654849B1 (en) * 1984-08-31 1999-06-22 Texas Instruments Inc High speed concurrent testing of dynamic read/write memory array
JPH0817040B2 (ja) * 1986-10-20 1996-02-21 日本電信電話株式会社 半導体メモリ
US5490115A (en) * 1994-07-29 1996-02-06 Cypress Semiconductor Corp. Method and apparatus for writing to memory cells in a minimum number of cycles during a memory test operation
US5724286A (en) * 1994-12-14 1998-03-03 Mosaid Technologies Incorporated Flexible DRAM array
JP2689950B2 (ja) * 1995-04-13 1997-12-10 日本電気株式会社 高速低電力型デコード回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100618681B1 (ko) * 2000-05-31 2006-09-06 주식회사 하이닉스반도체 버츄얼 채널 디램의 채널 구조
KR100515055B1 (ko) * 2002-12-12 2005-09-14 삼성전자주식회사 모든 칼럼 선택 트랜지스터들을 선택할 수 있는 칼럼 프리디코더를 갖는 플레쉬 메모리 장치와 그 스트레스 테스트방법

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