JP2000173265A - 半導体メモリ - Google Patents
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Abstract
(57)【要約】
【課題】サブワードラインを接地端子に連結するための
ＮＭＯＳトランジスタの個数を減らしてレイアウトを単
純化させ、半導体メモリのサイズを縮小し得る半導体メ
モリを提供する。 【解決手段】グローバルワードラインイネーブル信号の
反転信号ＧＷＬＢ０，ＧＷＬＢ１が入力端子に連結さ
れ、プリデコーディング信号Ｐ０〜Ｐ３が電源端子に連
結され、出力端子が第１〜第８サブワードラインＳＷＬ
０〜ＳＷＬ７にそれぞれ連結される第１〜第４サブワー
ドライン駆動器ＳＷＬＤ１０１〜ＳＷＬＤ１０４と、同
一のプリデコーディング信号が入力される隣接したサブ
ワードライン駆動器の出力端子に連結されたサブワード
ライン間に連結され、プリデコーディング信号により制
御される複数のトランジスタＮＭ１０１〜ＮＭ１０３，
ＮＭ２０１〜ＮＭ２０３と、から第１，第２サブワード
ライン駆動部２００，３００が構成される。
ＮＭＯＳトランジスタの個数を減らしてレイアウトを単
純化させ、半導体メモリのサイズを縮小し得る半導体メ
モリを提供する。 【解決手段】グローバルワードラインイネーブル信号の
反転信号ＧＷＬＢ０，ＧＷＬＢ１が入力端子に連結さ
れ、プリデコーディング信号Ｐ０〜Ｐ３が電源端子に連
結され、出力端子が第１〜第８サブワードラインＳＷＬ
０〜ＳＷＬ７にそれぞれ連結される第１〜第４サブワー
ドライン駆動器ＳＷＬＤ１０１〜ＳＷＬＤ１０４と、同
一のプリデコーディング信号が入力される隣接したサブ
ワードライン駆動器の出力端子に連結されたサブワード
ライン間に連結され、プリデコーディング信号により制
御される複数のトランジスタＮＭ１０１〜ＮＭ１０３，
ＮＭ２０１〜ＮＭ２０３と、から第１，第２サブワード
ライン駆動部２００，３００が構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに係
るもので、詳しくは、レイアウトを単純化させ、サイズ
を縮小し得る半導体メモリに関するものである。
るもので、詳しくは、レイアウトを単純化させ、サイズ
を縮小し得る半導体メモリに関するものである。
【０００２】
【従来の技術】一般に、半導体メモリにおいては、入力
されるアドレス信号をデコーディングするデコーダと、
該デコーダの出力信号により特定のメモリセルにデータ
を格納し、または、格納されたデータをビットラインを
通して出力するようにサブワードラインを駆動するサブ
ワードライン駆動回路と、を包含して構成される。この
ようなサブワードライン駆動回路を包含した半導体メモ
リを、図面を用いて説明する。尚、本明細書では、８本
のサブワードラインを包含する半導体メモリを例に挙げ
て説明する。
されるアドレス信号をデコーディングするデコーダと、
該デコーダの出力信号により特定のメモリセルにデータ
を格納し、または、格納されたデータをビットラインを
通して出力するようにサブワードラインを駆動するサブ
ワードライン駆動回路と、を包含して構成される。この
ようなサブワードライン駆動回路を包含した半導体メモ
リを、図面を用いて説明する。尚、本明細書では、８本
のサブワードラインを包含する半導体メモリを例に挙げ
て説明する。
【０００３】即ち、従来の半導体メモリは、図４に示し
たように、上位（high significant）のローアドレス信
号がプリデコーディングされて生成された上位プリデコ
ーディング信号Ｐ４〜Ｐｘを外部から入力し、第１，第
２グローバルワードラインイネーブル信号の反転信号Ｇ
ＷＬＢ０，ＧＷＬＢ１を出力するローデコーダ１０と、
前記反転された第１，第２グローバルワードラインイネ
ーブル信号ＧＷＬＢ０，ＧＷＬＢ１、並びに下位（low
significant）のローアドレス信号がプリデコーディン
グされて生成された第１，第２下位プリデコーディング
信号Ｐ０，Ｐ１及びそれらが反転された第１，第２下位
プリデコーディング信号ＰＢ０，ＰＢ１を外部から入力
し、第１，第２下位プリデコーディング信号Ｐ０，Ｐ１
の電圧または接地電圧を所定のサブワードラインに選択
的に出力する第１サブワードライン駆動部２０と、前記
第１，第２グローバルワードラインイネーブル信号の反
転信号ＧＷＬＢ０，ＧＷＬＢ１並びに下位（low signif
icant）のローアドレス信号がプリデコーディングされ
て生成された第３，第４下位プリデコーディング信号Ｐ
２，Ｐ３及びそれらが反転された第３，第４下位プリデ
コーディング信号ＰＢ２，ＰＢ３を外部から入力し、第
３，第４下位プリデコーディング信号Ｐ２，Ｐ３の電圧
または接地電圧を所定のサブワードラインに選択的に出
力する第２サブワードライン駆動部３０と、それら第
１，第２サブワードライン駆動部２０，３０から出力さ
れる信号の電圧により所定のサブワードラインがイネー
ブルされ、各ビットラインを介してデータを格納し、ま
たは格納されたデータを出力する複数個のメモリセルか
らなるメモリセルアレイ４０と、を包含して構成されて
いた。
たように、上位（high significant）のローアドレス信
号がプリデコーディングされて生成された上位プリデコ
ーディング信号Ｐ４〜Ｐｘを外部から入力し、第１，第
２グローバルワードラインイネーブル信号の反転信号Ｇ
ＷＬＢ０，ＧＷＬＢ１を出力するローデコーダ１０と、
前記反転された第１，第２グローバルワードラインイネ
ーブル信号ＧＷＬＢ０，ＧＷＬＢ１、並びに下位（low
significant）のローアドレス信号がプリデコーディン
グされて生成された第１，第２下位プリデコーディング
信号Ｐ０，Ｐ１及びそれらが反転された第１，第２下位
プリデコーディング信号ＰＢ０，ＰＢ１を外部から入力
し、第１，第２下位プリデコーディング信号Ｐ０，Ｐ１
の電圧または接地電圧を所定のサブワードラインに選択
的に出力する第１サブワードライン駆動部２０と、前記
第１，第２グローバルワードラインイネーブル信号の反
転信号ＧＷＬＢ０，ＧＷＬＢ１並びに下位（low signif
icant）のローアドレス信号がプリデコーディングされ
て生成された第３，第４下位プリデコーディング信号Ｐ
２，Ｐ３及びそれらが反転された第３，第４下位プリデ
コーディング信号ＰＢ２，ＰＢ３を外部から入力し、第
３，第４下位プリデコーディング信号Ｐ２，Ｐ３の電圧
または接地電圧を所定のサブワードラインに選択的に出
力する第２サブワードライン駆動部３０と、それら第
１，第２サブワードライン駆動部２０，３０から出力さ
れる信号の電圧により所定のサブワードラインがイネー
ブルされ、各ビットラインを介してデータを格納し、ま
たは格納されたデータを出力する複数個のメモリセルか
らなるメモリセルアレイ４０と、を包含して構成されて
いた。
【０００４】半導体メモリは、前記第１，第２サブワー
ドライン駆動部２０，３０及びメモリセルアレイ４０が
１つの単位として構成され、必要に応じて複数の単位が
連結されて構成される。
ドライン駆動部２０，３０及びメモリセルアレイ４０が
１つの単位として構成され、必要に応じて複数の単位が
連結されて構成される。
【０００５】このような第１，第２サブワードライン駆
動部２０，３０及びメモリセルアレイ４０を、図５に基
づいて説明する。第１サブワードライン駆動部２０は、
第１，第２グローバルワードラインイネーブル信号の反
転信号ＧＷＬＢ０，ＧＷＬＢ１及び反転された第１，第
２下位プリデコーディング信号ＰＢ０，ＰＢ１により、
第１，第２下位プリデコーディング信号Ｐ０，Ｐ１の電
圧または接地電圧を各サブワードラインＳＷＬ０，ＳＷ
Ｌ２，ＳＷＬ４，ＳＷＬ６に選択的に出力する第１〜第
４サブワードライン駆動器ＳＷＬＤ１１〜ＳＷＬＤ１４
を包含して構成される。
動部２０，３０及びメモリセルアレイ４０を、図５に基
づいて説明する。第１サブワードライン駆動部２０は、
第１，第２グローバルワードラインイネーブル信号の反
転信号ＧＷＬＢ０，ＧＷＬＢ１及び反転された第１，第
２下位プリデコーディング信号ＰＢ０，ＰＢ１により、
第１，第２下位プリデコーディング信号Ｐ０，Ｐ１の電
圧または接地電圧を各サブワードラインＳＷＬ０，ＳＷ
Ｌ２，ＳＷＬ４，ＳＷＬ６に選択的に出力する第１〜第
４サブワードライン駆動器ＳＷＬＤ１１〜ＳＷＬＤ１４
を包含して構成される。
【０００６】前記第１サブワードライン駆動器ＳＷＬＤ
１１は、第１グローバルワードラインイネーブル信号の
反転信号ＧＷＬＢ０がゲート端子に印加され、第１下位
プリデコーディング信号Ｐ０がソース端子に印加される
第１ＰＭＯＳトランジスタＰＭ１１と、該第１ＰＭＯＳ
トランジスタＰＭ１１のゲート端子及びドレイン端子に
ゲート端子及びドレイン端子がそれぞれ連結され、ソー
ス端子は接地された第１ＮＭＯＳトランジスタＮＭ１１
−１と、ゲート端子に第１下位プリデコーディング信号
の反転信号ＰＢ０が印加され、ドレイン端子がサブワー
ドラインＳＷＬ０に連結され、ソース端子が接地された
第２ＮＭＯＳトランジスタＮＭ１１−２と、を包含して
構成される。ここで、第１ＰＭＯＳトランジスタＰＭ１
１及び第１ＮＭＯＳトランジスタＮＭ１１−１はインバ
ータを構成し、それらの互いに連結されたドレイン端子
はサブワードラインＳＷＬ０に連結される。
１１は、第１グローバルワードラインイネーブル信号の
反転信号ＧＷＬＢ０がゲート端子に印加され、第１下位
プリデコーディング信号Ｐ０がソース端子に印加される
第１ＰＭＯＳトランジスタＰＭ１１と、該第１ＰＭＯＳ
トランジスタＰＭ１１のゲート端子及びドレイン端子に
ゲート端子及びドレイン端子がそれぞれ連結され、ソー
ス端子は接地された第１ＮＭＯＳトランジスタＮＭ１１
−１と、ゲート端子に第１下位プリデコーディング信号
の反転信号ＰＢ０が印加され、ドレイン端子がサブワー
ドラインＳＷＬ０に連結され、ソース端子が接地された
第２ＮＭＯＳトランジスタＮＭ１１−２と、を包含して
構成される。ここで、第１ＰＭＯＳトランジスタＰＭ１
１及び第１ＮＭＯＳトランジスタＮＭ１１−１はインバ
ータを構成し、それらの互いに連結されたドレイン端子
はサブワードラインＳＷＬ０に連結される。
【０００７】前記各第２〜第４サブワードライン駆動器
ＳＷＬＤ１２〜ＳＷＬＤ１４も前記第１サブワードライ
ン駆動器ＳＷＬＤ１１と同様に構成され、第１グローバ
ルワードラインイネーブル信号の反転信号ＧＷＬＢ０ま
たは第２グローバルワードラインイネーブル信号の反転
信号ＧＷＬＢ１、並びに第１下位プリデコーディング信
号Ｐ０及びその反転信号ＰＢ０または第２下位プリデコ
ーディング信号Ｐ１及びその反転信号ＰＢ１によりそれ
ぞれ制御されて、第１，第２下位プリデコーディング信
号Ｐ０，Ｐ１の電圧または接地電圧をサブワードライン
ＳＷＬ２，ＳＷＬ４，ＳＷＬ６にそれぞれ選択的に出力
する。
ＳＷＬＤ１２〜ＳＷＬＤ１４も前記第１サブワードライ
ン駆動器ＳＷＬＤ１１と同様に構成され、第１グローバ
ルワードラインイネーブル信号の反転信号ＧＷＬＢ０ま
たは第２グローバルワードラインイネーブル信号の反転
信号ＧＷＬＢ１、並びに第１下位プリデコーディング信
号Ｐ０及びその反転信号ＰＢ０または第２下位プリデコ
ーディング信号Ｐ１及びその反転信号ＰＢ１によりそれ
ぞれ制御されて、第１，第２下位プリデコーディング信
号Ｐ０，Ｐ１の電圧または接地電圧をサブワードライン
ＳＷＬ２，ＳＷＬ４，ＳＷＬ６にそれぞれ選択的に出力
する。
【０００８】前記第２サブワードライン駆動部３０は、
前記第１サブワードライン駆動部２０と同様に構成され
る。ここで、第１〜第４サブワードライン駆動器ＳＷＬ
Ｄ２１〜ＳＷＬＤ２４は、前記第１サブワードライン駆
動部２０の第１〜第４サブワードライン駆動器ＳＷＬＤ
１１〜ＳＷＬＤ１４と同様に構成され、第１，第２グロ
ーバルワードラインイネーブル信号の反転信号ＧＷＬＢ
０，ＧＷＬＢ１並びに第３，第４下位プリデコーディン
グ信号Ｐ２，Ｐ３及びそれらの反転信号ＰＢ２，ＰＢ３
によりそれぞれ制御されて、第３，第４下位プリデコー
ディング信号Ｐ２，Ｐ３の電圧または接地電圧をサブワ
ードラインＳＷＬ１，ＳＷＬ３，ＳＷＬ５，ＳＷＬ７に
選択的に出力する。
前記第１サブワードライン駆動部２０と同様に構成され
る。ここで、第１〜第４サブワードライン駆動器ＳＷＬ
Ｄ２１〜ＳＷＬＤ２４は、前記第１サブワードライン駆
動部２０の第１〜第４サブワードライン駆動器ＳＷＬＤ
１１〜ＳＷＬＤ１４と同様に構成され、第１，第２グロ
ーバルワードラインイネーブル信号の反転信号ＧＷＬＢ
０，ＧＷＬＢ１並びに第３，第４下位プリデコーディン
グ信号Ｐ２，Ｐ３及びそれらの反転信号ＰＢ２，ＰＢ３
によりそれぞれ制御されて、第３，第４下位プリデコー
ディング信号Ｐ２，Ｐ３の電圧または接地電圧をサブワ
ードラインＳＷＬ１，ＳＷＬ３，ＳＷＬ５，ＳＷＬ７に
選択的に出力する。
【０００９】前記メモリセルアレイ４０は、前記第１，
第２サブワードライン駆動部２０，３０の各サブワード
ライン駆動器ＳＷＬＤ１１〜ＳＷＬＤ１４，ＳＷＬＤ２
１〜ＳＷＬＤ２４にそれぞれ連結されたサブワードライ
ンＳＷＬ０〜ＳＷＬ７とビットラインＢＬ０〜ＢＬ３と
の交点にメモリセルがそれぞれ連結されて構成される。
第２サブワードライン駆動部２０，３０の各サブワード
ライン駆動器ＳＷＬＤ１１〜ＳＷＬＤ１４，ＳＷＬＤ２
１〜ＳＷＬＤ２４にそれぞれ連結されたサブワードライ
ンＳＷＬ０〜ＳＷＬ７とビットラインＢＬ０〜ＢＬ３と
の交点にメモリセルがそれぞれ連結されて構成される。
【００１０】ここで、前記サブワードライン駆動器の数
は、メモリセルの個数、即ち、サブワードラインの本数
の増加に伴って増加される。このように構成された従来
の半導体メモリの動作について説明すると、次のようで
ある。
は、メモリセルの個数、即ち、サブワードラインの本数
の増加に伴って増加される。このように構成された従来
の半導体メモリの動作について説明すると、次のようで
ある。
【００１１】先ず、上位プリデコーディング信号Ｐ４〜
Ｐｘがローデコーダ１０に入力されると、該ローデコー
ダ１０はデコーディングを行って、第１，第２グローバ
ルワードラインイネーブル信号の反転信号ＧＷＬＢ０，
ＧＷＬＢ１を出力する。
Ｐｘがローデコーダ１０に入力されると、該ローデコー
ダ１０はデコーディングを行って、第１，第２グローバ
ルワードラインイネーブル信号の反転信号ＧＷＬＢ０，
ＧＷＬＢ１を出力する。
【００１２】一方、第１〜第４下位プリデコーディング
信号Ｐ０〜Ｐ３及びそれらの反転信号ＰＢ０〜ＰＢ３
は、第１，第２サブワードライン駆動部２０，３０に印
加される。
信号Ｐ０〜Ｐ３及びそれらの反転信号ＰＢ０〜ＰＢ３
は、第１，第２サブワードライン駆動部２０，３０に印
加される。
【００１３】例えば、サブワードラインＳＷＬ０を活性
化させるときには、ローデコーダ１０から出力された第
１グローバルワードラインイネーブル信号の反転信号Ｇ
ＷＬＢ０がローレベルとなり、第１プリデコーディング
信号Ｐ０がハイレベルになって、第１サブワードライン
駆動部２０の第１サブワードライン駆動器ＳＷＬＤ１１
からサブワードラインＳＷＬ０にハイレベルの第１プリ
デコーディング信号Ｐ０が出力され、サブワードライン
ＳＷＬ０に連結されたメモリセルアレイ４０のメモリセ
ルに対して、ビットラインＢＬ０またはビットラインＢ
Ｌ２を経由してデータをリードまたはライトする動作が
可能になる。
化させるときには、ローデコーダ１０から出力された第
１グローバルワードラインイネーブル信号の反転信号Ｇ
ＷＬＢ０がローレベルとなり、第１プリデコーディング
信号Ｐ０がハイレベルになって、第１サブワードライン
駆動部２０の第１サブワードライン駆動器ＳＷＬＤ１１
からサブワードラインＳＷＬ０にハイレベルの第１プリ
デコーディング信号Ｐ０が出力され、サブワードライン
ＳＷＬ０に連結されたメモリセルアレイ４０のメモリセ
ルに対して、ビットラインＢＬ０またはビットラインＢ
Ｌ２を経由してデータをリードまたはライトする動作が
可能になる。
【００１４】その他の第２〜第４下位プリデコーディン
グ信号Ｐ１〜Ｐ３の反転信号ＰＢ１〜ＰＢ３は全部ハイ
レベルであるため、サブワードライン駆動器ＳＷＬＤ１
２，ＳＷＬＤ２１，ＳＷＬＤ２２の各第２ＮＭＯＳトラ
ンジスタＮＭ１２−２，ＮＭ２１−２，ＮＭ２２−２が
ターンオンされて、サブワードラインＳＷＬ１〜ＳＷＬ
３は接地端子に連結され、各サブワードラインＳＷＬ１
〜ＳＷＬ３に連結されたメモリセルアレイ４０の各メモ
リセルに格納されたデータは維持される。
グ信号Ｐ１〜Ｐ３の反転信号ＰＢ１〜ＰＢ３は全部ハイ
レベルであるため、サブワードライン駆動器ＳＷＬＤ１
２，ＳＷＬＤ２１，ＳＷＬＤ２２の各第２ＮＭＯＳトラ
ンジスタＮＭ１２−２，ＮＭ２１−２，ＮＭ２２−２が
ターンオンされて、サブワードラインＳＷＬ１〜ＳＷＬ
３は接地端子に連結され、各サブワードラインＳＷＬ１
〜ＳＷＬ３に連結されたメモリセルアレイ４０の各メモ
リセルに格納されたデータは維持される。
【００１５】また、第２グローバルワードラインイネー
ブル信号の反転信号ＧＷＬＢ１はハイレベルであるた
め、第１〜第４下位プリデコーディング信号Ｐ０〜Ｐ３
に拘わらず、サブワードラインＳＷＬ４〜ＳＷＬ７に連
結された各サブワードライン駆動器ＳＷＬＤ１３，ＳＷ
ＬＤ１４，ＳＷＬＤ２３、ＳＷＬＤ２４の各ＮＭＯＳト
ランジスタＮＭ１３−１，ＮＭ１４−１，ＮＭ２３−
１，ＮＭ２４−１により、サブワードラインＳＷＬ４〜
ＳＷＬ７は接地端子に連結されるので、それらサブワー
ドラインＳＷＬ４〜ＳＷＬ７に連結されたメモリセルア
レイ４０の各メモリセルに格納されたデータは維持され
る。
ブル信号の反転信号ＧＷＬＢ１はハイレベルであるた
め、第１〜第４下位プリデコーディング信号Ｐ０〜Ｐ３
に拘わらず、サブワードラインＳＷＬ４〜ＳＷＬ７に連
結された各サブワードライン駆動器ＳＷＬＤ１３，ＳＷ
ＬＤ１４，ＳＷＬＤ２３、ＳＷＬＤ２４の各ＮＭＯＳト
ランジスタＮＭ１３−１，ＮＭ１４−１，ＮＭ２３−
１，ＮＭ２４−１により、サブワードラインＳＷＬ４〜
ＳＷＬ７は接地端子に連結されるので、それらサブワー
ドラインＳＷＬ４〜ＳＷＬ７に連結されたメモリセルア
レイ４０の各メモリセルに格納されたデータは維持され
る。
【００１６】このように、前記第１，第２グローバルワ
ードラインイネーブル信号の反転信号ＧＷＬＢ０，ＧＷ
ＬＢ１及び第１〜第４下位プリデコーディング信号Ｐ０
〜Ｐ３の論理レベルを選択して印加させると、所望のサ
ブワードラインを選択してイネーブルさせることができ
るので、メモリセルアレイ４０のうちの所望のメモリセ
ルを選択してデータをライトまたはリードすることがで
きる。
ードラインイネーブル信号の反転信号ＧＷＬＢ０，ＧＷ
ＬＢ１及び第１〜第４下位プリデコーディング信号Ｐ０
〜Ｐ３の論理レベルを選択して印加させると、所望のサ
ブワードラインを選択してイネーブルさせることができ
るので、メモリセルアレイ４０のうちの所望のメモリセ
ルを選択してデータをライトまたはリードすることがで
きる。
【００１７】
【発明が解決しようとする課題】然るに、このような従
来の半導体メモリにおいては、各サブワードライン駆動
部２０，３０が、サブワードラインＳＷＬ０〜ＳＷＬ７
を接地端子に連結するためのＮＭＯＳトランジスタＮＭ
１１−２，・・・，ＮＭ２４−２を各サブワードライン
ＳＷＬ０〜ＳＷＬ７毎に備えているため、レイアウトが
複雑になって半導体メモリのサイズが大きくなるという
不都合な点があった。
来の半導体メモリにおいては、各サブワードライン駆動
部２０，３０が、サブワードラインＳＷＬ０〜ＳＷＬ７
を接地端子に連結するためのＮＭＯＳトランジスタＮＭ
１１−２，・・・，ＮＭ２４−２を各サブワードライン
ＳＷＬ０〜ＳＷＬ７毎に備えているため、レイアウトが
複雑になって半導体メモリのサイズが大きくなるという
不都合な点があった。
【００１８】本発明は、このような従来の課題に鑑みて
なされたもので、サブワードラインを接地端子に連結す
るためのＮＭＯＳトランジスタの数を減らしてレイアウ
トを単純化し、半導体メモリのサイズを縮小し得る半導
体メモリを提供することを目的とする。
なされたもので、サブワードラインを接地端子に連結す
るためのＮＭＯＳトランジスタの数を減らしてレイアウ
トを単純化し、半導体メモリのサイズを縮小し得る半導
体メモリを提供することを目的とする。
【００１９】
【課題を解決するための手段】このような目的を達成す
るため、本発明の請求項１に係る半導体メモリは、ワー
ドラインイネーブル信号及びデコーディング信号により
所定のサブワードラインを活性化するサブワードライン
駆動部と、複数のメモリセルを有し、前記サブワードラ
イン駆動部により活性化されたサブワードラインに接続
するメモリセルに対してデータのリード動作またはライ
ト動作が行われるメモリセルアレイと、により構成され
た半導体メモリにおいて、前記サブワードライン駆動部
は、前記ワードラインイネーブル信号が入力端子に入力
され、前記デコーディング信号が電源端子に入力され、
出力端子は対応するサブワードラインに連結された複数
のサブワードライン駆動器と、同じデコーディング信号
及び相補なワードラインイネーブル信号がそれぞれ入力
される前記２つのサブワードライン駆動器の各出力端子
に連結された２つのサブワードライン間に連結され、前
記デコーディング信号の反転信号により前記２つのサブ
ワードラインの連結状態を制御するトランジスタと、を
包含して構成される。
るため、本発明の請求項１に係る半導体メモリは、ワー
ドラインイネーブル信号及びデコーディング信号により
所定のサブワードラインを活性化するサブワードライン
駆動部と、複数のメモリセルを有し、前記サブワードラ
イン駆動部により活性化されたサブワードラインに接続
するメモリセルに対してデータのリード動作またはライ
ト動作が行われるメモリセルアレイと、により構成され
た半導体メモリにおいて、前記サブワードライン駆動部
は、前記ワードラインイネーブル信号が入力端子に入力
され、前記デコーディング信号が電源端子に入力され、
出力端子は対応するサブワードラインに連結された複数
のサブワードライン駆動器と、同じデコーディング信号
及び相補なワードラインイネーブル信号がそれぞれ入力
される前記２つのサブワードライン駆動器の各出力端子
に連結された２つのサブワードライン間に連結され、前
記デコーディング信号の反転信号により前記２つのサブ
ワードラインの連結状態を制御するトランジスタと、を
包含して構成される。
【００２０】請求項２に記載の発明では、前記相補のワ
ードラインイネーブル信号は、上位ローアドレス信号を
デコーディングして生成したデコーディング信号の反転
信号であり、前記デコーディング信号は、下位ローアド
レス信号をデコーディングして生成する。
ードラインイネーブル信号は、上位ローアドレス信号を
デコーディングして生成したデコーディング信号の反転
信号であり、前記デコーディング信号は、下位ローアド
レス信号をデコーディングして生成する。
【００２１】請求項３に記載の発明では、前記トランジ
スタは、ＮＭＯＳトランジスタである。請求項４に記載
の発明では、前記サブワードライン駆動器は、１つのＰ
ＭＯＳトランジスタ及び１つのＮＭＯＳトランジスタか
ら構成され、前記ＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタの各ゲート端子が連結されて前記入力端子を
形成し、前記ＰＭＯＳトランジスタ及びＮＭＯＳトラン
ジスタの各ドレイン端子が連結されて前記出力端子を形
成し、前記ＰＭＯＳトランジスタのソース端子には前記
デコーディング信号が入力され、前記ＮＭＯＳトランジ
スタのソース端子は接地される。
スタは、ＮＭＯＳトランジスタである。請求項４に記載
の発明では、前記サブワードライン駆動器は、１つのＰ
ＭＯＳトランジスタ及び１つのＮＭＯＳトランジスタか
ら構成され、前記ＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタの各ゲート端子が連結されて前記入力端子を
形成し、前記ＰＭＯＳトランジスタ及びＮＭＯＳトラン
ジスタの各ドレイン端子が連結されて前記出力端子を形
成し、前記ＰＭＯＳトランジスタのソース端子には前記
デコーディング信号が入力され、前記ＮＭＯＳトランジ
スタのソース端子は接地される。
【００２２】請求項５に記載の発明では、前記２つのサ
ブワードライン駆動部と前記１つのメモリセルアレイと
で１つの単位とし、前記メモリセルアレイの両側に前記
２つのサブワードライン駆動部がそれぞれ配置されて構
成される。
ブワードライン駆動部と前記１つのメモリセルアレイと
で１つの単位とし、前記メモリセルアレイの両側に前記
２つのサブワードライン駆動部がそれぞれ配置されて構
成される。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。本発明に係る半導体メモリ
の第１実施形態は、図１に示したように、上位（high s
ignificant）のロー（row）アドレス信号がプリデコー
ディングされた上位プリデコーディング信号Ｐ４〜Ｐｘ
を外部から入力して、相補なワードラインイネーブル信
号としてのグローバルワードラインイネーブル信号の反
転信号ＧＷＬＢ０，ＧＷＬＢ１を出力するローデコーダ
１００と、前記第１，第２グローバルワードラインイネ
ーブル信号の反転信号ＧＷＬＢ０，ＧＷＬＢ１並びに外
部から入力された下位（low significant）のローアド
レス信号がプリデコーディングされたデコーディング信
号である第１，第２下位プリデコーディング信号Ｐ０，
Ｐ１及びその反転信号ＰＢ０，ＰＢ１により、第１，第
２下位プリデコーディング信号Ｐ０，Ｐ１の電圧または
接地電圧を第１，第３，第６，第８サブワードラインＳ
ＷＬ０，ＳＷＬ２，ＳＷＬ５，ＳＷＬ７に選択的に出力
する第１サブワードライン駆動部２００と、前記第１，
第２グローバルワードラインイネーブル信号の反転信号
ＧＷＬＢ０，ＧＷＬＢ１並びに外部から入力された下位
のローアドレス信号がプリデコーディングされたデコー
ディング信号である第３，第４下位プリデコーディング
信号Ｐ２，Ｐ３及びその反転信号ＰＢ２，ＰＢ３によ
り、第３，第４下位プリデコーディング信号Ｐ２，Ｐ３
の電圧または接地電圧を第２，第４，第５，第７サブワ
ードラインＳＷＬ１，ＳＷＬ３，ＳＷＬ４，ＳＷＬ６に
選択的に出力する第２サブワードライン駆動部３００
と、複数個のメモリセルを有し、第１，第２サブワード
ライン駆動部２００，３００により所定のサブワードラ
インが活性化され、活性化されたサブワードラインに接
続するメモリセルに対してデータを格納し、または該格
納されたデータを出力するメモリセルアレイ４００と、
を包含して構成されている。
し、図面を用いて説明する。本発明に係る半導体メモリ
の第１実施形態は、図１に示したように、上位（high s
ignificant）のロー（row）アドレス信号がプリデコー
ディングされた上位プリデコーディング信号Ｐ４〜Ｐｘ
を外部から入力して、相補なワードラインイネーブル信
号としてのグローバルワードラインイネーブル信号の反
転信号ＧＷＬＢ０，ＧＷＬＢ１を出力するローデコーダ
１００と、前記第１，第２グローバルワードラインイネ
ーブル信号の反転信号ＧＷＬＢ０，ＧＷＬＢ１並びに外
部から入力された下位（low significant）のローアド
レス信号がプリデコーディングされたデコーディング信
号である第１，第２下位プリデコーディング信号Ｐ０，
Ｐ１及びその反転信号ＰＢ０，ＰＢ１により、第１，第
２下位プリデコーディング信号Ｐ０，Ｐ１の電圧または
接地電圧を第１，第３，第６，第８サブワードラインＳ
ＷＬ０，ＳＷＬ２，ＳＷＬ５，ＳＷＬ７に選択的に出力
する第１サブワードライン駆動部２００と、前記第１，
第２グローバルワードラインイネーブル信号の反転信号
ＧＷＬＢ０，ＧＷＬＢ１並びに外部から入力された下位
のローアドレス信号がプリデコーディングされたデコー
ディング信号である第３，第４下位プリデコーディング
信号Ｐ２，Ｐ３及びその反転信号ＰＢ２，ＰＢ３によ
り、第３，第４下位プリデコーディング信号Ｐ２，Ｐ３
の電圧または接地電圧を第２，第４，第５，第７サブワ
ードラインＳＷＬ１，ＳＷＬ３，ＳＷＬ４，ＳＷＬ６に
選択的に出力する第２サブワードライン駆動部３００
と、複数個のメモリセルを有し、第１，第２サブワード
ライン駆動部２００，３００により所定のサブワードラ
インが活性化され、活性化されたサブワードラインに接
続するメモリセルに対してデータを格納し、または該格
納されたデータを出力するメモリセルアレイ４００と、
を包含して構成されている。
【００２４】ここで、前記第１，第２サブワードライン
駆動部２００，３００及びメモリセルアレイ４００は１
つの単位とされ、メモリセルアレイ４００の両側に２つ
のサブワードライン駆動部２００．３００がそれぞれ配
置されて構成されており、必要に応じて複数の単位が連
結されて半導体メモリが構成される。
駆動部２００，３００及びメモリセルアレイ４００は１
つの単位とされ、メモリセルアレイ４００の両側に２つ
のサブワードライン駆動部２００．３００がそれぞれ配
置されて構成されており、必要に応じて複数の単位が連
結されて半導体メモリが構成される。
【００２５】このような第１，第２サブワードライン駆
動部２００，３００及びメモリセルアレイ４００を、図
２を用いて説明する。第１サブワードライン駆動部２０
０は、反転された第１，第２グローバルワードラインイ
ネーブル信号ＧＷＬＢ０，ＧＷＬＢ１により第１、第２
下位プリデコーディング信号Ｐ０、Ｐ１の電圧または接
地電圧を第１，第３，第６，第８サブワードラインＳＷ
Ｌ０，ＳＷＬ２，ＳＷＬ５，ＳＷＬ７に選択的に出力す
る第１〜第４サブワードライン駆動器ＳＷＬＤ１０１〜
ＳＷＬＤ１０４と、反転された第１下位プリデコーディ
ング信号ＰＢ０または第２下位プリデコーディング信号
ＰＢ１がゲート端子に印加され、サブワードラインに連
結される第１〜第３ＮＭＯＳトランジスタＮＭ１０１，
ＮＭ１０２，ＮＭ１０３と、を包含して構成されてい
る。
動部２００，３００及びメモリセルアレイ４００を、図
２を用いて説明する。第１サブワードライン駆動部２０
０は、反転された第１，第２グローバルワードラインイ
ネーブル信号ＧＷＬＢ０，ＧＷＬＢ１により第１、第２
下位プリデコーディング信号Ｐ０、Ｐ１の電圧または接
地電圧を第１，第３，第６，第８サブワードラインＳＷ
Ｌ０，ＳＷＬ２，ＳＷＬ５，ＳＷＬ７に選択的に出力す
る第１〜第４サブワードライン駆動器ＳＷＬＤ１０１〜
ＳＷＬＤ１０４と、反転された第１下位プリデコーディ
ング信号ＰＢ０または第２下位プリデコーディング信号
ＰＢ１がゲート端子に印加され、サブワードラインに連
結される第１〜第３ＮＭＯＳトランジスタＮＭ１０１，
ＮＭ１０２，ＮＭ１０３と、を包含して構成されてい
る。
【００２６】具体的には、第１ＮＭＯＳトランジスタＮ
Ｍ１０１は、ソース端子は接地され、ドレイン端子は第
１サブワードラインＳＷＬ０に連結され、ゲート端子に
は第１下位プリデコーディング信号の反転信号ＰＢ０が
印加されるように構成され、第２ＮＭＯＳトランジスタ
ＮＭ１０２のドレイン端子及びソース端子は第３，第６
サブワードラインＳＷＬ２、ＳＷＬ５にそれぞれ連結さ
れ、ゲート端子には第２下位プリデコーディング信号の
反転信号ＰＢ１が印加されるように構成され、第３ＮＭ
ＯＳトランジスタＮＭ１０３は、ソース端子は接地さ
れ、ドレイン端子は第８サブワードラインＳＷＬ７に連
結され、ゲート端子には第１下位プリデコーディング信
号の反転信号ＰＢ０が印加されるように構成される。
Ｍ１０１は、ソース端子は接地され、ドレイン端子は第
１サブワードラインＳＷＬ０に連結され、ゲート端子に
は第１下位プリデコーディング信号の反転信号ＰＢ０が
印加されるように構成され、第２ＮＭＯＳトランジスタ
ＮＭ１０２のドレイン端子及びソース端子は第３，第６
サブワードラインＳＷＬ２、ＳＷＬ５にそれぞれ連結さ
れ、ゲート端子には第２下位プリデコーディング信号の
反転信号ＰＢ１が印加されるように構成され、第３ＮＭ
ＯＳトランジスタＮＭ１０３は、ソース端子は接地さ
れ、ドレイン端子は第８サブワードラインＳＷＬ７に連
結され、ゲート端子には第１下位プリデコーディング信
号の反転信号ＰＢ０が印加されるように構成される。
【００２７】ここで、第１ＮＭＯＳトランジスタＮＭ１
０１及び第３ＮＭＯＳトランジスタＮＭ１０３の各ソー
ス端子がそれぞれ接地端子に連結されるのは、メモリセ
ルアレイ４００の両端部のメモリセルに接続される第
１，第８サブワードラインＳＷＬ０，ＳＷＬ７にそれぞ
れ連結するからである。尚、第１サブワードライン駆動
部２００内のサブワードライン駆動器及びＮＭＯＳトラ
ンジスタは、必要に応じて個数を増加して連結すること
ができる。
０１及び第３ＮＭＯＳトランジスタＮＭ１０３の各ソー
ス端子がそれぞれ接地端子に連結されるのは、メモリセ
ルアレイ４００の両端部のメモリセルに接続される第
１，第８サブワードラインＳＷＬ０，ＳＷＬ７にそれぞ
れ連結するからである。尚、第１サブワードライン駆動
部２００内のサブワードライン駆動器及びＮＭＯＳトラ
ンジスタは、必要に応じて個数を増加して連結すること
ができる。
【００２８】前記第１サブワードライン駆動器ＳＷＬＤ
１０１は、反転された第１グローバルワードラインイネ
ーブル信号ＧＷＬＢ０がゲート端子に印加され、ドレイ
ン端子は第１サブワードラインＳＷＬ０に連結され、ソ
ース端子に第１下位プリデコーディング信号Ｐ０が印加
されるＰＭＯＳトランジスタＰＭ１１１と、該ＰＭＯＳ
トランジスタＰＭ１１１のゲート端子にゲート端子が連
結され、ドレイン端子が前記ＰＭＯＳトランジスタＰＭ
１１１のドレイン端子に連結されて第１サブワードライ
ンＳＷＬ０に連結され、ソース端子が接地されたＮＭＯ
ＳトランジスタＮＭ１１１と、から構成されて、インバ
ータの役割を行う。ＰＭＯＳトランジスタＰＭ１１１及
びＮＭＯＳトランジスタＮＭ１１１のゲート端子の接続
点が入力端子となり、ドレイン端子の接続点が出力端子
となり、ＰＭＯＳトランジスタＰＭ１１１のソース端子
が電源端子となる。
１０１は、反転された第１グローバルワードラインイネ
ーブル信号ＧＷＬＢ０がゲート端子に印加され、ドレイ
ン端子は第１サブワードラインＳＷＬ０に連結され、ソ
ース端子に第１下位プリデコーディング信号Ｐ０が印加
されるＰＭＯＳトランジスタＰＭ１１１と、該ＰＭＯＳ
トランジスタＰＭ１１１のゲート端子にゲート端子が連
結され、ドレイン端子が前記ＰＭＯＳトランジスタＰＭ
１１１のドレイン端子に連結されて第１サブワードライ
ンＳＷＬ０に連結され、ソース端子が接地されたＮＭＯ
ＳトランジスタＮＭ１１１と、から構成されて、インバ
ータの役割を行う。ＰＭＯＳトランジスタＰＭ１１１及
びＮＭＯＳトランジスタＮＭ１１１のゲート端子の接続
点が入力端子となり、ドレイン端子の接続点が出力端子
となり、ＰＭＯＳトランジスタＰＭ１１１のソース端子
が電源端子となる。
【００２９】前記第２〜第４サブワードライン駆動器Ｓ
ＷＬＤ１０２〜ＳＷＬＤ１０４も前記第１サブワードラ
イン駆動器ＳＷＬＤ１０１と同様に構成され、第１グロ
ーバルワードラインイネーブル信号の反転信号ＧＷＬＢ
０，ＧＷＬＢ１により前記第１，第２下位プリデコーデ
ィング信号Ｐ０，Ｐ１の電圧または接地電圧を第３，第
６，第８サブワードラインＳＷＬ２，ＳＷＬ５，ＳＷＬ
７にそれぞれ選択的に出力する。
ＷＬＤ１０２〜ＳＷＬＤ１０４も前記第１サブワードラ
イン駆動器ＳＷＬＤ１０１と同様に構成され、第１グロ
ーバルワードラインイネーブル信号の反転信号ＧＷＬＢ
０，ＧＷＬＢ１により前記第１，第２下位プリデコーデ
ィング信号Ｐ０，Ｐ１の電圧または接地電圧を第３，第
６，第８サブワードラインＳＷＬ２，ＳＷＬ５，ＳＷＬ
７にそれぞれ選択的に出力する。
【００３０】前記第２サブワードライン駆動部３００
は、前記第１サブワードライン駆動部２００と同様に、
第１〜第４サブワードライン駆動器ＳＷＬＤ２０１〜Ｓ
ＷＬＤ２０４及び第１〜第３ＮＭＯＳトランジスタＮＭ
２０１〜ＮＭ２０３を備えて構成され、第１，第２グロ
ーバルワードラインイネーブル信号の反転信号ＧＷＬＢ
０，ＧＷＬＢ１により、第３，第４下位プリデコーディ
ング信号Ｐ２，Ｐ３の電圧または接地電圧を第２，第
４，第５，第７サブワードラインＳＷＬ１，ＳＷＬ３，
ＳＷＬ４，ＳＷＬ６に選択的に出力する。第１〜第３Ｎ
ＭＯＳトランジスタＮＭ２０１〜ＮＭ２０３も、前記第
１〜第３ＮＭＯＳトランジスタＮＭ２０１〜ＮＭ２０３
と同様に構成され、第３下位プリデコーディング信号の
反転信号ＰＢ２または第４下位プリデコーディング信号
の反転信号ＰＢ３がゲート端子に印加されて、サブワー
ドラインに連結される。
は、前記第１サブワードライン駆動部２００と同様に、
第１〜第４サブワードライン駆動器ＳＷＬＤ２０１〜Ｓ
ＷＬＤ２０４及び第１〜第３ＮＭＯＳトランジスタＮＭ
２０１〜ＮＭ２０３を備えて構成され、第１，第２グロ
ーバルワードラインイネーブル信号の反転信号ＧＷＬＢ
０，ＧＷＬＢ１により、第３，第４下位プリデコーディ
ング信号Ｐ２，Ｐ３の電圧または接地電圧を第２，第
４，第５，第７サブワードラインＳＷＬ１，ＳＷＬ３，
ＳＷＬ４，ＳＷＬ６に選択的に出力する。第１〜第３Ｎ
ＭＯＳトランジスタＮＭ２０１〜ＮＭ２０３も、前記第
１〜第３ＮＭＯＳトランジスタＮＭ２０１〜ＮＭ２０３
と同様に構成され、第３下位プリデコーディング信号の
反転信号ＰＢ２または第４下位プリデコーディング信号
の反転信号ＰＢ３がゲート端子に印加されて、サブワー
ドラインに連結される。
【００３１】このように構成された本発明に係る半導体
メモリの第１実施形態の動作を説明する。具体的には、
第１サブワードラインＳＷＬ０を活性化する場合につい
て説明する。
メモリの第１実施形態の動作を説明する。具体的には、
第１サブワードラインＳＷＬ０を活性化する場合につい
て説明する。
【００３２】先ず、上位のローアドレス信号がプリデコ
ーディングされて生成された複数の上位プリデコーディ
ング信号Ｐ４〜Ｐｘがローデコーダ１００に入力される
と、該ローデコーダ１００はデコーディングを行って第
１，第２グローバルワードラインイネーブル信号の反転
信号ＧＷＬＢ０，ＧＷＬＢ１を出力する。
ーディングされて生成された複数の上位プリデコーディ
ング信号Ｐ４〜Ｐｘがローデコーダ１００に入力される
と、該ローデコーダ１００はデコーディングを行って第
１，第２グローバルワードラインイネーブル信号の反転
信号ＧＷＬＢ０，ＧＷＬＢ１を出力する。
【００３３】一方、下位のローアドレス信号がプリデコ
ーディングされた第１〜第４下位プリデコーディング信
号Ｐ０〜Ｐ３は第１，第２サブワードライン駆動部２０
０，３００に印加される。
ーディングされた第１〜第４下位プリデコーディング信
号Ｐ０〜Ｐ３は第１，第２サブワードライン駆動部２０
０，３００に印加される。
【００３４】このとき、前記ローデコーダ１００から出
力された第１グローバルワードラインイネーブル信号の
反転信号ＧＷＬＢ０はローレベルになり、前記第１プリ
デコーディング信号Ｐ０はハイレベルになるので、ＰＭ
ＯＳトランジスタＰＭ１１１はターンオンし、第１プリ
デコーディング信号の反転信号ＰＢ０はローレベルにな
るため、第１ＮＭＯＳトランジスタＮＭ１０１はターン
オフされて第１サブワードラインＳＷＬ０が活性化さ
れ、第１サブワードラインＳＷＬ０に連結されたメモリ
セルアレイ４００のメモリセルにデータをリードまたは
ライトする動作が可能になる。
力された第１グローバルワードラインイネーブル信号の
反転信号ＧＷＬＢ０はローレベルになり、前記第１プリ
デコーディング信号Ｐ０はハイレベルになるので、ＰＭ
ＯＳトランジスタＰＭ１１１はターンオンし、第１プリ
デコーディング信号の反転信号ＰＢ０はローレベルにな
るため、第１ＮＭＯＳトランジスタＮＭ１０１はターン
オフされて第１サブワードラインＳＷＬ０が活性化さ
れ、第１サブワードラインＳＷＬ０に連結されたメモリ
セルアレイ４００のメモリセルにデータをリードまたは
ライトする動作が可能になる。
【００３５】一方、第２グローバルワードラインイネー
ブル信号の反転信号ＧＷＬＢ１はハイレベルであるの
で、第１，第２サブワードライン駆動部２００，３００
の第３，第４サブワードライン駆動器ＳＷＬＤ１０３，
ＳＷＬＤ１０４，ＳＷＬＤ２０３，ＳＷＬＤ２０４の各
ＮＭＯＳトランジスタＮＭ１１３，ＮＭ１１４，ＮＭ２
１３，ＮＭ２１４がターンオンされて、第５〜第８サブ
ワードラインＳＷＬ４〜ＳＷＬ７が接地端子に連結され
て非活性化されるため、それら第５〜第８サブワードラ
インＳＷＬ４〜ＳＷＬ７に連結されたメモリセルアレイ
４００の各メモリセルに格納されたデータは維持され
る。
ブル信号の反転信号ＧＷＬＢ１はハイレベルであるの
で、第１，第２サブワードライン駆動部２００，３００
の第３，第４サブワードライン駆動器ＳＷＬＤ１０３，
ＳＷＬＤ１０４，ＳＷＬＤ２０３，ＳＷＬＤ２０４の各
ＮＭＯＳトランジスタＮＭ１１３，ＮＭ１１４，ＮＭ２
１３，ＮＭ２１４がターンオンされて、第５〜第８サブ
ワードラインＳＷＬ４〜ＳＷＬ７が接地端子に連結され
て非活性化されるため、それら第５〜第８サブワードラ
インＳＷＬ４〜ＳＷＬ７に連結されたメモリセルアレイ
４００の各メモリセルに格納されたデータは維持され
る。
【００３６】さらに、第３プリデコーディング信号の反
転信号ＰＢ２はハイレベルであるため、第２サブワード
ライン駆動部３００の第２ＮＭＯＳトランジスタＮＭ２
０２がターンオンされて、第４サブワードラインＳＷＬ
３は、ターンオンされたＮＭＯＳトランジスタＮＭ２１
３を介して接地端子に連結された第５サブワードライン
ＳＷＬ４に連結され、第４サブワードラインＳＷＬ３は
非活性化されて、ローレベルとなる。
転信号ＰＢ２はハイレベルであるため、第２サブワード
ライン駆動部３００の第２ＮＭＯＳトランジスタＮＭ２
０２がターンオンされて、第４サブワードラインＳＷＬ
３は、ターンオンされたＮＭＯＳトランジスタＮＭ２１
３を介して接地端子に連結された第５サブワードライン
ＳＷＬ４に連結され、第４サブワードラインＳＷＬ３は
非活性化されて、ローレベルとなる。
【００３７】また、第２プリデコーディング信号の反転
信号ＰＢ１がハイレベルであるため、前記第１サブワー
ドライン駆動部２００の第２ＮＭＯＳトランジスタＮＭ
１０２がターンオンされて、第３サブワードラインＳＷ
Ｌ２は、ターンオンされたＮＭＯＳトランジスタＮＭ１
１３を介して接地端子に連結された第６サブワードライ
ンＳＷＬ５に連結され、第３サブワードラインＳＷＬ２
も非活性化される。
信号ＰＢ１がハイレベルであるため、前記第１サブワー
ドライン駆動部２００の第２ＮＭＯＳトランジスタＮＭ
１０２がターンオンされて、第３サブワードラインＳＷ
Ｌ２は、ターンオンされたＮＭＯＳトランジスタＮＭ１
１３を介して接地端子に連結された第６サブワードライ
ンＳＷＬ５に連結され、第３サブワードラインＳＷＬ２
も非活性化される。
【００３８】さらに、第４プリデコーディング信号の反
転信号ＰＢ３がハイレベルであるため、前記第２サブワ
ードライン駆動部３００の第１ＮＭＯＳトランジスタＮ
Ｍ２０１がターンオンされて、第２サブワードラインＳ
ＷＬ１を接地端子に連結するので、第２サブワードライ
ンＳＷＬ１も非活性化される。
転信号ＰＢ３がハイレベルであるため、前記第２サブワ
ードライン駆動部３００の第１ＮＭＯＳトランジスタＮ
Ｍ２０１がターンオンされて、第２サブワードラインＳ
ＷＬ１を接地端子に連結するので、第２サブワードライ
ンＳＷＬ１も非活性化される。
【００３９】これにより、第２〜第４サブワードライン
ＳＷＬ１〜ＳＷＬ３に連結された各メモリセルのデータ
が維持される。同様にして、第１，第２グローバルワー
ドラインイネーブル信号の反転信号ＧＷＬＢ０，ＧＷＬ
Ｂ１並びに第１〜第４下位プリデコーディング信号Ｐ０
〜Ｐ３及びそれらの反転信号ＰＢ０〜ＰＢ３の論理レベ
ルを選択して印加すれば、第１〜第８サブワードライン
ＳＷＬ０〜ＳＷＬ７のうちの所望のサブワードラインを
選択して活性化させることができるので、メモリセルア
レイ４００の所望のメモリセルを選択してデータをリー
ドまたはライト動作することができる。
ＳＷＬ１〜ＳＷＬ３に連結された各メモリセルのデータ
が維持される。同様にして、第１，第２グローバルワー
ドラインイネーブル信号の反転信号ＧＷＬＢ０，ＧＷＬ
Ｂ１並びに第１〜第４下位プリデコーディング信号Ｐ０
〜Ｐ３及びそれらの反転信号ＰＢ０〜ＰＢ３の論理レベ
ルを選択して印加すれば、第１〜第８サブワードライン
ＳＷＬ０〜ＳＷＬ７のうちの所望のサブワードラインを
選択して活性化させることができるので、メモリセルア
レイ４００の所望のメモリセルを選択してデータをリー
ドまたはライト動作することができる。
【００４０】また、本発明に係る半導体メモリの第２実
施形態は、図３に示したように、１つの単位にて構成さ
れる第１，第２サブワードライン駆動部２００、３０
０’及びメモリセルアレイ４００は前記第１実施形態と
ほぼ同様に構成するが、第１，第２グローバルワードラ
インイネーブル信号の反転信号ＧＷＬＢ０，ＧＷＬＢ１
が第１サブワードライン駆動部２００をそれぞれ経由し
てメモリセルアレイ４００で交差して第２サブワードラ
イン駆動部３００’に印加されるように構成されてい
る。
施形態は、図３に示したように、１つの単位にて構成さ
れる第１，第２サブワードライン駆動部２００、３０
０’及びメモリセルアレイ４００は前記第１実施形態と
ほぼ同様に構成するが、第１，第２グローバルワードラ
インイネーブル信号の反転信号ＧＷＬＢ０，ＧＷＬＢ１
が第１サブワードライン駆動部２００をそれぞれ経由し
てメモリセルアレイ４００で交差して第２サブワードラ
イン駆動部３００’に印加されるように構成されてい
る。
【００４１】第２サブワードライン駆動部３００’の第
１，第２サブワードライン駆動器ＳＷＬＤ２０１’，Ｓ
ＷＬＤ２０２’は第２グローバルワードラインイネーブ
ル信号の反転信号ＧＷＬＢ１により駆動され、第３，第
４サブワードライン駆動器ＳＷＬＤ２０３’、ＳＷＬＤ
２０４’は第１グローバルワードラインイネーブル信号
の反転信号ＧＷＬＢ０により駆動されるが、その動作は
前記第１実施形態の動作と同様に行われる。
１，第２サブワードライン駆動器ＳＷＬＤ２０１’，Ｓ
ＷＬＤ２０２’は第２グローバルワードラインイネーブ
ル信号の反転信号ＧＷＬＢ１により駆動され、第３，第
４サブワードライン駆動器ＳＷＬＤ２０３’、ＳＷＬＤ
２０４’は第１グローバルワードラインイネーブル信号
の反転信号ＧＷＬＢ０により駆動されるが、その動作は
前記第１実施形態の動作と同様に行われる。
【００４２】
【発明の効果】以上説明したように、本発明に係る半導
体メモリは、サブワードラインを接地端子に連結するＮ
ＭＯＳトランジスタの個数を従来の構成におけるＮＭＯ
Ｓトランジスタの個数より削減できるため、半導体メモ
リの面積を縮小し、集積度を向上し得るという効果があ
る。
体メモリは、サブワードラインを接地端子に連結するＮ
ＭＯＳトランジスタの個数を従来の構成におけるＮＭＯ
Ｓトランジスタの個数より削減できるため、半導体メモ
リの面積を縮小し、集積度を向上し得るという効果があ
る。
【図１】本発明に係る半導体メモリを示したブロック図
である。
である。
【図２】図１の第１，第２サブワードライン駆動部２０
０，３００及びメモリセルアレイ４００の第１実施形態
を示した回路図である。
０，３００及びメモリセルアレイ４００の第１実施形態
を示した回路図である。
【図３】図１の第１，第２サブワードライン駆動部２０
０，３００及びメモリセルアレイ４００の第２実施形態
を示した回路図である。
０，３００及びメモリセルアレイ４００の第２実施形態
を示した回路図である。
【図４】従来の半導体メモリを示したブロック図であ
る。
る。
【図５】図４の第１，第２サブワードライン駆動部２
０，３０及びメモリセルアレイ４０を示した回路図であ
る。
０，３０及びメモリセルアレイ４０を示した回路図であ
る。
１００：ローデコーダ ２００：第１サブワードライン駆動部 ３００，３００’：第２サブワードライン駆動部 ４００：メモリセルアレイ ＳＷＬＤ１０１〜ＳＷＬＤ１０４，ＳＷＬＤ２０１〜Ｓ
ＷＬＤ２０４，ＳＷＬＤ２０１’〜ＳＷＬＤ２０４’：
第１〜第４サブワードライン駆動器 ＮＭ１０１〜ＮＭ１０３，ＮＭ１１１〜ＮＭ１１４，Ｎ
Ｍ２０１〜ＮＭ２０３，ＮＭ２１１〜ＮＭ２１４，ＮＭ
２１１’〜ＮＭ２１４’：ＮＭＯＳトランジスタＰＭ１
１１〜ＰＭ１１４，ＰＭ２１１〜ＰＭ２１４，ＰＭ２１
１’〜ＰＭ２１４’：ＰＭＯＳトランジスタ
ＷＬＤ２０４，ＳＷＬＤ２０１’〜ＳＷＬＤ２０４’：
第１〜第４サブワードライン駆動器 ＮＭ１０１〜ＮＭ１０３，ＮＭ１１１〜ＮＭ１１４，Ｎ
Ｍ２０１〜ＮＭ２０３，ＮＭ２１１〜ＮＭ２１４，ＮＭ
２１１’〜ＮＭ２１４’：ＮＭＯＳトランジスタＰＭ１
１１〜ＰＭ１１４，ＰＭ２１１〜ＰＭ２１４，ＰＭ２１
１’〜ＰＭ２１４’：ＰＭＯＳトランジスタ
Claims (5)
- 【請求項１】ワードラインイネーブル信号及びデコーデ
ィング信号により所定のサブワードラインを活性化する
サブワードライン駆動部と、 複数のメモリセルを有し、前記サブワードライン駆動部
により活性化されたサブワードラインに接続するメモリ
セルに対してデータのリード動作またはライト動作が行
われるメモリセルアレイと、により構成された半導体メ
モリにおいて、 前記サブワードライン駆動部は、 前記ワードラインイネーブル信号が入力端子に入力さ
れ、前記デコーディング信号が電源端子に入力され、出
力端子は対応するサブワードラインに連結された複数の
サブワードライン駆動器と、 同じデコーディング信号及び相補なワードラインイネー
ブル信号がそれぞれ入力される前記２つのサブワードラ
イン駆動器の各出力端子に連結された２つのサブワード
ライン間に連結され、前記デコーディング信号の反転信
号により前記２つのサブワードラインの連結状態を制御
するトランジスタと、を包含して構成されることを特徴
とする半導体メモリ。 - 【請求項２】前記相補のワードラインイネーブル信号
は、上位ローアドレス信号をデコーディングして生成し
たデコーディング信号の反転信号であり、 前記デコーディング信号は、下位ローアドレス信号をデ
コーディングして生成することを特徴とする請求項１に
記載の半導体メモリ。 - 【請求項３】前記トランジスタは、ＮＭＯＳトランジス
タであることを特徴とする請求項１又は請求項２に記載
の半導体メモリ。 - 【請求項４】前記サブワードライン駆動器は、 １つのＰＭＯＳトランジスタ及び１つのＮＭＯＳトラン
ジスタから構成され、 前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの
各ゲート端子が連結されて前記入力端子を形成し、前記
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ド
レイン端子が連結されて前記出力端子を形成し、前記Ｐ
ＭＯＳトランジスタのソース端子には前記デコーディン
グ信号が入力され、前記ＮＭＯＳトランジスタのソース
端子は接地されることを特徴とする請求項１〜請求項３
のいずれか１つに記載の半導体メモリ。 - 【請求項５】前記２つのサブワードライン駆動部と前記
１つのメモリセルアレイとで１つの単位とし、前記メモ
リセルアレイの両側に前記２つのサブワードライン駆動
部がそれぞれ配置されて構成されることを特徴とする請
求項１〜請求項４のいずれか１つに記載の半導体メモ
リ。
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2009
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