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KR100712539B1 - 반도체 메모리 장치의 칼럼 디코더 및 반도체 메모리장치의 칼럼 선택 라인 신호 발생 방법 - Google Patents

반도체 메모리 장치의 칼럼 디코더 및 반도체 메모리장치의 칼럼 선택 라인 신호 발생 방법 Download PDF

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KR100712539B1
KR100712539B1 KR1020050112199A KR20050112199A KR100712539B1 KR 100712539 B1 KR100712539 B1 KR 100712539B1 KR 1020050112199 A KR1020050112199 A KR 1020050112199A KR 20050112199 A KR20050112199 A KR 20050112199A KR 100712539 B1 KR100712539 B1 KR 100712539B1
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Inventor
이월진
이재웅
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삼성전자주식회사
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Abstract

반도체 메모리 장치의 칼럼 디코더는, 내부 어드레스 출력 회로, 어드레스 디코더, 및 제어 회로를 포함한다. 내부 어드레스 출력 회로는 외부 칼럼 어드레스를 내부 칼럼 어드레스로 변환하여 출력한다. 어드레스 디코더는 내부 칼럼 어드레스를 디코딩한 프리-디코딩된 칼럼 어드레스를 기입 칼럼 인에이블 신호에 응답하여 디코딩하거나 또는 프리-디코딩된 칼럼 어드레스를 기입 칼럼 인에이블 신호 보다 빠르게 활성화되는 독출 칼럼 인에이블 신호에 응답하여 디코딩하고, 외부 칼럼 어드레스가 지정하는 메모리 셀을 활성화하는 칼럼 선택 라인 신호를 발생한다. 제어 회로는 내부 칼럼 어드레스의 출력 타이밍을 제어하는 기입 신호 또는 독출 신호를 출력한다. 기입 동작에서 기입 신호에 응답하여 어드레스 디코더가 유효한 칼럼 선택 라인 신호를 발생하고, 독출 동작에서 독출 신호에 응답하여 어드레스 디코더가 유효한 칼럼 선택 라인 신호를 발생한다.

Description

반도체 메모리 장치의 칼럼 디코더 및 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 방법{Column decoder of semiconductor memory device and method of generating column selection line signal in semiconductor memory device}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 칼럼 디코더의 동작을 나타내는 타이밍 다이어그램의 일례이다.
도 2는 본 발명의 실시예에 따른 칼럼 디코더를 포함하는 반도체 메모리 장치를 나타내는 블락 다이어그램이다.
도 3은 도 2에 도시된 지연 회로를 보다 상세히 나타내는 회로도이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 방법을 나타내는 흐름도이다.
< 도면의 주요 부분에 대한 부호의 설명>
110: 내부 어드레스 출력 회로 112: 어드레스 래치
120: 제어 회로 122: 지연 회로
130: 어드레스 디코더 132: 메인 디코더
133: 전송 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는, 반도체 메모리 장치의 칼럼 디코더 및 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 방법에 관한 것이다.
일반적으로, 디램(DRAM)과 같은 반도체 메모리 장치는 데이터를 저장하는 메모리 셀 어레이(memory cell array)를 포함한다. 메모리 셀 어레이의 메모리 셀로부터 데이터를 독출(read)하거나 메모리 셀에 데이터를 기입(write)하기 위해서, 로우 어드레스(row address)와 칼럼 어드레스(column address)에 의해 메모리 셀이 지정(designation)(또는 선택)된다.
반도체 메모리 장치는 기입 명령(write command) 또는 독출 명령(read command)과 함께 외부에서 인가되는 어드레스를 디코딩(decoding)하여 로우 어드레스와 칼럼 어드레스를 선택한다. 일반적으로, 칼럼 어드레스를 선택하기 위해, 칼럼 선택 라인(column selection line)이 이용된다. 칼럼 선택 라인을 활성화(activation)하는 칼럼 디코더는 프리-디코더(pre-decoder)와 메인 디코더(main decoder)를 포함한다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 칼럼 디코더의 동작을 나타내는 타이밍 다이어그램의 일례이다.
프리-디코딩된 칼럼 어드레스(DCAi)는 반도체 메모리 장치의 프리-디코더가 내부(internal) 칼럼 어드레스를 디코딩한 신호이고, 독출 동작(read operation) 및 기입 동작(write operation)에서 동일한 타이밍(timing)을 가지는 프리-디코딩된 칼럼 어드레스(DCAi)가 사용된다. 프리-디코딩된 칼럼 어드레스(DCAi)는 외부 클락 신호(external clock signal)(CLK)의 상승 에지(rising edge)에 동기된다.
반도체 메모리 장치의 메인 디코더는 독출 동작에서 유효한(valid) 프리-디코딩된 칼럼 어드레스(DCA<1>) 및 하이 레벨(high level)로 활성화된 독출 칼럼 인에이블 신호(R_CSLE)의 논리 상태(logic state)를 조합(combination)하여 칼럼 선택 라인 신호(미도시)를 활성화시킨다. 칼럼 선택 라인 신호는 반도체 메모리 장치의 칼럼 선택 라인을 활성화시키는 신호이다.
또한, 반도체 메모리 장치의 메인 디코더는 기입 동작에서 유효한 프리-디코딩된 칼럼 어드레스(DCA<1>) 및 하이 레벨로 활성화된 기입 칼럼 인에이블 신호(W_CSLE)의 논리 상태를 조합하여 칼럼 선택 라인 신호를 활성화시킨다.
반도체 메모리 장치의 독출 동작에서, 반도체 메모리 장치의 메인 디코더를 인에이블(enable)(또는 활성화)하는 독출 칼럼 인에이블 신호(R_CSLE)는 유효한 프리-디코딩된 칼럼 어드레스(DCA<1>) 구간(time interval) 내에서 하이 레벨로 활성화된다. 즉, 독출 칼럼 인에이블 신호(R_CSLE)는 반도체 메모리 장치의 외부로부터 인가되는 외부 클락 신호(CLK)의 제1 사이클(cycle)(CLK1)의 상승 에지에 동기하여(또는 응답하여) 하이 레벨로 활성화되고, 외부 클락 신호(CLK)의 제2 사이클(CLK2)의 상승 에지에 동기하여 로우 레벨(low level)로 비활성화(deactivation)된다.
제1 사이클(CLK1)의 상승 에지로부터 독출 칼럼 인에이블 신호(R_CSLE)가 하이 레벨로 활성화되는 시점까지의 구간은 절대 타이밍 마진(absolute timing margin)(ATM_R)이고 반도체 메모리 장치의 동작 주파수(operating frequency)와 관계가 없는 고정된(fixed)(또는 일정한) 시간 구간이며 독출 동작을 위해 필요하다.
반도체 메모리 장치의 기입 동작에서, 반도체 메모리 장치의 메인 디코더를 인에이블하는 기입 칼럼 인에이블 신호(W_CSLE)는 유효한 프리-디코딩된 칼럼 어드레스(DCA<1>) 구간 내에서 하이 레벨로 활성화된다. 즉, 기입 칼럼 인에이블 신호(W_CSLE)는 외부 클락 신호(CLK)의 제1 사이클(CLK1)의 상승 에지에 동기하여 하이 레벨로 활성화되고, 외부 클락 신호(CLK)의 제2 사이클(CLK2)의 상승 에지에 동기하여 로우 레벨로 비활성화된다. 기입 칼럼 인에이블 신호(W_CSLE)가 하이 레벨로 유지되는 시간 구간과 독출 칼럼 인에이블 신호(R_CSLE)가 하이 레벨로 유지되는 시간 구간은 동일하다.
제1 사이클(CLK1)의 상승 에지로부터 기입 칼럼 인에이블 신호(W_CSLE)가 하이 레벨로 활성화되는 시점까지의 구간은 절대 타이밍 마진(ATM_W)이고 반도체 메모리 장치의 동작 주파수와 관계가 없는 고정된 시간 구간이며 기입 동작을 위해 필요하다.
반도체 메모리 장치의 독출 동작이 기입 동작 보다 빠르게 수행되므로(즉, 독출 동작에서의 데이터 독출 경로(data read path)의 길이가 기입 동작에서의 데이터 기입 경로(data write path)의 길이 보다 상대적으로 짧으므로), 독출 동작에서의 절대 타이밍 마진(ATM_R)이 기입 동작에서의 절대 타이밍 마진(ATM_W) 보다 작다.
독출 칼럼 인에이블 신호(R_CSLE)가 로우 레벨로 비활성화되는 시점으로부터 외부 클락 신호(CLK)의 제3 사이클(CLK3)의 상승 에지까지의 구간은 독출 주파수 타이밍 마진(read frequency timing margin)(FTM_R)이고 반도체 메모리 장치의 동작 주파수와 관련되는 가변(variable) 구간이다. 즉, 반도체 메모리 장치의 동작 주파수가 클수록 독출 주파수 타이밍 마진이 작아진다.
마찬가지로, 기입 칼럼 인에이블 신호(W_CSLE)가 로우 레벨로 비활성화되는 시점으로부터 외부 클락 신호(CLK)의 제3 사이클(CLK3)의 상승 에지까지의 구간은 기입 주파수 타이밍 마진(write frequency timing margin)(FTM_W)이고 반도체 메모리 장치의 동작 주파수와 관련되는 가변 구간이다. 즉, 반도체 메모리 장치의 동작 주파수가 클수록 기입 주파수 타이밍 마진이 작아진다.
기입 동작에서의 절대 타이밍 마진(ATM_W)이 독출 동작에서의 절대 타이밍 마진(ATM_R) 보다 크므로, 기입 주파수 타이밍 마진(FTM_W)은 독출 주파수 타이밍 마진(FTM_R) 보다 작다. 따라서, 반도체 메모리 장치의 동작 주파수가 소정의 기준 주파수(예를 들어, 800(MHz))를 초과하는 상대적으로 큰 고주파수(high frequency)인 경우, 무효인(invalid) 프리-디코딩된 칼럼 어드레스(DCA<2>)가 하이 레벨인 기입 칼럼 인에이블 신호(W_CSLE)에 응답하여 디코딩될 수 있다. 그 결과, 무효인 칼럼 선택 라인 신호가 발생할 수 있으므로, 반도체 메모리 장치의 기입 동작에서 오동작(malfunction)이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 고주파수에서 기입 동작을 정상적으로(normally) 수행할 수 있는 반도체 메모리 장치의 칼럼 디코더를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 고주파수에서 기입 동작을 정상적으로 수행할 수 있는 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 메모리 장치의 칼럼 디코더는, 외부 칼럼 어드레스를 내부 칼럼 어드레스로 변환하여 출력하는 내부 어드레스 출력 회로; 상기 내부 칼럼 어드레스를 디코딩한 프리-디코딩된 칼럼 어드레스를 기입 칼럼 인에이블 신호에 응답하여 디코딩하거나 또는 상기 프리-디코딩된 칼럼 어드레스를 상기 기입 칼럼 인에이블 신호 보다 빠르게 활성화되는 독출 칼럼 인에이블 신호에 응답하여 디코딩하고, 상기 외부 칼럼 어드레스가 지정하는 메모리 셀을 활성화하는 칼럼 선택 라인 신호를 발생하는 어드레스 디코더; 및 상기 내부 칼럼 어드레스의 출력 타이밍을 제어하는 기입 신호 또는 독출 신호를 출력하는 제어 회로를 구비하며, 기입 동작에서 상기 기입 신호에 응답하여 상기 어드레스 디코더가 유효한 칼럼 선택 라인 신호를 발생하고, 독출 동작에서 상기 독출 신호에 응답하여 상기 어드레스 디코더가 유효한 칼럼 선택 라인 신호를 발생하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 제어 회로는, 외부 제어 신호들을 디코딩하 여 내부 기입 신호 또는 상기 독출 신호를 출력하는 커맨드 디코더; 및 상기 내부 기입 신호를 소정의 지연 시간만큼 지연하여 상기 기입 신호를 출력하는 지연 회로를 구비한다.
바람직한 실시예에 따르면, 상기 외부 제어 신호들은, 칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 및 기입 인에이블 신호를 포함한다.
바람직한 실시예에 따르면, 상기 내부 어드레스 출력 회로는, 상기 외부 칼럼 어드레스를 버퍼링하여 상기 내부 칼럼 어드레스인 제1 내부 칼럼 어드레스를 출력하는 어드레스 버퍼; 및 상기 제1 내부 칼럼 어드레스를 상기 기입 신호에 응답하여 상기 지연 시간만큼 지연하여 래치하거나 또는 상기 제1 내부 칼럼 어드레스를 상기 독출 신호에 응답하여 지연하지 않고 래치하고, 상기 내부 칼럼 어드레스인 제2 내부 칼럼 어드레스를 출력하는 어드레스 래치를 구비한다.
바람직한 실시예에 따르면, 상기 어드레스 디코더는, 상기 제2 내부 칼럼 어드레스를 디코딩하여 상기 프리-디코딩된 칼럼 어드레스를 출력하는 프리-디코더; 및 상기 프리-디코딩된 칼럼 어드레스를 상기 기입 칼럼 인에이블 신호에 응답하여 디코딩하고 상기 유효한 칼럼 선택 라인 신호를 출력하거나 또는 상기 프리-디코딩된 칼럼 어드레스를 상기 독출 칼럼 인에이블 신호에 응답하여 디코딩하고 상기 유효한 칼럼 선택 라인 신호를 출력하는 메인 디코더를 구비한다.
바람직한 실시예에 따르면, 상기 어드레스 디코더는 상기 외부 제어 신호들의 논리 상태를 근거로 하여 발생되는 칼럼 인에이블 신호를 지연하여 상기 기입 칼럼 인에이블 신호 또는 상기 독출 칼럼 인에이블 신호를 출력하는 전송 회로를 더 구비한다.
바람직한 실시예에 따르면, 상기 지연 회로는, 상기 내부 기입 신호를 반전하고 지연하는 제1 인버터; 상기 제1 인버터의 출력 단자에 연결된 일 단자 및 전원 전압에 연결된 다른 단자를 포함하는 피모스 커패시터; 상기 제1 인버터의 출력 단자에 연결된 일 단자 및 접지 전압에 연결된 다른 단자를 포함하는 엔모스 커패시터; 및 제1 인버터의 출력 신호를 반전하고 지연하여, 상기 기입 신호를 출력하는 제2 인버터를 구비한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 메모리 장치의 칼럼 선택 신호 발생 방법은, (a) 상기 반도체 메모리 장치의 외부로부터 제공되는 커맨드인 기입 명령을 디코딩한 내부 기입 신호를 소정의 지연 시간만큼 지연하여 기입 신호를 발생하는 단계; (b) 상기 기입 신호를 이용하여 제1 내부 칼럼 어드레스를 상기 지연 시간만큼 지연하여 래치하고 제2 내부 칼럼 어드레스를 발생하는 단계; 및 (c) 상기 제2 내부 칼럼 어드레스를 디코딩한 프리-디코딩된 칼럼 어드레스를 기입 동작에서 활성화되는 기입 칼럼 인에이블 신호를 이용하여 디코딩하고 유효한 칼럼 선택 라인 신호를 발생하는 단계를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 방법은, (d) 상기 커맨드가 기입 명령인 지 여부를 판단하는 단계; (e) 독출 명령을 디코딩하여 독출 신호를 발생하는 단계; (f) 상기 독출 신호를 이용하여 상 기 제1 내부 칼럼 어드레스를 지연 없이 래치하고 제2 내부 칼럼 어드레스를 발생하는 단계; 및 (g) 상기 제2 내부 칼럼 어드레스를 디코딩한 프리-디코딩된 칼럼 어드레스를 독출 동작에서 활성화되는 독출 칼럼 인에이블 신호를 이용하여 디코딩하고 유효한 칼럼 선택 라인 신호를 발생하는 단계를 더 구비하며, 상기 (d) 단계에서 기입 명령인 것으로 판단되면, 상기 (a), (b), 및 (c) 단계들이 수행되고, 상기 (d) 단계에서 상기 기입 명령이 아닌 상기 독출 명령인 것으로 판단되면, 상기 (e), (f), 및 (g) 단계들이 수행된다.
바람직한 실시예에 따르면, 상기 기입 칼럼 인에이블 신호는 상기 독출 칼럼 인에이블 신호 보다 늦게 활성화된다.
바람직한 실시예에 따르면, 상기 커맨드는, 칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 및 기입 인에이블 신호를 포함한다.
이러한 본 발명에 따른 반도체 메모리 장치의 칼럼 디코더 및 칼럼 선택 라인 신호 발생 방법은, 동작 주파수가 커지더라도, 기입 칼럼 인에이블 신호에 유효한 프리-디코딩된 칼럼 어드레스를 동기시킬 수 있거나 또는 독출 칼럼 인에이블 신호에 유효한 프리-디코딩된 칼럼 어드레스를 동기시킬 수 있으므로, 고주파수에서의 기입 동작 및 독출 동작을 정상적으로 수행할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 칼럼 디코더를 포함하는 반도체 메모리 장치(100)를 나타내는 블락 다이어그램이다. 상기 반도체 메모리 장치(100)는, 내부 어드레스 출력 회로(110), 제어 회로(120), 어드레스 디코더(130), 및 메모리 셀 어레이(140)를 구비한다. 본 발명에 따른 칼럼 디코더는, 내부 어드레스 출력 회로(110), 제어 회로(120), 및 어드레스 디코더(130)를 포함한다.
내부 어드레스 출력 회로(110)는 어드레스 버퍼(111) 및 어드레스 래치(address latch)(112)를 포함한다. 내부 어드레스 출력 회로(110)는 외부 칼럼 어드레스(ADDRi)를 내부 칼럼 어드레스로 변환(conversion)하여 출력한다.
어드레스 버퍼(111)는 TTL 레벨(level)의 외부 칼럼 어드레스(ADDRi)를 버퍼링(buffering)하여 내부 칼럼 어드레스 중 하나인 CMOS 레벨의 제1 내부 칼럼 어드레스(STCAi)를 출력한다.
어드레스 래치(112)는, 메모리 셀 어레이(140)의 메모리 셀에 데이터를 기입하는 반도체 메모리 장치(100)의 기입 동작의 경우, 기입 신호(PWAXD)에 응답하여 제1 내부 칼럼 어드레스(STCAi)를 소정의 지연 시간만큼 지연하여 래치(latch)하고 내부 칼럼 어드레스 중 하나인 내부 클락 신호(PCLK)에 동기된 제2 내부 칼럼 어드레스(CAi)를 출력한다. 내부 클락 신호(PCLK)는 도 1에 도시된 외부 클락 신호(CLK)에 동기되는 신호이고, 반도체 메모리 장치(100)의 지연 동기 루프 회로(delay locked loop circuit)(미도시)에 의해 발생된다.
또한, 어드레스 래치(112)는, 메모리 셀 어레이(140)의 메모리 셀에 저장된 데이터를 독출하는 반도체 메모리 장치(100)의 독출 동작의 경우, 독출 신호(PCA)에 응답하여 제1 내부 칼럼 어드레스(STCAi)를 지연하지 않고 래치하고 내부 클락 신호(PCLK)에 동기된 제2 내부 칼럼 어드레스(CAi)를 출력한다.
제어 회로(120)는 커맨드 디코더(command decoder)(121) 및 지연 회로(122)를 포함한다. 제어 회로(120)는, 기입 동작에서 어드레스 디코더(130)가 유효한(valid) 칼럼 선택 라인 신호(CSL)를 발생하도록 하기 위하여 또는 독출 동작에서 어드레스 디코더(130)가 유효한 칼럼 선택 라인 신호(CSL)를 발생하도록 하기 위하여, 내부 칼럼 어드레스인 제2 내부 칼럼 어드레스(CAi)의 출력 타이밍(output timing)을 각각 제어하는 기입 신호(PWAXD) 또는 독출 신호(PCA)를 출력한다.
보다 상세히 설명하면, 도 1에 대한 설명에서 언급한 바와 같이 기입 칼럼 인에이블 신호(W_CSLE)가 독출 칼럼 인에이블 신호(R_CSLE) 보다 상대적으로 늦게 활성화되므로, 제어 회로(120)는 제2 내부 칼럼 어드레스(CAi)를 상기 지연 시간 만큼 지연하여 출력되도록 제어하는 기입 신호(PWAXD)를 출력하는 것에 의해 기입 칼럼 인에이블 신호(W_CSLE)에 유효한 프리-디코딩된 칼럼 어드레스(DCAi)가 동기되도록 한다. 기입 신호(PWAXD)는 내부 기입 신호(PWAXD)를 상기 지연 시간만큼 지연한 신호이다.
또한, 제어 회로(120)는 독출 칼럼 인에이블 신호(R_CSLE)에 유효한 프리-디코딩된 칼럼 어드레스(DCAi)가 동기되도록 하기 위하여 종래의 칼럼 디코더와 동일하게 독출 신호(PCA)를 지연하지 않고 그대로 출력한다. 즉, 제어 회로(120)는, 종 래의 칼럼 디코더가 동일한 타이밍을 가지는 기입 칼럼 어드레스와 독출 칼럼 어드레스를 사용하는 것과 달리, 제2 내부 칼럼 어드레스(CAi)와 관련되는 기입 칼럼 어드레스를 상기 지연 시간만큼 지연되도록 하거나 또는 제2 내부 칼럼 어드레스(CAi)와 관련되는 독출 칼럼 어드레스를 지연되지 않도록 하는 것에 의해 기입 칼럼 어드레스의 타이밍과 독출 칼럼 어드레스의 타이밍이 달라지도록 제어한다. 따라서, 제어 회로(120)는 반도체 메모리 장치(100)의 고주파수 동작에서의 기입 주파수 타이밍 마진 및 독출 주파수 타이밍 마진을 만족시키도록 제어할 수 있다.
커맨드 디코더(command decoder)(121)는 반도체 메모리 장치(100)의 외부로부터 제공되는 외부 제어 신호들(CS, RAS, CAS, WE)의 논리 상태를 조합하여(또는 디코딩하여) 내부 기입 신호(PWAX) 또는 독출 신호(PCA)를 출력한다. 독출 신호(PCA)는 반도체 메모리 장치(100)의 독출 동작을 제어한다. 내부 기입 신호(PWAX) 및 독출 신호(PCA)는 내부 클락 신호(PCLK)에 동기된다.
외부 제어 신호들(CS, RAS, CAS, WE)은, 반도체 메모리 장치(100)의 외부로부터 제공되는 기입 명령 및 독출 명령과 같은 커맨드(command)를 구성하며, 칩 선택 신호(chip selection signal)(CS), 로우 어드레스 스트로브 신호(row address strobe signal)(RAS), 칼럼 어드레스 스트로브 신호(CAS), 및 기입 인에이블 신호(write enable signal)(WE)를 포함한다. 칩 선택 신호(CS)는 반도체 메모리 장치(100)의 동작을 활성화 또는 비활성화시키는 신호이고, 로우 어드레스 스트로브 신호(RAS)는 로우 어드레스 신호가 인가되고 있음을 알려주는 신호이다. 그리고, 칼럼 어드레스 스트로브 신호(CAS)는 칼럼 어드레스 신호가 인가되고 있음을 알려주 는 신호이고, 기입 인에이블 신호(WE)는 반도체 메모리 장치(100)의 기입 동작을 활성화시키는 신호이다.
지연 회로(122)는 내부 기입 신호(PWAX)를 상기 지연 시간만큼 지연하여 기입 신호(PWAXD)를 발생한다. 기입 신호(PWAXD)는 반도체 메모리 장치의 기입 동작을 제어하는 신호이다. 상기 지연 시간은 어드레스 디코더(130)에 포함된 메인 디코더(132)가 유효한 칼럼 선택 라인 신호(CSL)를 발생하기 위해 필요한 시간이다.
어드레스 디코더(130)는, 프리-디코더(131), 메인 디코더(132), 및 전송 회로(transfer circuit)(133)를 포함한다. 어드레스 디코더(130)는 내부 칼럼 어드레스인 제2 내부 칼럼 어드레스(CAi)를 디코딩(또는 프리-디코딩(pre-decoding))한 프리-디코딩된 칼럼 어드레스(DCAi)를 기입 동작에서 활성화되는 기입 칼럼 인에이블 신호(W_CSLE)에 응답하여 디코딩(또는 메인-디코딩(main-decoding))하거나 또는 내부 칼럼 어드레스인 제2 내부 칼럼 어드레스(CAi)를 디코딩한 프리-디코딩된 칼럼 어드레스(DCAi)를 독출 동작에서 활성화되는 독출 칼럼 인에이블 신호(R_CSLE)에 응답하여 디코딩하고, 외부 칼럼 어드레스(ADDRi)가 지정하는 메모리 셀 어레이(140) 내의 메모리 셀을 활성화시키는 칼럼 선택 라인 신호(CSL)를 발생한다.
프리-디코더(131)는 다수개의 논리곱 게이트(AND gate)들을 포함하며, 제2 내부 칼럼 어드레스(CAi)를 디코딩하여 프리-디코딩된 칼럼 어드레스(DCAi)를 출력한다.
전송 회로(133)는 외부 제어 신호들(CS, RAS, CAS, WE)의 논리 상태를 근거로 하여 발생되는 칼럼 인에이블 신호(PCSLE)를 지연하여 기입 칼럼 인에이블 신호 (W_CSLE) 또는 독출 칼럼 인에이블 신호(R_CSLE)를 출력한다.
전송 회로(133)는 기입 칼럼 인에이블 신호(W_CSLE)를 출력하는 기입 인버터 체인(write inverter chain)(미도시) 및 독출 칼럼 인에이블 신호(R_CSLE)를 출력하는 독출 인버터 체인(read inverter chain)(미도시)을 포함한다. 기입 인버터 체인 및 독출 인버터 체인은 내부 클락 신호(PCLK)에 응답하여 동작한다. 기입 인버터 체인을 통해 전송되는 신호의 지연은 독출 인버터 체인을 통해 전송되는 신호의 지연보다 상대적으로 크다. 이는 반도체 메모리 장치(100)가 기입 동작 보다 상대적으로 빠른 독출 동작을 수행하기 때문이다. 즉, 독출 동작에서의 데이터 독출 경로의 길이가 기입 동작에서의 데이터 기입 경로의 길이 보다 상대적으로 짧기 때문이다.
메인 디코더(132)는 반전 논리곱 게이트(NAND gate)를 포함한다. 메인 디코더(132)는 프리-디코딩된 칼럼 어드레스(DCAi)를 기입 동작에서 활성화되는 기입 칼럼 인에이블 신호(W_CSLE)에 응답하여 디코딩하고 유효한 칼럼 선택 라인 신호(CSL)를 출력하거나 또는 프리-디코딩된 칼럼 어드레스(DCAi)를 독출 동작에서 활성화되는 독출 칼럼 인에이블 신호(R_CSLE)에 응답하여 디코딩하고 유효한 칼럼 선택 라인 신호(CSL)를 출력한다.
도 3은 도 2에 도시된 지연 회로를 보다 상세히 나타내는 회로도이다. 도 3을 참조하면, 지연 회로(122)는, 제1 인버터(INV1), 제2 인버터(INV2), 피모스 커패시터(PMOS capacitor)(CP), 및 엔모스(NMOS) 커패시터(CN)를 구비한다.
지연 회로(122)는, 제1 인버터(INV1)에 포함된 저항들(R1)의 값, 및 제2 인 버터(INV2)에 포함된 저항들(R2)의 값, 피모스 커패시터(CP)의 커패시턴스(capacitance), 및 엔모스 커패시터(CN)의 커패시턴스를 이용하여 내부 기입 신호(PWAX)를 상기 지연 시간만큼 지연하여 기입 신호(PWAXD)를 출력한다. 피모스 커패시터(CP)의 커패시턴스와 엔모스 커패시터(CN)의 커패시턴스는 동일한 것이 바람직하다.
제1 인버터(INV1)는, 저항(R1)을 통해 전원 전압(VDD)에 연결된 소스(source)를 가지는 피모스 트랜지스터(P1), 및 저항(R1)을 통해 접지 전압(VSS)에 연결된 엔모스 트랜지스터(N1)를 포함한다. 제1 인버터(INV1)는 내부 기입 신호(PWAXD)를 반전하고 지연한다.
제2 인버터(INV2)는, 저항(R2)을 통해 전원 전압(VDD)에 연결된 소스를 가지는 피모스 트랜지스터(P2), 및 저항(R2)을 통해 접지 전압(VSS)에 연결된 엔모스 트랜지스터(N2)를 포함한다. 제2 인버터(INV2)는 제1 인버터(INV1)의 출력 신호를 반전하고 지연하여 기입 신호(PWAXD)를 출력한다.
피모스 커패시터(CP)는 제1 인버터의 출력 단자(ND)에 연결된 일 단자 및 전원 전압(VDD)에 연결된 다른 단자를 포함하고, 엔모스 커패시터(CN)는 제1 인버터의 출력 단자(ND)에 연결된 일 단자 및 접지 전압(VSS)에 연결된 다른 단자를 포함한다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 방법(200)을 나타내는 흐름도(flow chart)이다. 도 4에 도시된 칼럼 선택 라인 신호 발생 방법(200)은 도 2에 도시된 반도체 메모리 장치(100)의 칼럼 디코더 에 적용될 수 있다.
수신 단계(202)에 따르면, 커맨드 디코더(121)는 반도체 메모리 장치(100)의 외부로부터 제공되는 외부 제어 신호들(CS, RAS, CAS, WE)을 포함하는 커맨드를 수신한다. 칩 선택 신호(CS)는 반도체 메모리 장치(100)의 동작을 활성화 또는 비활성화시키는 신호이고, 로우 어드레스 스트로브 신호(RAS)는 로우 어드레스 신호가 인가되고 있음을 알려주는 신호이다. 그리고, 칼럼 어드레스 스트로브 신호(CAS)는 칼럼 어드레스 신호가 인가되고 있음을 알려주는 신호이고, 기입 인에이블 신호(WE)는 반도체 메모리 장치(100)의 기입 동작을 활성화시키는 신호이다.
판단 단계(204)에 따르면, 커맨드 디코더(121)는 수신된 커맨드가 기입 명령인 지 여부를 판단(또는 결정)한다. 만약 판단 단계(204)에서 기입 명령이 아닌 독출 명령인 것으로 판단되면, 프로세스(process)는 독출 단계(206)로 진행된다. 만약 판단 단계(204)에서 기입 명령인 것으로 판단되면, 프로세스는 기입 단계(214)로 진행된다.
독출 단계(206)에 따르면, 커맨드 디코더(121)는 독출 명령을 구성하는 외부 제어 신호들(CS, RAS, CAS, WE)을 디코딩하여 독출 신호(PCA)를 발생(또는 출력)한다. 독출 신호(PCA)는 반도체 메모리 장치(100)의 독출 동작을 제어한다.
래치 단계(208)에 따르면, 어드레스 래치(112)는 독출 신호(PCA)를 이용하여 어드레스 버퍼(111)에 의해 버퍼링된 제1 내부 칼럼 어드레스(STCAi)를 지연 없이 래치하고 제2 내부 칼럼 어드레스(CAi)를 발생한다.
프리-디코딩 단계(210)에 따르면, 프리-디코더(131)는 제2 내부 칼럼 어드레 스(CAi)를 디코딩하여 프리-디코딩된 칼럼 어드레스(DCAi)를 발생한다.
메인-디코딩 단계(212)에 따르면, 메인 디코더(132)는 프리-디코딩된 칼럼 어드레스(DCAi)를 독출 동작에서 활성화되는 독출 칼럼 인에이블 신호(R_CSLE)를 이용하여 디코딩하고 유효한 칼럼 선택 라인 신호(CSL)를 발생한다. 유효한 칼럼 선택 라인 신호(CSL)는 프리-디코딩된 칼럼 어드레스(DCAi)에 대응하는 외부 칼럼 어드레스(ADDRi)가 지정하는 메모리 셀을 활성화한다.
기입 단계(214)에 따르면, 커맨드 디코더(121)는 기입 명령을 구성하는 외부 제어 신호들(CS, RAS, CAS, WE)을 디코딩하여 내부 기입 신호(PWAX)를 발생한다.
지연 단계(216)에 따르면, 지연 회로(122)는 내부 기입 신호(PWAX)를 소정의 지연 시간만큼 지연하여 기입 신호(PWAXD)를 발생한다. 기입 신호(PWAXD)는 반도체 메모리 장치(100)의 기입 동작을 제어한다.
상기 지연 시간은 메인 디코더(132)가 유효한 칼럼 선택 라인 신호(CSL)를 발생하기 위해 필요한 시간이다. 독출 동작에서의 데이터 독출 경로의 길이가 기입 동작에서의 데이터 기입 경로의 길이 보다 상대적으로 짧기 때문에, 기입 동작에서 메인 디코더(132)를 인에이블하는 기입 칼럼 인에이블 신호(W_CSLE)는 독출 동작에서 메인 디코더(132)를 인에이블하는 독출 칼럼 인에이블 신호(R_CSLE) 보다 상대적으로 늦게 활성화된다. 따라서, 상기 지연 단계(216)가 본 발명에 따른 칼럼 선택 라인 신호 발생 방법(200)에서 필요하다.
래치 단계(218)에 따르면, 어드레스 래치(112)는 기입 신호(PWAXD)를 이용하여 어드레스 버퍼(111)에 의해 버퍼링된 제1 내부 칼럼 어드레스(STCAi)를 상기 지 연 시간만큼 지연하여 래치하고 제2 내부 칼럼 어드레스(CAi)를 발생한다.
프리-디코딩 단계(220)에 따르면, 프리-디코더(131)는 상기 지연 시간만큼 지연된 제2 내부 칼럼 어드레스(CAi)를 디코딩하여 프리-디코딩된 칼럼 어드레스(DCAi)를 발생한다.
메인-디코딩 단계(222)에 따르면, 메인 디코더(132)는 프리-디코딩된 칼럼 어드레스(DCAi)를 기입 동작에서 활성화되는 기입 칼럼 인에이블 신호(W_CSLE)를 이용하여 디코딩하고 유효한 칼럼 선택 라인 신호(CSL)를 발생한다. 유효한 칼럼 선택 라인 신호(CSL)는 프리-디코딩된 칼럼 어드레스(DCAi)에 대응하는 외부 칼럼 어드레스(ADDRi)가 지정하는 메모리 셀을 활성화한다.
이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 반도체 메모리 장치의 칼럼 디코더 및 칼럼 선택 라인 신호 발생 방법은, 동작 주파수가 커지더라도, 기입 칼럼 인에이블 신호에 유효한 프리-디코딩된 칼럼 어드레스를 동기시킬 수 있거나 또는 독출 칼럼 인에이블 신호에 유 효한 프리-디코딩된 칼럼 어드레스를 동기시킬 수 있으므로, 고주파수에서의 기입 동작 및 독출 동작을 정상적으로 수행할 수 있다.

Claims (11)

  1. 외부 칼럼 어드레스를 내부 칼럼 어드레스로 변환하여 출력하는 내부 어드레스 출력 회로;
    상기 내부 칼럼 어드레스를 디코딩한 프리-디코딩된 칼럼 어드레스를 기입 칼럼 인에이블 신호에 응답하여 디코딩하거나 또는 상기 프리-디코딩된 칼럼 어드레스를 상기 기입 칼럼 인에이블 신호 보다 빠르게 활성화되는 독출 칼럼 인에이블 신호에 응답하여 디코딩하고, 상기 외부 칼럼 어드레스가 지정하는 메모리 셀을 활성화하는 칼럼 선택 라인 신호를 발생하는 어드레스 디코더; 및
    상기 내부 칼럼 어드레스의 출력 타이밍을 제어하는 기입 신호 또는 독출 신호를 출력하고, 외부 제어 신호들을 디코딩하여 내부 기입 신호 또는 상기 독출 신호를 출력하는 커맨드 디코더와, 상기 내부 기입 신호를 소정의 지연 시간만큼 지연하여 상기 기입 신호를 출력하는 지연 회로를 포함하는 제어 회로를 구비하며,
    기입 동작에서 상기 기입 신호에 응답하여 상기 어드레스 디코더가 유효한 칼럼 선택 라인 신호를 발생하고, 독출 동작에서 상기 독출 신호에 응답하여 상기 어드레스 디코더가 유효한 칼럼 선택 라인 신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
  2. 삭제
  3. 제1항에 있어서, 상기 외부 제어 신호들은,
    칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 및 기입 인에이블 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
  4. 제1항에 있어서, 상기 내부 어드레스 출력 회로는,
    상기 외부 칼럼 어드레스를 버퍼링하여 상기 내부 칼럼 어드레스인 제1 내부 칼럼 어드레스를 출력하는 어드레스 버퍼; 및
    상기 제1 내부 칼럼 어드레스를 상기 기입 신호에 응답하여 상기 지연 시간만큼 지연하여 래치하거나 또는 상기 제1 내부 칼럼 어드레스를 상기 독출 신호에 응답하여 지연하지 않고 래치하고, 상기 내부 칼럼 어드레스인 제2 내부 칼럼 어드레스를 출력하는 어드레스 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
  5. 제4항에 있어서, 상기 어드레스 디코더는,
    상기 제2 내부 칼럼 어드레스를 디코딩하여 상기 프리-디코딩된 칼럼 어드레스를 출력하는 프리-디코더; 및
    상기 프리-디코딩된 칼럼 어드레스를 상기 기입 칼럼 인에이블 신호에 응답하여 디코딩하고 상기 유효한 칼럼 선택 라인 신호를 출력하거나 또는 상기 프리-디코딩된 칼럼 어드레스를 상기 독출 칼럼 인에이블 신호에 응답하여 디코딩하고 상기 유효한 칼럼 선택 라인 신호를 출력하는 메인 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
  6. 제5항에 있어서, 상기 어드레스 디코더는
    상기 외부 제어 신호들의 논리 상태를 근거로 하여 발생되는 칼럼 인에이블 신호를 지연하여 상기 기입 칼럼 인에이블 신호 또는 상기 독출 칼럼 인에이블 신호를 출력하는 전송 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
  7. 제1항에 있어서, 상기 지연 회로는,
    상기 내부 기입 신호를 반전하고 지연하는 제1 인버터;
    상기 제1 인버터의 출력 단자에 연결된 일 단자 및 전원 전압에 연결된 다른 단자를 포함하는 피모스 커패시터;
    상기 제1 인버터의 출력 단자에 연결된 일 단자 및 접지 전압에 연결된 다른 단자를 포함하는 엔모스 커패시터; 및
    제1 인버터의 출력 신호를 반전하고 지연하여, 상기 기입 신호를 출력하는 제2 인버터를 구비하는 것을 반도체 메모리 장치의 칼럼 디코더.
  8. 반도체 메모리 장치의 칼럼 선택 신호 발생 방법에 있어서,
    (a) 상기 반도체 메모리 장치의 외부로부터 제공되는 커맨드인 기입 명령을 디코딩한 내부 기입 신호를 소정의 지연 시간만큼 지연하여 기입 신호를 발생하는 단계;
    (b) 상기 기입 신호를 이용하여 제1 내부 칼럼 어드레스를 상기 지연 시간만큼 지연하여 래치하고 제2 내부 칼럼 어드레스를 발생하는 단계; 및
    (c) 상기 제2 내부 칼럼 어드레스를 디코딩한 프리-디코딩된 칼럼 어드레스를 기입 동작에서 활성화되는 기입 칼럼 인에이블 신호를 이용하여 디코딩하고 유효한 칼럼 선택 라인 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 방법.
  9. 제8항에 있어서, 상기 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 방법은,
    (d) 상기 커맨드가 기입 명령인 지 여부를 판단하는 단계;
    (e) 독출 명령을 디코딩하여 독출 신호를 발생하는 단계;
    (f) 상기 독출 신호를 이용하여 상기 제1 내부 칼럼 어드레스를 지연 없이 래치하고 제2 내부 칼럼 어드레스를 발생하는 단계; 및
    (g) 상기 제2 내부 칼럼 어드레스를 디코딩한 프리-디코딩된 칼럼 어드레스를 독출 동작에서 활성화되는 독출 칼럼 인에이블 신호를 이용하여 디코딩하고 유 효한 칼럼 선택 라인 신호를 발생하는 단계를 더 구비하며,
    상기 (d) 단계에서 기입 명령인 것으로 판단되면, 상기 (a), (b), 및 (c) 단계들이 수행되고, 상기 (d) 단계에서 상기 기입 명령이 아닌 상기 독출 명령인 것으로 판단되면, 상기 (e), (f), 및 (g) 단계들이 수행되는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 방법.
  10. 제9항에 있어서,
    상기 기입 칼럼 인에이블 신호는 상기 독출 칼럼 인에이블 신호 보다 늦게 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 방법.
  11. 제10항에 있어서, 상기 커맨드는,
    칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 및 기입 인에이블 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 방법.
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