JP3238574B2 - 不揮発性半導体記憶装置とその消去方法 - Google Patents
不揮発性半導体記憶装置とその消去方法Info
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- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、例えば記憶したデー
タを電気的に消去可能な不揮発性半導体記憶装置に係わ
り、特に、記憶したデータを電気的に一括して消去する
こと可能なフラッシュEEPROMとその消去方法に関する。
タを電気的に消去可能な不揮発性半導体記憶装置に係わ
り、特に、記憶したデータを電気的に一括して消去する
こと可能なフラッシュEEPROMとその消去方法に関する。
【０００２】
【従来の技術】フラッシュEEPROMを構成するメモリセル
は、スタック構造のフローティングゲートとコントロー
ルゲートとを有するトランジスタによって構成されてい
る。このフラッシュEEPROMにデータを書込む場合、コン
トロールゲートとドレインに書込み電圧を印加してチャ
ネルにホットエレクトロンを発生させ、このホットエレ
クトロンをフローティングゲートに注入する。また、こ
のフラッシュEEPROMに記憶されたデータを消去する場
合、例えばソースに高電圧を印加して、フローティング
ゲートとソース間に高電界を発生させ、フローティング
ゲートに捕獲された電子をトンネル現象によってソース
に放出させている。
は、スタック構造のフローティングゲートとコントロー
ルゲートとを有するトランジスタによって構成されてい
る。このフラッシュEEPROMにデータを書込む場合、コン
トロールゲートとドレインに書込み電圧を印加してチャ
ネルにホットエレクトロンを発生させ、このホットエレ
クトロンをフローティングゲートに注入する。また、こ
のフラッシュEEPROMに記憶されたデータを消去する場
合、例えばソースに高電圧を印加して、フローティング
ゲートとソース間に高電界を発生させ、フローティング
ゲートに捕獲された電子をトンネル現象によってソース
に放出させている。
【０００３】上記消去時に問題となるのは、メモリセル
の閾値電圧が負となる過消去である。過消去状態のセル
（以下、過消去セルと称す）が発生した場合、そのセル
は非選択状態でもオン状態となっている。このため、過
消去セルが接続されたビット線に“０”データを記憶し
たオフ状態のセルが接続されている場合、そのセルを選
択してもデータを正しく読み出すことができない。この
過消去を防止するため、消去とベリファイを繰り返し実
行し、最も消去の遅いセルの閾値電圧が所望の電圧以下
となった時点で消去を終了するインテリジェント消去と
称する消去方法が使用されている。
の閾値電圧が負となる過消去である。過消去状態のセル
（以下、過消去セルと称す）が発生した場合、そのセル
は非選択状態でもオン状態となっている。このため、過
消去セルが接続されたビット線に“０”データを記憶し
たオフ状態のセルが接続されている場合、そのセルを選
択してもデータを正しく読み出すことができない。この
過消去を防止するため、消去とベリファイを繰り返し実
行し、最も消去の遅いセルの閾値電圧が所望の電圧以下
となった時点で消去を終了するインテリジェント消去と
称する消去方法が使用されている。
【０００４】しかし、フラッシュEEPROMにおける消去後
の閾値電圧の分布幅は２Ｖ以上であり、閾値電圧の分布
が１Ｖ以内に収束する紫外線消去の場合と比較してかな
り大きい。このため、読み出し電圧の最低値が制限さ
れ、特に、読み出し電圧の低電圧化に対する制約となっ
ている。また、セルの微細化に伴い製造プロセスばらつ
きが増大することが予想され、消去のばらつきを削減す
る工夫が必要となっている。
の閾値電圧の分布幅は２Ｖ以上であり、閾値電圧の分布
が１Ｖ以内に収束する紫外線消去の場合と比較してかな
り大きい。このため、読み出し電圧の最低値が制限さ
れ、特に、読み出し電圧の低電圧化に対する制約となっ
ている。また、セルの微細化に伴い製造プロセスばらつ
きが増大することが予想され、消去のばらつきを削減す
る工夫が必要となっている。
【０００５】ところで、上記消去後の閾値電圧の分布幅
をさらに縮めるため、インテル社によってコンパクショ
ン・シーケンスが提案されている。このコンパクション
・シーケンスは、図１１に示すように、消去後、過消去
セルを検出する（Ｓ２１〜Ｓ２３）。この結果、過消去
セルがある場合、閾値電圧の分布幅を縮小するコンパク
ションが実行される（Ｓ２４）。このコンパクション
は、図１２に示すように、通常の書き込み電圧より低い
ゲート電圧で再書き込み（以下、weak program：ウィー
ク・プログラムと称す）を行い（Ｓ３１）、この後、再
度過消去状態となっているか否かをチェックするもので
ある（Ｓ３２、Ｓ３３）。このコンパクションが終了し
た後、アドレスをインクリメントし（Ｓ２５、Ｓ２
６）、この動作を全てのセルに対して実行する。このコ
ンパクション・シーケンスによれば、消去後の閾値電圧
の分布幅を縮小できる。
をさらに縮めるため、インテル社によってコンパクショ
ン・シーケンスが提案されている。このコンパクション
・シーケンスは、図１１に示すように、消去後、過消去
セルを検出する（Ｓ２１〜Ｓ２３）。この結果、過消去
セルがある場合、閾値電圧の分布幅を縮小するコンパク
ションが実行される（Ｓ２４）。このコンパクション
は、図１２に示すように、通常の書き込み電圧より低い
ゲート電圧で再書き込み（以下、weak program：ウィー
ク・プログラムと称す）を行い（Ｓ３１）、この後、再
度過消去状態となっているか否かをチェックするもので
ある（Ｓ３２、Ｓ３３）。このコンパクションが終了し
た後、アドレスをインクリメントし（Ｓ２５、Ｓ２
６）、この動作を全てのセルに対して実行する。このコ
ンパクション・シーケンスによれば、消去後の閾値電圧
の分布幅を縮小できる。
【０００６】図１３は、上記ウィーク・プログラムにお
ける書き込み特性のゲート電圧依存性を示している。同
図から明らかなように、書き込み後のセルの閾値電圧
は、書き込み時のゲート電圧に依存して収束する。した
がって、ゲート電圧を低く設定することにより、過消去
セルの閾値電圧を正に戻す程度の再書き込みを行うこと
が可能である。
ける書き込み特性のゲート電圧依存性を示している。同
図から明らかなように、書き込み後のセルの閾値電圧
は、書き込み時のゲート電圧に依存して収束する。した
がって、ゲート電圧を低く設定することにより、過消去
セルの閾値電圧を正に戻す程度の再書き込みを行うこと
が可能である。
【０００７】
【発明が解決しようとする課題】ところで、上記従来の
フラッシュEEPROMの問題は、非選択状態のワード線に最
低でも０Ｖ以上の電圧が印加されてしまうことである。
このため、過消去セルがいずれかのビット線に接続され
ている場合、その過消去セルを識別することが困難であ
る。したがって、従来方式の場合、ビット線に接続され
た過消去セルを検出した場合、そのビット線に接続され
た全てのセルに対してウィーク・プログラムを行い。こ
の後、過消去セルが無くなったか否かをベリファイし、
過消去セルが無くなるまで、この動作を繰り返してい
る。
フラッシュEEPROMの問題は、非選択状態のワード線に最
低でも０Ｖ以上の電圧が印加されてしまうことである。
このため、過消去セルがいずれかのビット線に接続され
ている場合、その過消去セルを識別することが困難であ
る。したがって、従来方式の場合、ビット線に接続され
た過消去セルを検出した場合、そのビット線に接続され
た全てのセルに対してウィーク・プログラムを行い。こ
の後、過消去セルが無くなったか否かをベリファイし、
過消去セルが無くなるまで、この動作を繰り返してい
る。
【０００８】しかし、従来方式の場合、次のような懸念
が生じる。 （１）過消去セル以外の正常な閾値電圧のセルに対して
もウィーク・プログラムが行われるため、正常なセルの
閾値電圧が上昇し過ぎ、消去不足状態となってしまう。
が生じる。 （１）過消去セル以外の正常な閾値電圧のセルに対して
もウィーク・プログラムが行われるため、正常なセルの
閾値電圧が上昇し過ぎ、消去不足状態となってしまう。
【０００９】（２）過消去セル１個に対して、ビット線
１本分のウィーク・プログラム時間を必要とするため、
過消去セルが多数存在する場合、消去時間全体に対する
ウィーク・プログラム時間の占める割合が無視できない
ほど大きくなる。
１本分のウィーク・プログラム時間を必要とするため、
過消去セルが多数存在する場合、消去時間全体に対する
ウィーク・プログラム時間の占める割合が無視できない
ほど大きくなる。
【００１０】このことからも理解できるように、従来方
式はもともと消去分布幅が目的とする分布幅とさほどず
れていない場合にしか適用できないものである。すなわ
ち、過消去セルの割合が非常に少なく、しかも、過消去
セルの閾値電圧がそれ程大きく負となっていないことを
前提とするものである。したがって、現状の読み出し時
の電圧が５Ｖであり、比較的広い閾値電圧の分布幅が許
される場合は、上記従来方式で十分である。しかし、電
源電圧が低電圧化され、例えば３Ｖとなった場合を考え
ると、消去後の閾値電圧の上限をさらに下げることが必
要であり、コンパクション後の閾値電圧の分布幅を一層
狭める必要がある。現状の消去直後の分布を前提とする
と、消去後の閾値電圧の上限を下げるためにはこれまで
以上に多くの過消去セルを再書き込みしなければなら
ず、従来方式では、コンパクションにかかる時間の増大
を招くばかりでなく、過消去セル以外の正常なセルが消
去不足状態に戻ってしまい、再消去が必要となることも
考えられ、コンパクション・シーケンスの複雑化を招く
可能性を有している。
式はもともと消去分布幅が目的とする分布幅とさほどず
れていない場合にしか適用できないものである。すなわ
ち、過消去セルの割合が非常に少なく、しかも、過消去
セルの閾値電圧がそれ程大きく負となっていないことを
前提とするものである。したがって、現状の読み出し時
の電圧が５Ｖであり、比較的広い閾値電圧の分布幅が許
される場合は、上記従来方式で十分である。しかし、電
源電圧が低電圧化され、例えば３Ｖとなった場合を考え
ると、消去後の閾値電圧の上限をさらに下げることが必
要であり、コンパクション後の閾値電圧の分布幅を一層
狭める必要がある。現状の消去直後の分布を前提とする
と、消去後の閾値電圧の上限を下げるためにはこれまで
以上に多くの過消去セルを再書き込みしなければなら
ず、従来方式では、コンパクションにかかる時間の増大
を招くばかりでなく、過消去セル以外の正常なセルが消
去不足状態に戻ってしまい、再消去が必要となることも
考えられ、コンパクション・シーケンスの複雑化を招く
可能性を有している。
【００１１】この発明は、上記課題を解決するものであ
り、その目的とするところは、単純なシーケンスによ
り、短時間のうちに効率よくウィーク・プログラムを行
うことができ、閾値電圧の分布幅を最小化できる不揮発
性半導体記憶装置とその消去方法を提供しようとするも
のである。
り、その目的とするところは、単純なシーケンスによ
り、短時間のうちに効率よくウィーク・プログラムを行
うことができ、閾値電圧の分布幅を最小化できる不揮発
性半導体記憶装置とその消去方法を提供しようとするも
のである。
【００１２】
【課題を解決するための手段】この発明の不揮発性半導
体記憶装置は、電気的に書き込み、消去可能な複数のメ
モリセルが行列状に配置されたメモリセルアレイと、前
記メモリセルアレイに配置された複数のメモリセルに記
憶されたデータを一括して消去する消去手段と、前記複
数のメモリセルを１ビットずつ選択する選択手段と、前
記メモリセルと同一構成のリファレンスセルと、前記選
択手段により選択されたメモリセルに流れるセル電流と
前記リファレンスセルに流れるリファレンス電流を比較
する差動増幅器と、消去ベリファイ時、及び過消去ベリ
ファイ時に所定の電圧を発生し、前記リファレンスセル
のゲートに供給する電圧発生回路とを有し、前記消去手
段によりメモリセルアレイに配置された複数のメモリセ
ルに記憶されたデータを一括して消去した後の消去ベリ
ファイ時に、前記電圧発生回路は消去状態のメモリセル
の上限の閾値電圧より若干高い第１の電圧を発生して前
記リファレンスセルのゲートに供給し、前記差動増幅器
は前記メモリセルに流れる電流と前記リファレンスセル
に流れる電流とに応じて消去不足のメモリセルを検出
し、前記消去ベリファイ時に消去不足のメモリセルが検
出されなかった場合、過消去ベリファイ時に、前記選択
手段は選択ワード線を正の電圧に設定するとともに、非
選択ワード線を負の電圧に設定し、前記電圧発生回路は
前記消去ベリファイ時より前記選択ワード線の電圧に対
して差が大きい第２の電圧を発生して前記リファレンス
セルのゲートに供給し、前記差動増幅器は前記メモリセ
ルに流れる電流と前記リファレンスセルに流れる電流と
に応じて過消去状態のメモリセルを検出し、前記過消去
ベリファイ時に過消去状態のメモリセルが検出された場
合、前記選択手段は、非選択ワード線を負の電圧とし、
選択されている過消去状態のメモリセルに通常の書き込
み電圧より低い電圧を供給し、閾値電圧を僅かに上昇さ
せるウィーク・プログラムを行うことを特徴とする。
体記憶装置は、電気的に書き込み、消去可能な複数のメ
モリセルが行列状に配置されたメモリセルアレイと、前
記メモリセルアレイに配置された複数のメモリセルに記
憶されたデータを一括して消去する消去手段と、前記複
数のメモリセルを１ビットずつ選択する選択手段と、前
記メモリセルと同一構成のリファレンスセルと、前記選
択手段により選択されたメモリセルに流れるセル電流と
前記リファレンスセルに流れるリファレンス電流を比較
する差動増幅器と、消去ベリファイ時、及び過消去ベリ
ファイ時に所定の電圧を発生し、前記リファレンスセル
のゲートに供給する電圧発生回路とを有し、前記消去手
段によりメモリセルアレイに配置された複数のメモリセ
ルに記憶されたデータを一括して消去した後の消去ベリ
ファイ時に、前記電圧発生回路は消去状態のメモリセル
の上限の閾値電圧より若干高い第１の電圧を発生して前
記リファレンスセルのゲートに供給し、前記差動増幅器
は前記メモリセルに流れる電流と前記リファレンスセル
に流れる電流とに応じて消去不足のメモリセルを検出
し、前記消去ベリファイ時に消去不足のメモリセルが検
出されなかった場合、過消去ベリファイ時に、前記選択
手段は選択ワード線を正の電圧に設定するとともに、非
選択ワード線を負の電圧に設定し、前記電圧発生回路は
前記消去ベリファイ時より前記選択ワード線の電圧に対
して差が大きい第２の電圧を発生して前記リファレンス
セルのゲートに供給し、前記差動増幅器は前記メモリセ
ルに流れる電流と前記リファレンスセルに流れる電流と
に応じて過消去状態のメモリセルを検出し、前記過消去
ベリファイ時に過消去状態のメモリセルが検出された場
合、前記選択手段は、非選択ワード線を負の電圧とし、
選択されている過消去状態のメモリセルに通常の書き込
み電圧より低い電圧を供給し、閾値電圧を僅かに上昇さ
せるウィーク・プログラムを行うことを特徴とする。
【００１３】この発明の不揮発性半導体記憶装置は、電
気的に書き込み、消去可能な複数のメモリセルが行列状
に配置されたメモリセルアレイと、前記メモリセルアレ
イに配置された複数のメモリセルに記憶されたデータを
一括して消去する消去手段と、前記複数のメモリセルを
１ビットずつ選択する選択手段と、前記メモリセルと同
一構成のリファレンスセルと、前記選択手段により選択
されたメモリセルに流れるセル電流と前記リファレンス
セルに流れるリファレンス電流を比較する差動増幅器
と、消去ベリファイ時、及び過消去ベリファイ時に所定
の電圧を発生し、前記リファレンスセルのゲートに供給
する電圧発生回路とを有し、前記メモリセルに流れる前
記セル電流は、前記リファレンスセルに流れるリファレ
ンス電流の１／ｍ（ｍ≧１）に設定され、前記メモリセ
ルアレイに配置された複数のメモリセルに記憶されたデ
ータを一括して消去した後の消去ベリファイ時に、前記
電圧発生回路は消去状態のメモリセルの上限の閾値電圧
より若干高い第１の電圧を発生して前記リファレンスセ
ルのゲートに供給し、前記差動増幅器は前記メモリセル
に流れる電流と前記リファレンスセルに流れる電流とに
応じて消去不足のメモリセルを検出し、前記消去ベリフ
ァイ時に消去不足のメモリセルが検出されなかった場
合、過消去ベリファイ時に、前記選択手段は選択ワード
線を正の電圧に設定するとともに、非選択ワード線を負
の電圧に設定し、前記電圧発生回路は前記消去ベリファ
イ時より前記選択ワード線の電圧に対して差が大きい第
２の電圧を発生して前記リファレンスセルのゲートに供
給し、前記差動増幅器は前記メモリセルに流れる電流と
前記リファレンスセルに流れる電流とに応じて過消去状
態のメモリセルを検出し、前記過消去ベリファイ時に過
消去状態のメモリセルが検出された場合、前記選択手段
は、非選択ワード線を負の電圧とし、選択されている過
消去状態のメモリセルに通常の書き込み電圧より低い電
圧を供給し、閾値電圧を僅かに上昇させるウィーク・プ
ログラムを行うことを特徴とする。さらに、この発明の
不揮発性半導体記憶装置の消去方法は、電気的に書き込
み、消去可能な複数のメモリセルが行列状に配置された
メモリセルアレイを有し、前記複数のメモリセルの記憶
データを一括して消去する不揮発性半導体記憶装置であ
って、前記消去後に前記メモリセルのデータを１ビット
ずつベリファイし、全てのメモリセルが消去状態となる
まで消去を繰り返す工程と、全てのメモリセルが消去状
態となった場合、選択ワード線を正の電圧とし、非選択
ワード線を負の電圧として、１ビットずつ過消去状態の
メモリセルを検出する過消去ベリファイを実行し、過消
去状態のメモリセルを検出した場合、非選択ワード線を
負の電圧として、前記過消去状態のメモリセルに対して
通常の書き込み電圧より低い電圧を印加して閾値電圧を
僅かに上昇させる工程とを具備し、前記過消去ベリファ
イ時の前記選択ワード線の電圧と前記ウィーク・プログ
ラム時の選択ワード線の電圧を同一とすることを特徴と
する。また、この発明の不揮発性半導体記憶装置の消去
方法は、複数のメモリセルに記憶されたデータを一括消
去する工程と、前記一括消去後に選択されたワード線に
正の電圧を設定し、非選択のワード線に負の電圧を設定
してビット毎にメモリセルのデータを読み出し、十分に
消去されていないメモリセルを検出する検出工程と、前
記検出工程において、十分に消去されていないメモリセ
ルが検出された場合、前記一括消去を行う工程と、前記
メモリセルの全てが消去状態とされた場合、選択された
ワード線に正の電圧を設定し、非選択のワード線に負の
電圧を設定してビット毎に過消去メモリセルを検出する
過消去ベリファイを実行し、過消去メモリセルが検出さ
れた場合、非選択のワード線に負の電圧を設定して通常
の書き込み電圧より低い電圧を前記過消去メモリセルに
印加し、過消去メモリセルの閾値電圧を僅かに上昇させ
る工程とを具備し、前記過消去ベリファイ時の前記選択
ワード線の電圧と前記ウィーク・プログラム時の選択ワ
ード線の電圧を同一とすることを特徴とする。さらに、
この発明の不揮発性半導体記憶装置は、電気的にデータ
が書き込まれ消去される複数のメモリセルを有し、これ
らメモリセルがマトリクス状に配置され、各メモリセル
が対応する行線と列線に接続されたメモリセルアレイ
と、前記複数のメモリセルに記憶されたデータを一括消
去する消去回路と、トランスファーゲートを有し、過消
去状態のメモリセルを検出する過消去ベリファイモード
時及び過消去状態のメモリセルをウィーク・プログラム
するウィーク・プログラムモード時に前記トランスファ
ーゲートを介して選択された行線に正の電圧を設定し、
非選択の行線に負の電圧を設定して前記メモリセルの一
つを選択するロウデコーダと、前記列線に接続され、前
記過消去ベリファイモード時に前記ロウデコーダにより
選択されたメモリセルから読みされた電圧を検出し、こ
の電圧とリファレンス電圧とを比較するセンスアンプ
と、前記センスアンプにより過消去状態のメモリセルが
検出された場合、非選択ワード線を負の電圧として、通
常の書き込み電圧より低い電圧を過消去状態のメモリセ
ルに印加し、閾値電圧を僅かに上昇させるウィーク・プ
ログラム回路とを具備し、前記過消去ベリファイ時に選
択された行線の電圧と前記ウィーク・プログラム時に選
択された行線の電圧を同一とすることを特徴とする。
気的に書き込み、消去可能な複数のメモリセルが行列状
に配置されたメモリセルアレイと、前記メモリセルアレ
イに配置された複数のメモリセルに記憶されたデータを
一括して消去する消去手段と、前記複数のメモリセルを
１ビットずつ選択する選択手段と、前記メモリセルと同
一構成のリファレンスセルと、前記選択手段により選択
されたメモリセルに流れるセル電流と前記リファレンス
セルに流れるリファレンス電流を比較する差動増幅器
と、消去ベリファイ時、及び過消去ベリファイ時に所定
の電圧を発生し、前記リファレンスセルのゲートに供給
する電圧発生回路とを有し、前記メモリセルに流れる前
記セル電流は、前記リファレンスセルに流れるリファレ
ンス電流の１／ｍ（ｍ≧１）に設定され、前記メモリセ
ルアレイに配置された複数のメモリセルに記憶されたデ
ータを一括して消去した後の消去ベリファイ時に、前記
電圧発生回路は消去状態のメモリセルの上限の閾値電圧
より若干高い第１の電圧を発生して前記リファレンスセ
ルのゲートに供給し、前記差動増幅器は前記メモリセル
に流れる電流と前記リファレンスセルに流れる電流とに
応じて消去不足のメモリセルを検出し、前記消去ベリフ
ァイ時に消去不足のメモリセルが検出されなかった場
合、過消去ベリファイ時に、前記選択手段は選択ワード
線を正の電圧に設定するとともに、非選択ワード線を負
の電圧に設定し、前記電圧発生回路は前記消去ベリファ
イ時より前記選択ワード線の電圧に対して差が大きい第
２の電圧を発生して前記リファレンスセルのゲートに供
給し、前記差動増幅器は前記メモリセルに流れる電流と
前記リファレンスセルに流れる電流とに応じて過消去状
態のメモリセルを検出し、前記過消去ベリファイ時に過
消去状態のメモリセルが検出された場合、前記選択手段
は、非選択ワード線を負の電圧とし、選択されている過
消去状態のメモリセルに通常の書き込み電圧より低い電
圧を供給し、閾値電圧を僅かに上昇させるウィーク・プ
ログラムを行うことを特徴とする。さらに、この発明の
不揮発性半導体記憶装置の消去方法は、電気的に書き込
み、消去可能な複数のメモリセルが行列状に配置された
メモリセルアレイを有し、前記複数のメモリセルの記憶
データを一括して消去する不揮発性半導体記憶装置であ
って、前記消去後に前記メモリセルのデータを１ビット
ずつベリファイし、全てのメモリセルが消去状態となる
まで消去を繰り返す工程と、全てのメモリセルが消去状
態となった場合、選択ワード線を正の電圧とし、非選択
ワード線を負の電圧として、１ビットずつ過消去状態の
メモリセルを検出する過消去ベリファイを実行し、過消
去状態のメモリセルを検出した場合、非選択ワード線を
負の電圧として、前記過消去状態のメモリセルに対して
通常の書き込み電圧より低い電圧を印加して閾値電圧を
僅かに上昇させる工程とを具備し、前記過消去ベリファ
イ時の前記選択ワード線の電圧と前記ウィーク・プログ
ラム時の選択ワード線の電圧を同一とすることを特徴と
する。また、この発明の不揮発性半導体記憶装置の消去
方法は、複数のメモリセルに記憶されたデータを一括消
去する工程と、前記一括消去後に選択されたワード線に
正の電圧を設定し、非選択のワード線に負の電圧を設定
してビット毎にメモリセルのデータを読み出し、十分に
消去されていないメモリセルを検出する検出工程と、前
記検出工程において、十分に消去されていないメモリセ
ルが検出された場合、前記一括消去を行う工程と、前記
メモリセルの全てが消去状態とされた場合、選択された
ワード線に正の電圧を設定し、非選択のワード線に負の
電圧を設定してビット毎に過消去メモリセルを検出する
過消去ベリファイを実行し、過消去メモリセルが検出さ
れた場合、非選択のワード線に負の電圧を設定して通常
の書き込み電圧より低い電圧を前記過消去メモリセルに
印加し、過消去メモリセルの閾値電圧を僅かに上昇させ
る工程とを具備し、前記過消去ベリファイ時の前記選択
ワード線の電圧と前記ウィーク・プログラム時の選択ワ
ード線の電圧を同一とすることを特徴とする。さらに、
この発明の不揮発性半導体記憶装置は、電気的にデータ
が書き込まれ消去される複数のメモリセルを有し、これ
らメモリセルがマトリクス状に配置され、各メモリセル
が対応する行線と列線に接続されたメモリセルアレイ
と、前記複数のメモリセルに記憶されたデータを一括消
去する消去回路と、トランスファーゲートを有し、過消
去状態のメモリセルを検出する過消去ベリファイモード
時及び過消去状態のメモリセルをウィーク・プログラム
するウィーク・プログラムモード時に前記トランスファ
ーゲートを介して選択された行線に正の電圧を設定し、
非選択の行線に負の電圧を設定して前記メモリセルの一
つを選択するロウデコーダと、前記列線に接続され、前
記過消去ベリファイモード時に前記ロウデコーダにより
選択されたメモリセルから読みされた電圧を検出し、こ
の電圧とリファレンス電圧とを比較するセンスアンプ
と、前記センスアンプにより過消去状態のメモリセルが
検出された場合、非選択ワード線を負の電圧として、通
常の書き込み電圧より低い電圧を過消去状態のメモリセ
ルに印加し、閾値電圧を僅かに上昇させるウィーク・プ
ログラム回路とを具備し、前記過消去ベリファイ時に選
択された行線の電圧と前記ウィーク・プログラム時に選
択された行線の電圧を同一とすることを特徴とする。
【００１４】
【作用】すなわち、この発明において、ブロックに属す
る複数のメモリセルの記憶データを一括して消去した
後、メモリセルのデータを１ビットずつベリファイす
る。この結果、ブロック内の全てのメモリセルが消去状
態である場合、さらに、１ビットずつベリファイし、過
消去状態のメモリセルを検出する。この結果、過消去状
態のメモリセルを検出した場合、そのメモリセルに対し
て通常の書き込み電圧より低い電圧を印加して閾値電圧
を僅かに上昇させるウィーク・プログラムを実行する。
前記各ベリファイ時及びウィーク・プログラム時に選択
ワード線を正の電圧とし、非選択ワード線を負の電圧と
することにより、非選択ワード線に接続された過消去状
態のメモリセルに影響を受けることがない。しかも、１
本のビット線に接続された全メモリセルに対してウィー
ク・プログラムを行う必要がない。したがって、短時間
のうちに効率よくベリファイ及びウィーク・プログラム
を行うことができる。
る複数のメモリセルの記憶データを一括して消去した
後、メモリセルのデータを１ビットずつベリファイす
る。この結果、ブロック内の全てのメモリセルが消去状
態である場合、さらに、１ビットずつベリファイし、過
消去状態のメモリセルを検出する。この結果、過消去状
態のメモリセルを検出した場合、そのメモリセルに対し
て通常の書き込み電圧より低い電圧を印加して閾値電圧
を僅かに上昇させるウィーク・プログラムを実行する。
前記各ベリファイ時及びウィーク・プログラム時に選択
ワード線を正の電圧とし、非選択ワード線を負の電圧と
することにより、非選択ワード線に接続された過消去状
態のメモリセルに影響を受けることがない。しかも、１
本のビット線に接続された全メモリセルに対してウィー
ク・プログラムを行う必要がない。したがって、短時間
のうちに効率よくベリファイ及びウィーク・プログラム
を行うことができる。
【００１５】
【実施例】以下、この発明の実施例について図面を参照
して説明する。図１は、この発明の不揮発性半導体記憶
装置を概略的に示すものである。図１において、メモリ
セルアレイ１１には、図示せぬスタックドゲート構造の
EEPROMセルがロウ方向、カラム方向にマトリクス状に配
置されている。このメモリセルアレイ１１は図示せぬ複
数のブロックに分割されており、このブロックに属する
複数のメモリセルは一括して消去されるようになってい
る。このメモリセルアレイ１１にはロウデコーダ１２、
及びカラムデコーダ１３が接続されている。このロウデ
コーダ１２には負の消去電圧ＶEEを発生する消去電圧発
生器（ＥＶＧ）１４、電源電圧よりも低い電圧ＶWLを発
生する低電圧発生器（ＬＶＧ）１５が接続されるととも
に、内部電圧制御回路１６が接続されている。この内部
電圧制御回路１６には高電圧発生回路（ＨＶＧ）１７に
よって発生された書込み用の高電圧ＶPP、及び電源電圧
Ｖccが供給されるとともに、モード設定信号発生回路１
８が接続されている。このモード設定信号発生回路１８
はデータの書込みモード、消去モード、データ消去後に
閾値電圧をベリファイする消去ベリファイモード、ウィ
ーク・プログラムモード等を設定するモード設定信号を
発生するものである。前記内部電圧制御回路１６はモー
ド設定信号発生回路１８から供給されるモード設定信号
に応じて、ロウデコーダ１２に供給する電圧を切換え
る。さらに、この内部電圧制御回路１６は、後述する電
圧発生回路を含み、この電圧発生回路はウィーク・プロ
グラムモード時に通常の書き込み電圧より低い電圧を生
成し、ロウデコーダ１２に供給する。
して説明する。図１は、この発明の不揮発性半導体記憶
装置を概略的に示すものである。図１において、メモリ
セルアレイ１１には、図示せぬスタックドゲート構造の
EEPROMセルがロウ方向、カラム方向にマトリクス状に配
置されている。このメモリセルアレイ１１は図示せぬ複
数のブロックに分割されており、このブロックに属する
複数のメモリセルは一括して消去されるようになってい
る。このメモリセルアレイ１１にはロウデコーダ１２、
及びカラムデコーダ１３が接続されている。このロウデ
コーダ１２には負の消去電圧ＶEEを発生する消去電圧発
生器（ＥＶＧ）１４、電源電圧よりも低い電圧ＶWLを発
生する低電圧発生器（ＬＶＧ）１５が接続されるととも
に、内部電圧制御回路１６が接続されている。この内部
電圧制御回路１６には高電圧発生回路（ＨＶＧ）１７に
よって発生された書込み用の高電圧ＶPP、及び電源電圧
Ｖccが供給されるとともに、モード設定信号発生回路１
８が接続されている。このモード設定信号発生回路１８
はデータの書込みモード、消去モード、データ消去後に
閾値電圧をベリファイする消去ベリファイモード、ウィ
ーク・プログラムモード等を設定するモード設定信号を
発生するものである。前記内部電圧制御回路１６はモー
ド設定信号発生回路１８から供給されるモード設定信号
に応じて、ロウデコーダ１２に供給する電圧を切換え
る。さらに、この内部電圧制御回路１６は、後述する電
圧発生回路を含み、この電圧発生回路はウィーク・プロ
グラムモード時に通常の書き込み電圧より低い電圧を生
成し、ロウデコーダ１２に供給する。
【００１６】前記カラムデコーダ１３にはモード切換え
回路１９が接続されている。このモード切換え回路１９
には読み出し電圧発生回路（ＲＤＶＧ）２０によって発
生された読み出し電圧、及び電源電圧Ｖccが供給される
とともに、モード設定信号発生回路１８が接続されてい
る。モード切換え回路１９はモード設定信号発生回路１
８から供給されるモード設定信号に応じて、カラムデコ
ーダ１３に供給する電圧を切換える。
回路１９が接続されている。このモード切換え回路１９
には読み出し電圧発生回路（ＲＤＶＧ）２０によって発
生された読み出し電圧、及び電源電圧Ｖccが供給される
とともに、モード設定信号発生回路１８が接続されてい
る。モード切換え回路１９はモード設定信号発生回路１
８から供給されるモード設定信号に応じて、カラムデコ
ーダ１３に供給する電圧を切換える。
【００１７】図２は、図１の一部を具体的に示すもので
ある。メモリセルアレイ１１において、EEPROMからなる
複数のメモリセルＭＣはマトリクス状に配列されてい
る。各行には前記ローデコーダ１２に接続されたワード
線ＷＬ１、ＷＬ２〜ＷＬｎが配置され、各列にはビット
線ＢＬ１、ＢＬ２〜ＢＬｎが配置されている。同一行に
配置された複数のメモリセルＭＣの各コントロールゲー
トはその行に配置されたワード線に接続され、各ソース
はソース線Ｓに共通接続されている。また、同一列に配
置された複数のメモリセルＭＣのドレインはその列に配
置されたビット線に接続されている。各ビット線ＢＬ
１、ＢＬ２〜ＢＬｎはＮチャネルトランジスタ２１1 、
２１2 〜２１n のソースに接続されている。これらトラ
ンジスタ２１1 、２１2 〜２１n の各ゲートは前記カラ
ムデコーダ１３に接続され、各ドレインはＮチャネルト
ランジスタ２２のソースに接続されている。このトラン
ジスタ２２のゲートにはバイアス電圧Ｖｂが供給され、
ドレインは負荷（Ｌ）２３を介して電源Ｖccに接続され
ている。前記トランジスタ２２のドレインと負荷（Ｌ）
２３の接続ノードｎ１はセンスアンプ２４の一方入力端
に接続されている。このセンスアンプ２４の他方入力端
にはリファレンス電圧を発生するためのリファレンス電
圧発生回路（ＲＶＧ）２５が接続され、出力端にはイン
バータ回路２６が接続されている。
ある。メモリセルアレイ１１において、EEPROMからなる
複数のメモリセルＭＣはマトリクス状に配列されてい
る。各行には前記ローデコーダ１２に接続されたワード
線ＷＬ１、ＷＬ２〜ＷＬｎが配置され、各列にはビット
線ＢＬ１、ＢＬ２〜ＢＬｎが配置されている。同一行に
配置された複数のメモリセルＭＣの各コントロールゲー
トはその行に配置されたワード線に接続され、各ソース
はソース線Ｓに共通接続されている。また、同一列に配
置された複数のメモリセルＭＣのドレインはその列に配
置されたビット線に接続されている。各ビット線ＢＬ
１、ＢＬ２〜ＢＬｎはＮチャネルトランジスタ２１1 、
２１2 〜２１n のソースに接続されている。これらトラ
ンジスタ２１1 、２１2 〜２１n の各ゲートは前記カラ
ムデコーダ１３に接続され、各ドレインはＮチャネルト
ランジスタ２２のソースに接続されている。このトラン
ジスタ２２のゲートにはバイアス電圧Ｖｂが供給され、
ドレインは負荷（Ｌ）２３を介して電源Ｖccに接続され
ている。前記トランジスタ２２のドレインと負荷（Ｌ）
２３の接続ノードｎ１はセンスアンプ２４の一方入力端
に接続されている。このセンスアンプ２４の他方入力端
にはリファレンス電圧を発生するためのリファレンス電
圧発生回路（ＲＶＧ）２５が接続され、出力端にはイン
バータ回路２６が接続されている。
【００１８】図３は、前記ロウデコーダ１２を示すもの
である。ロウデコーダ１２はプリデコーダ回路２７、２
８、メインデコーダ２９によって構成されている。プリ
デコーダ回路２７、２８はアドレス信号をデコードする
ものであり、これらプリデコーダ回路２７、２８の出力
信号はメインデコーダ回路２９に供給される。このロウ
デコーダ１２には、前述したように例えば５Ｖの電源電
圧Ｖccの他に、消去用の例えば−１０Ｖ程度の負電圧Ｖ
EE、書き込み用の例えば１２Ｖ程度の高電圧ＶPP、消去
モード時に非選択とされたメモリセルのゲートに供給さ
れる例えば３Ｖの電圧ＶWL、０Ｖの接地電圧ＶSSが供給
される。
である。ロウデコーダ１２はプリデコーダ回路２７、２
８、メインデコーダ２９によって構成されている。プリ
デコーダ回路２７、２８はアドレス信号をデコードする
ものであり、これらプリデコーダ回路２７、２８の出力
信号はメインデコーダ回路２９に供給される。このロウ
デコーダ１２には、前述したように例えば５Ｖの電源電
圧Ｖccの他に、消去用の例えば−１０Ｖ程度の負電圧Ｖ
EE、書き込み用の例えば１２Ｖ程度の高電圧ＶPP、消去
モード時に非選択とされたメモリセルのゲートに供給さ
れる例えば３Ｖの電圧ＶWL、０Ｖの接地電圧ＶSSが供給
される。
【００１９】図４は、前記メインデコーダ２９を示すも
のである。このメインデコーダ２９は、前記プリデコー
ダ回路２８のデコード出力信号Ｓ28が供給されるＣＭＯ
Ｓ型ＮＡＮＤ回路３１と、このＮＡＮＤ回路３１の出力
信号を反転するＣＭＯＳ型インバータ回路３２と、前記
各ワード線ＷＬ１〜ＷＬｎにそれぞれ２個ずつ接続され
たトランスファーゲートＴ１、Ｔ２によって構成されて
いる。これらトランスファゲートＴ１、Ｔ２は、ＮＡＮ
Ｄゲート３１の出力信号に応じてプリデコーダ２７のデ
コード出力信号もしくは内部電源ＳＷＬの電圧を対応す
るワード線に出力する。
のである。このメインデコーダ２９は、前記プリデコー
ダ回路２８のデコード出力信号Ｓ28が供給されるＣＭＯ
Ｓ型ＮＡＮＤ回路３１と、このＮＡＮＤ回路３１の出力
信号を反転するＣＭＯＳ型インバータ回路３２と、前記
各ワード線ＷＬ１〜ＷＬｎにそれぞれ２個ずつ接続され
たトランスファーゲートＴ１、Ｔ２によって構成されて
いる。これらトランスファゲートＴ１、Ｔ２は、ＮＡＮ
Ｄゲート３１の出力信号に応じてプリデコーダ２７のデ
コード出力信号もしくは内部電源ＳＷＬの電圧を対応す
るワード線に出力する。
【００２０】前記各トランスファーゲートＴ１は並列接
続されたＮチャネルＭＯＳトランジスタ３３、Ｐチャネ
ルＭＯＳトランジスタ３５とによって構成され、各Ｎチ
ャネルＭＯＳトランジスタ３３のゲートは前記インバー
タ回路３２の出力端に接続され、各ＰチャネルＭＯＳト
ランジスタ３５のゲートは前記ＮＡＮＤ回路３１の出力
端に接続されている。各トランスファーゲートＴ１の一
端には前記プリデコーダ２７の出力信号Ｓ27が供給さ
れ、各トランスファーゲートＴ１の他端は各ワード線Ｗ
Ｌ１〜ＷＬｎにそれぞれ接続されている。
続されたＮチャネルＭＯＳトランジスタ３３、Ｐチャネ
ルＭＯＳトランジスタ３５とによって構成され、各Ｎチ
ャネルＭＯＳトランジスタ３３のゲートは前記インバー
タ回路３２の出力端に接続され、各ＰチャネルＭＯＳト
ランジスタ３５のゲートは前記ＮＡＮＤ回路３１の出力
端に接続されている。各トランスファーゲートＴ１の一
端には前記プリデコーダ２７の出力信号Ｓ27が供給さ
れ、各トランスファーゲートＴ１の他端は各ワード線Ｗ
Ｌ１〜ＷＬｎにそれぞれ接続されている。
【００２１】前記各トランスファーゲートＴ２は並列接
続されたＮチャネルＭＯＳトランジスタ３４、Ｐチャネ
ルＭＯＳトランジスタ３６とによって構成されている。
各ＰチャネルＭＯＳトランジスタ３６のゲートは前記イ
ンバータ回路３２の出力端に接続され、各ＮチャネルＭ
ＯＳトランジスタ３４のゲートは前記ＮＡＮＤ回路３１
の出力端に接続されている。各ＰチャネルＭＯＳトラン
ジスタ３５のゲートは前記ＮＡＮＤ回路３１の出力端に
接続されている。各トランスファーゲートＴ２の一端に
は内部電源ＳＷＬが供給され、各トランスファーゲート
Ｔ２の他端は各ワード線ＷＬ１〜ＷＬｎにそれぞれ接続
されている。
続されたＮチャネルＭＯＳトランジスタ３４、Ｐチャネ
ルＭＯＳトランジスタ３６とによって構成されている。
各ＰチャネルＭＯＳトランジスタ３６のゲートは前記イ
ンバータ回路３２の出力端に接続され、各ＮチャネルＭ
ＯＳトランジスタ３４のゲートは前記ＮＡＮＤ回路３１
の出力端に接続されている。各ＰチャネルＭＯＳトラン
ジスタ３５のゲートは前記ＮＡＮＤ回路３１の出力端に
接続されている。各トランスファーゲートＴ２の一端に
は内部電源ＳＷＬが供給され、各トランスファーゲート
Ｔ２の他端は各ワード線ＷＬ１〜ＷＬｎにそれぞれ接続
されている。
【００２２】前記プリデコーダ２７のデコード出力信号
Ｓ27は、読み出し時にワード線を選択する場合は電源電
圧Ｖccとなり、書き込みモード時にワード線を選択する
場合は高電圧ＶPPとなる。また、ワード線を非選択とす
る場合は０Ｖになる。一方、消去モード時に対応するワ
ード線を選択する場合は電圧ＶEEとなり、ワード線を非
選択とする場合は電圧ＶWLとなる。内部電源ＳＷＬは、
消去モード時に電圧ＶWLとなり、消去モード以外の時に
は０Ｖとなる。
Ｓ27は、読み出し時にワード線を選択する場合は電源電
圧Ｖccとなり、書き込みモード時にワード線を選択する
場合は高電圧ＶPPとなる。また、ワード線を非選択とす
る場合は０Ｖになる。一方、消去モード時に対応するワ
ード線を選択する場合は電圧ＶEEとなり、ワード線を非
選択とする場合は電圧ＶWLとなる。内部電源ＳＷＬは、
消去モード時に電圧ＶWLとなり、消去モード以外の時に
は０Ｖとなる。
【００２３】上記メモリセルアレイ１１において、読み
出しモード時には、選択されたワード線に電源電圧Ｖcc
（５Ｖ）が供給され、選択されたビット線には読み出し
電圧発生回路２０で発生される例えば１Ｖ程度の読み出
し電圧がそれぞれ供給される。また、書き込みモード時
には、選択されたワード線に書き込み用の高電圧Ｖ
PP（１２Ｖ）が供給され、選択されたビット線にも高電
圧がそれぞれ供給される。さらに、消去モード時には、
全てのソース線Ｓに例えば電源電圧Ｖccが供給され、選
択されたワード線にのみ負の電圧ＶEEが供給され、非選
択のワード線には３Ｖの電圧ＶWLがそれぞれ供給され
る。この状態で、全てのビット線は例えばフローティン
グ状態とされる。
出しモード時には、選択されたワード線に電源電圧Ｖcc
（５Ｖ）が供給され、選択されたビット線には読み出し
電圧発生回路２０で発生される例えば１Ｖ程度の読み出
し電圧がそれぞれ供給される。また、書き込みモード時
には、選択されたワード線に書き込み用の高電圧Ｖ
PP（１２Ｖ）が供給され、選択されたビット線にも高電
圧がそれぞれ供給される。さらに、消去モード時には、
全てのソース線Ｓに例えば電源電圧Ｖccが供給され、選
択されたワード線にのみ負の電圧ＶEEが供給され、非選
択のワード線には３Ｖの電圧ＶWLがそれぞれ供給され
る。この状態で、全てのビット線は例えばフローティン
グ状態とされる。
【００２４】図５は、この発明に係わる消去シーケンス
を示すものである。先ず、自動消去開始する場合、メモ
リセルには上述したような消去状態のバイアス電圧が例
えば１０ｍｓ印加され、ブロックに属する複数のメモリ
セルは一括して消去される（Ｓ１）。この発明では、消
去前に書き込みを行わない。この点は従来方式の消去前
に書き込みを行う場合と大きく相違する。消去前に書き
込みを行わない理由は、消去前に各セルのデータが揃っ
ていないためであり、消去後の分布幅の広がりは消去後
のウィーク・プログラムによって縮小可能だからであ
る。
を示すものである。先ず、自動消去開始する場合、メモ
リセルには上述したような消去状態のバイアス電圧が例
えば１０ｍｓ印加され、ブロックに属する複数のメモリ
セルは一括して消去される（Ｓ１）。この発明では、消
去前に書き込みを行わない。この点は従来方式の消去前
に書き込みを行う場合と大きく相違する。消去前に書き
込みを行わない理由は、消去前に各セルのデータが揃っ
ていないためであり、消去後の分布幅の広がりは消去後
のウィーク・プログラムによって縮小可能だからであ
る。
【００２５】この後、上記消去が終了した後、１ビット
ずつベリファイを行う（Ｓ２）。このとき、非選択ワー
ド線を負の電位にバイアスすることにより、同一ビット
線に接続される複数のセルの中に過消去セルが存在して
いても、選択されたセルの閾値電圧を正確にモニタでき
る。すなわち、非選択セルの影響を排除することができ
るため、過消去セルを正確に認知できる。このベリファ
イ及び消去の繰り返しは、全てのセルのデータが十分に
消去されるまで続けられる（Ｓ１〜Ｓ５）。
ずつベリファイを行う（Ｓ２）。このとき、非選択ワー
ド線を負の電位にバイアスすることにより、同一ビット
線に接続される複数のセルの中に過消去セルが存在して
いても、選択されたセルの閾値電圧を正確にモニタでき
る。すなわち、非選択セルの影響を排除することができ
るため、過消去セルを正確に認知できる。このベリファ
イ及び消去の繰り返しは、全てのセルのデータが十分に
消去されるまで続けられる（Ｓ１〜Ｓ５）。
【００２６】全てのセルのデータが十分消去されたこと
が確認されると、コンパクション・シーケンスに移る。
このコンパクション・シーケンスでは、先ず、過消去セ
ルのベリファイが実行される。すなわち、１ビットずつ
ベリファイされ、過消去セルが判別される（Ｓ６、Ｓ
７）。過消去セルのベリファイにおいては、前述したよ
うに、非選択ワード線は負の電位にバイアスされ、非選
択セルの中に過消去セルが存在しても、それに影響を受
けないようにする。このベリファイの結果、過消去セル
が検出された場合、ウィーク・プログラムが実行される
（Ｓ８）。すなわち、このウィーク・プログラムにおい
て、選択したワード線には通常の書き込み時よりも低い
電圧、例えば５Ｖが印加され、非選択ワード線には負の
電圧、選択されたビット線には書き込み電圧またはそれ
と同程度の電圧を印加する。この電圧関係は、チャネル
ホットエレクトロンを発生し、これをフローティングゲ
ートに注入できる電圧であれば、どのような電圧でもよ
い。選択されたセルは、図１３に示す書き込み特性に従
って、緩やかにプログラムされ、閾値電圧が上昇する。
が確認されると、コンパクション・シーケンスに移る。
このコンパクション・シーケンスでは、先ず、過消去セ
ルのベリファイが実行される。すなわち、１ビットずつ
ベリファイされ、過消去セルが判別される（Ｓ６、Ｓ
７）。過消去セルのベリファイにおいては、前述したよ
うに、非選択ワード線は負の電位にバイアスされ、非選
択セルの中に過消去セルが存在しても、それに影響を受
けないようにする。このベリファイの結果、過消去セル
が検出された場合、ウィーク・プログラムが実行される
（Ｓ８）。すなわち、このウィーク・プログラムにおい
て、選択したワード線には通常の書き込み時よりも低い
電圧、例えば５Ｖが印加され、非選択ワード線には負の
電圧、選択されたビット線には書き込み電圧またはそれ
と同程度の電圧を印加する。この電圧関係は、チャネル
ホットエレクトロンを発生し、これをフローティングゲ
ートに注入できる電圧であれば、どのような電圧でもよ
い。選択されたセルは、図１３に示す書き込み特性に従
って、緩やかにプログラムされ、閾値電圧が上昇する。
【００２７】上記ウィーク・プログラム終了後、再び過
消去セルのベリファイが実行され（Ｓ６、Ｓ７）、過消
去状態が解消されていない場合、過消去状態が解消され
るまで、ウィーク・プログラム及びベリファイが実行さ
れる（Ｓ６〜Ｓ８）。一方、過消去状態が解消されてい
る場合、アドレスがインクリメントされ、次のアドレス
で指定されるセルのベリファイが実行される（Ｓ９、Ｓ
１０）。なお、ウィーク・プログラム及びベリファイの
繰り返し回数に制限を設け、制限回数までに過消去が解
消されない場合、そのセルを不良と判定するようにして
もよい。このような動作が最終アドレスまで実行された
段階で、コンパクションが終了する。
消去セルのベリファイが実行され（Ｓ６、Ｓ７）、過消
去状態が解消されていない場合、過消去状態が解消され
るまで、ウィーク・プログラム及びベリファイが実行さ
れる（Ｓ６〜Ｓ８）。一方、過消去状態が解消されてい
る場合、アドレスがインクリメントされ、次のアドレス
で指定されるセルのベリファイが実行される（Ｓ９、Ｓ
１０）。なお、ウィーク・プログラム及びベリファイの
繰り返し回数に制限を設け、制限回数までに過消去が解
消されない場合、そのセルを不良と判定するようにして
もよい。このような動作が最終アドレスまで実行された
段階で、コンパクションが終了する。
【００２８】また、上記ウィーク・プログラムのシーケ
ンスが終了した後に再度、消去ベリファイモードを実行
してもよい。これはウィーク・プログラムによって、閾
値電圧が上昇し過ぎた過書き込みのセルを検出するため
である。
ンスが終了した後に再度、消去ベリファイモードを実行
してもよい。これはウィーク・プログラムによって、閾
値電圧が上昇し過ぎた過書き込みのセルを検出するため
である。
【００２９】図６は、この発明に適用されるセンスアン
プ回路を示すものであり、図２と同一部分には同一符号
を付す。差動増幅器によって構成されたセンスアンプ２
４の非反転入力端は前記接続ノードｎ１に接続されてい
る。リファレンス電圧発生回路２５は、例えば前記負荷
２３と同様の負荷４１、前記メモリセルＭＣと同一形状
のリファレンスセル４２、このリファレンスセル４２の
コントロールゲートに接続された電圧制御回路４３によ
って構成されている。前記センスアンプ２４の反転入力
端は負荷４１とリファレンスセル４２の接続ノードｎ２
に接続されている。前記負荷４１はＰチャネルトランジ
スタによって構成され、このトランジスタの相互コンダ
クタンスｇｍは、負荷２３を構成するＰチャネルトラン
ジスタの相互コンダクタンスの例えばｍ倍（ｍ≧１）に
設定されている。前記電圧制御回路４３は、リファレン
スセル４２のコントロールゲートに接続され、電圧Ｖｇ
を生成する。
プ回路を示すものであり、図２と同一部分には同一符号
を付す。差動増幅器によって構成されたセンスアンプ２
４の非反転入力端は前記接続ノードｎ１に接続されてい
る。リファレンス電圧発生回路２５は、例えば前記負荷
２３と同様の負荷４１、前記メモリセルＭＣと同一形状
のリファレンスセル４２、このリファレンスセル４２の
コントロールゲートに接続された電圧制御回路４３によ
って構成されている。前記センスアンプ２４の反転入力
端は負荷４１とリファレンスセル４２の接続ノードｎ２
に接続されている。前記負荷４１はＰチャネルトランジ
スタによって構成され、このトランジスタの相互コンダ
クタンスｇｍは、負荷２３を構成するＰチャネルトラン
ジスタの相互コンダクタンスの例えばｍ倍（ｍ≧１）に
設定されている。前記電圧制御回路４３は、リファレン
スセル４２のコントロールゲートに接続され、電圧Ｖｇ
を生成する。
【００３０】上記構成において、センスアンプ回路の動
作について説明する。負荷２３と負荷４１の相互コンダ
クタンスの関係を上記のように設定しているため、セン
スアンプ２４の反転入力端の電位、すなわち、リファレ
ンス電位は、メモリセルＭＣに流れるセル電流Ｉcell
が、リファレンスセル４２に流れるリファレンス電流Ｉ
ref の１／ｍになった場合と等価である。
作について説明する。負荷２３と負荷４１の相互コンダ
クタンスの関係を上記のように設定しているため、セン
スアンプ２４の反転入力端の電位、すなわち、リファレ
ンス電位は、メモリセルＭＣに流れるセル電流Ｉcell
が、リファレンスセル４２に流れるリファレンス電流Ｉ
ref の１／ｍになった場合と等価である。
【００３１】図７は、センスアンプ回路の動作を示すも
のであり、図７において、消去状態のセル（オンセル）
と、書き込み状態のセル（オフセル）は、それぞれ所定
の閾値分布を有している。リファレンス側の負荷４１の
相互コンダクタンスｇｍをｍ倍にするということは、リ
ファレンス電流Ｉref の傾きを１／ｍにすることと等価
である。センスアンプ２４は、選択されたセルのセル電
流Ｉcellとリファレンス電流Ｉref を比較し、Ｉcell＞
Ｉref であれば、選択されたセルはオン状態、Ｉcell＜
Ｉref であれば、選択されたセルはオフ状態であると判
定する。図７から明らかなように、ゲート電圧が高いほ
どオフセルを判別することが困難となり、ゲート電圧が
低いほどオンセルを判別することが困難となる。
のであり、図７において、消去状態のセル（オンセル）
と、書き込み状態のセル（オフセル）は、それぞれ所定
の閾値分布を有している。リファレンス側の負荷４１の
相互コンダクタンスｇｍをｍ倍にするということは、リ
ファレンス電流Ｉref の傾きを１／ｍにすることと等価
である。センスアンプ２４は、選択されたセルのセル電
流Ｉcellとリファレンス電流Ｉref を比較し、Ｉcell＞
Ｉref であれば、選択されたセルはオン状態、Ｉcell＜
Ｉref であれば、選択されたセルはオフ状態であると判
定する。図７から明らかなように、ゲート電圧が高いほ
どオフセルを判別することが困難となり、ゲート電圧が
低いほどオンセルを判別することが困難となる。
【００３２】図７に示すリファレンス電流Ｉref の特性
は、負荷２３、４１の相互コンダクタンスｇｍを変える
ことなく設定することもできる。例えばリファレンスセ
ル４２の相互コンダクタンスｇｍの傾きをメモリセルの
相互コンダクタンスｇｍの１／ｍとしてもよい。このた
めには、例えば(1) リファレンスセル４２のチャネル長
をメモリセルのｍ倍とする。(2) リファレンスセル４２
のチャネル幅をメモリセルの１／ｍとする。(3) 上記
(1)(2)を組合わせる。(4) メモリセルと同一形状のトラ
ンジスタをｍ個直列接続する。等の方法が考えられる。
は、負荷２３、４１の相互コンダクタンスｇｍを変える
ことなく設定することもできる。例えばリファレンスセ
ル４２の相互コンダクタンスｇｍの傾きをメモリセルの
相互コンダクタンスｇｍの１／ｍとしてもよい。このた
めには、例えば(1) リファレンスセル４２のチャネル長
をメモリセルのｍ倍とする。(2) リファレンスセル４２
のチャネル幅をメモリセルの１／ｍとする。(3) 上記
(1)(2)を組合わせる。(4) メモリセルと同一形状のトラ
ンジスタをｍ個直列接続する。等の方法が考えられる。
【００３３】図８は、図６に示すセンスアンプ回路の変
形例を示すものである。図６の場合、電圧制御回路４３
は電圧Ｖｇを発生したが、図８の場合、負荷２３、４１
の相互コンダクタンスｇｍは等しく設定され、電圧制御
回路４４は電圧Ｖｇ−ΔＶを発生する。すなわち、電圧
制御回路４４はメモリセルＭＣの電圧ＶｇよりΔＶだけ
低い電圧を発生する。この場合、図９に示すように、リ
ファレンス電流はリファレンスセル４２の閾値電圧をΔ
Ｖだけ高くした状態となる。
形例を示すものである。図６の場合、電圧制御回路４３
は電圧Ｖｇを発生したが、図８の場合、負荷２３、４１
の相互コンダクタンスｇｍは等しく設定され、電圧制御
回路４４は電圧Ｖｇ−ΔＶを発生する。すなわち、電圧
制御回路４４はメモリセルＭＣの電圧ＶｇよりΔＶだけ
低い電圧を発生する。この場合、図９に示すように、リ
ファレンス電流はリファレンスセル４２の閾値電圧をΔ
Ｖだけ高くした状態となる。
【００３４】図９に示すようなリファレンス電流の設定
は、リファレンスセル４２とメモリセルＭＣのコントロ
ールゲートに印加する電圧を変えなくとも実現できる。
すなわち、リファレンス電流の傾きを変えずにリファレ
ンスセル４２の閾値電圧をΔＶだけ高くできる手段であ
ればよい。例えば(1) リファレンスセル４２に対して僅
かに書き込みを行い、本来の閾値電圧よりもΔＶだけ閾
値電圧を上昇させる。(2) リファレンスセル４２は消去
状態とし、消去状態のメモリセルの閾値電圧の上限をリ
ファレンスセル４２の閾値電圧よりもΔＶだけ下げる。
(3) 上記(1)(2)を組合わせる。等が考えられる。
は、リファレンスセル４２とメモリセルＭＣのコントロ
ールゲートに印加する電圧を変えなくとも実現できる。
すなわち、リファレンス電流の傾きを変えずにリファレ
ンスセル４２の閾値電圧をΔＶだけ高くできる手段であ
ればよい。例えば(1) リファレンスセル４２に対して僅
かに書き込みを行い、本来の閾値電圧よりもΔＶだけ閾
値電圧を上昇させる。(2) リファレンスセル４２は消去
状態とし、消去状態のメモリセルの閾値電圧の上限をリ
ファレンスセル４２の閾値電圧よりもΔＶだけ下げる。
(3) 上記(1)(2)を組合わせる。等が考えられる。
【００３５】さらに、図６、図８に示すセンスアンプ回
路を組合わせて使用することも可能である。すなわち、
両負荷の相互コンダクタンス比を変えるとともに、リフ
ァレンスセルのコントロールゲートに印加する電圧を変
えたセンスアンプ回路とすることも可能である。
路を組合わせて使用することも可能である。すなわち、
両負荷の相互コンダクタンス比を変えるとともに、リフ
ァレンスセルのコントロールゲートに印加する電圧を変
えたセンスアンプ回路とすることも可能である。
【００３６】図５に示すシーケンスを実現するための各
種ベリファイは、図６、図８に示すセンスアンプ回路を
用いて実現することが可能である。消去ベリファイで
は、図８に示すセンスアンプ回路が有効である。すなわ
ち、消去ベリファイでは、図９において、リファレンス
電流Ｉref をオンセルの閾値電圧分布の上限に対応する
セル電流Ｉcellと同一となるように設定すればよい。具
体的には、図８に示すセンスアンプ回路において、電圧
制御回路４４から出力される電圧Ｖｇ−ΔＶを、ΔＶ＝
０とすれば、リファレンスセルの閾値電圧がオンセルの
閾値分布の上限より若干高い電圧となる。
種ベリファイは、図６、図８に示すセンスアンプ回路を
用いて実現することが可能である。消去ベリファイで
は、図８に示すセンスアンプ回路が有効である。すなわ
ち、消去ベリファイでは、図９において、リファレンス
電流Ｉref をオンセルの閾値電圧分布の上限に対応する
セル電流Ｉcellと同一となるように設定すればよい。具
体的には、図８に示すセンスアンプ回路において、電圧
制御回路４４から出力される電圧Ｖｇ−ΔＶを、ΔＶ＝
０とすれば、リファレンスセルの閾値電圧がオンセルの
閾値分布の上限より若干高い電圧となる。
【００３７】また、図６に示すセンスアンプ回路を用い
る場合、電圧制御回路４３の出力電圧Ｖｇを例えば３Ｖ
と通常より低く設定することにより、オンセルの閾値分
布の上限をベリファイ時のワード線の電圧以下に設定す
ることができる。
る場合、電圧制御回路４３の出力電圧Ｖｇを例えば３Ｖ
と通常より低く設定することにより、オンセルの閾値分
布の上限をベリファイ時のワード線の電圧以下に設定す
ることができる。
【００３８】一方、過消去ベリファイには、図６、図８
に示すセンスアンプ回路のいずれもが有効である。図８
に示すセンスアンプ回路を過消去ベリファイに適用する
場合、リファレンス電流をコンパクション後のオンセル
の閾値分布の下限に一致させる。すなわち、消去ベリフ
ァイの場合と比較して、電圧制御回路４４はΔＶを若干
高い電圧Ｖ１に設定する。
に示すセンスアンプ回路のいずれもが有効である。図８
に示すセンスアンプ回路を過消去ベリファイに適用する
場合、リファレンス電流をコンパクション後のオンセル
の閾値分布の下限に一致させる。すなわち、消去ベリフ
ァイの場合と比較して、電圧制御回路４４はΔＶを若干
高い電圧Ｖ１に設定する。
【００３９】図８に示すセンスアンプ回路を図５に示す
シーケンスに従って動作させる場合、先ず、電圧制御回
路４４から出力される電圧Ｖｇ−ΔＶのうちΔＶを０Ｖ
とする。この状態により、消去ベリファイによってオン
セルの閾値電圧分布の上限を決定する。この後、電圧制
御回路４４から出力される電圧Ｖｇ−ΔＶのうちΔＶを
若干高い電圧Ｖ１とする。この状態において、過消去ベ
リファイを行い、消去ベリファイ時よりもＶ１以上閾値
電圧が低いメモリセルは過消去状態と判断し、ウィーク
・プログラムを行う。このシーケンスを繰返すことによ
り、コンパクションの後、閾値電圧の分布幅は前記電圧
Ｖ１以内となる。
シーケンスに従って動作させる場合、先ず、電圧制御回
路４４から出力される電圧Ｖｇ−ΔＶのうちΔＶを０Ｖ
とする。この状態により、消去ベリファイによってオン
セルの閾値電圧分布の上限を決定する。この後、電圧制
御回路４４から出力される電圧Ｖｇ−ΔＶのうちΔＶを
若干高い電圧Ｖ１とする。この状態において、過消去ベ
リファイを行い、消去ベリファイ時よりもＶ１以上閾値
電圧が低いメモリセルは過消去状態と判断し、ウィーク
・プログラムを行う。このシーケンスを繰返すことによ
り、コンパクションの後、閾値電圧の分布幅は前記電圧
Ｖ１以内となる。
【００４０】また、図６に示すセンスアンプ回路を図５
に示すシーケンスに従って動作させる場合、負荷４１を
構成するトランジスタのｇｍを、負荷２３を構成するト
ランジスタのｇｍの例えばｍ倍（ｍ＜１）に設定すれば
よい。このような構成とした場合、セル電流Ｉcellより
リファレンス電流Ｉref の方が大きな電流となる。した
がって、オンセルの閾値電圧分布の下限はリファレンス
セルの閾値電圧よりも低めにベリファイされる。
に示すシーケンスに従って動作させる場合、負荷４１を
構成するトランジスタのｇｍを、負荷２３を構成するト
ランジスタのｇｍの例えばｍ倍（ｍ＜１）に設定すれば
よい。このような構成とした場合、セル電流Ｉcellより
リファレンス電流Ｉref の方が大きな電流となる。した
がって、オンセルの閾値電圧分布の下限はリファレンス
セルの閾値電圧よりも低めにベリファイされる。
【００４１】なお、前記ｇｍの比率をｍ≦１とすること
も可能である。すなわち、リファレンス電流Ｉref 自体
を増加できければよい。この場合、リファレンス電流Ｉ
refの傾きがセル電流Ｉcellより急峻となる。これを実
現するには、過消去ベリファイ時にリファレンスセルの
個数を増加したり、チャネル幅の広いトランジスタに切
換える等の方法が考えられる。
も可能である。すなわち、リファレンス電流Ｉref 自体
を増加できければよい。この場合、リファレンス電流Ｉ
refの傾きがセル電流Ｉcellより急峻となる。これを実
現するには、過消去ベリファイ時にリファレンスセルの
個数を増加したり、チャネル幅の広いトランジスタに切
換える等の方法が考えられる。
【００４２】図１０は、電圧発生回路５０を示すもので
あり、この電圧発生回路５０は例えば前記電圧制御回路
４３、４４に適用される。図１０において、電源電圧Ｖ
ccが供給される電源端子５１と接地間にはＰチャネルト
ランジスタ５２、抵抗Ｒ１、Ｒ２が接続されている。抵
抗Ｒ１と抵抗Ｒ２との接続ノードｎ３は差動増幅器５３
の反転入力端に接続されている。この差動増幅器５３の
非反転入力端には基準電圧Ｖref が供給され、出力端は
前記トランジスタ５２のゲートに接続されている。前記
トランジスタ５２のドレインと抵抗Ｒ１との接続ノード
ｎ４から電圧Ｖout が出力される。上記構成において、
出力電圧Ｖout は次式で示される。
あり、この電圧発生回路５０は例えば前記電圧制御回路
４３、４４に適用される。図１０において、電源電圧Ｖ
ccが供給される電源端子５１と接地間にはＰチャネルト
ランジスタ５２、抵抗Ｒ１、Ｒ２が接続されている。抵
抗Ｒ１と抵抗Ｒ２との接続ノードｎ３は差動増幅器５３
の反転入力端に接続されている。この差動増幅器５３の
非反転入力端には基準電圧Ｖref が供給され、出力端は
前記トランジスタ５２のゲートに接続されている。前記
トランジスタ５２のドレインと抵抗Ｒ１との接続ノード
ｎ４から電圧Ｖout が出力される。上記構成において、
出力電圧Ｖout は次式で示される。
【００４３】Ｖout ＝Ｖref ×（Ｒ１＋Ｒ２）／Ｒ２ このため、図５に示すシーケンスに従って例えば基準電
圧Ｖref を変えることにより、消去ベリファイや過消去
ベリファイに使用する前述した電圧を発生することがで
きる。
圧Ｖref を変えることにより、消去ベリファイや過消去
ベリファイに使用する前述した電圧を発生することがで
きる。
【００４４】また、図１０に示す電圧発生回路５０を図
１に示す内部電圧制御回路１６に適用する場合、前記電
源端子５１には、書き込み用の高電圧ＶPPが供給され、
基準電圧Ｖref をウィーク・プログラムに応じて適宜設
定することにより、通常の書き込み時よりも低い電圧を
発生することができる。
１に示す内部電圧制御回路１６に適用する場合、前記電
源端子５１には、書き込み用の高電圧ＶPPが供給され、
基準電圧Ｖref をウィーク・プログラムに応じて適宜設
定することにより、通常の書き込み時よりも低い電圧を
発生することができる。
【００４５】なお、図５に示すシーケンスにおいて、過
消去ベリファイ時のワード線の電圧と、ウィーク・プロ
グラム時のワード線の電圧は同一であることが望まし
い。この理由は、ワード線の電圧を切換える場合、大き
な容量を駆動する必要があり、電圧が安定するまでに長
時間を要し、シーケンス全体の時間に大きな影響を与え
るからである。その他、この発明の要旨を変えない範囲
において、種々変形実施可能なことは勿論である。
消去ベリファイ時のワード線の電圧と、ウィーク・プロ
グラム時のワード線の電圧は同一であることが望まし
い。この理由は、ワード線の電圧を切換える場合、大き
な容量を駆動する必要があり、電圧が安定するまでに長
時間を要し、シーケンス全体の時間に大きな影響を与え
るからである。その他、この発明の要旨を変えない範囲
において、種々変形実施可能なことは勿論である。
【００４６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、単純なシーケンスにより、短時間のうちに効率よく
ウィーク・プログラムを行うことができ、閾値電圧の分
布幅を最小化できる不揮発性半導体記憶装置とその消去
方法を提供できる。
ば、単純なシーケンスにより、短時間のうちに効率よく
ウィーク・プログラムを行うことができ、閾値電圧の分
布幅を最小化できる不揮発性半導体記憶装置とその消去
方法を提供できる。
【図１】この発明の一実施例を示す構成図。
【図２】図１の一部を具体的に示す回路図。
【図３】図１の一部を具体的に示す構成図。
【図４】図３の一部を具体的に示す回路図。
【図５】この発明に係わる消去シーケンスを示すフロー
チャート。
チャート。
【図６】図２に示すセンスアンプ回路の一例を示す回路
図。
図。
【図７】図６に示す回路の動作を説明するために示す
図。
図。
【図８】図２に示すセンスアンプ回路の他の例を示す回
路図。
路図。
【図９】図８に示す回路の動作を説明するために示す
図。
図。
【図１０】この発明に適用される電圧発生回路を示す回
路図。
路図。
【図１１】従来のコンパクション・シーケンスを示すフ
ローチャート。
ローチャート。
【図１２】図１２のコンパクションを具体的に示すフロ
ーチャート。
ーチャート。
【図１３】ウィーク・プログラムの原理を説明するため
に示す図。
に示す図。
１１…メモリセルアレイ、１２…ロウデコーダ、１３…
カラムデコーダ、ＭＣ…メモリセル、１４…消去電圧発
生器、１５…低電圧発生器、１６…内部電圧制御回路、
１７…高電圧発生回路、１８…モード設定信号発生回
路、２３…負荷、２４…センスアンプ、２５…リファレ
ンス電圧発生回路、４１…負荷、４２…リファレンスセ
ル、４３、４４…電圧制御回路、５２…Ｐチャネルトラ
ンジスタ、５３…差動増幅器、Ｒ１、Ｒ２…抵抗。
カラムデコーダ、ＭＣ…メモリセル、１４…消去電圧発
生器、１５…低電圧発生器、１６…内部電圧制御回路、
１７…高電圧発生回路、１８…モード設定信号発生回
路、２３…負荷、２４…センスアンプ、２５…リファレ
ンス電圧発生回路、４１…負荷、４２…リファレンスセ
ル、４３、４４…電圧制御回路、５２…Ｐチャネルトラ
ンジスタ、５３…差動増幅器、Ｒ１、Ｒ２…抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梅沢 明 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 番場 博則 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平６−28875（ＪＰ，Ａ) 特開 平５−182480（ＪＰ，Ａ) 特開 平１−96897（ＪＰ，Ａ) 特開 平３−230566（ＪＰ，Ａ) 特開 平６−162787（ＪＰ，Ａ) 特開 平５−234381（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34
Claims (7)
- 【請求項１】 電気的に書き込み、消去可能な複数のメ
モリセルが行列状に配置されたメモリセルアレイと、 前記メモリセルアレイに配置された複数のメモリセルに
記憶されたデータを一括して消去する消去手段と、 前記複数のメモリセルを１ビットずつ選択する選択手段
と、 前記メモリセルと同一構成のリファレンスセルと、 前記選択手段により選択されたメモリセルに流れるセル
電流と前記リファレンスセルに流れるリファレンス電流
を比較する差動増幅器と、 消去ベリファイ時、及び過消去ベリファイ時に所定の電
圧を発生し、前記リファレンスセルのゲートに供給する
電圧発生回路とを有し、 前記消去手段によりメモリセルアレイに配置された複数
のメモリセルに記憶されたデータを一括して消去した後
の消去ベリファイ時に、前記電圧発生回路は消去状態の
メモリセルの上限の閾値電圧より若干高い第１の電圧を
発生して前記リファレンスセルのゲートに供給し、前記
差動増幅器は前記メモリセルに流れる電流と前記リファ
レンスセルに流れる電流とに応じて消去不足のメモリセ
ルを検出し、 前記消去ベリファイ時に消去不足のメモリセルが検出さ
れなかった場合、過消去ベリファイ時に、前記選択手段
は選択ワード線を正の電圧に設定するとともに、非選択
ワード線を負の電圧に設定し、前記電圧発生回路は前記
消去ベリファイ時より前記選択ワード線の電圧に対して
差が大きい第２の電圧を発生して前記リファレンスセル
のゲートに供給し、前記差動増幅器は前記メモリセルに
流れる電流と前記リファレンスセルに流れる電流とに応
じて過消去状態のメモリセルを検出し、 前記過消去ベリファイ時に過消去状態のメモリセルが検
出された場合、前記選択手段は、非選択ワード線を負の
電圧とし、選択されている過消去状態のメモリセルに通
常の書き込み電圧より低い電圧を供給し、閾値電圧を僅
かに上昇させるウィーク・プログラムを行うことを特徴
とする不揮発性半導体記憶装置。 - 【請求項２】 前記メモリセルアレイは、複数のメモリ
セルを含む複数のブロックに分割され、前記消去手段は
各ブロックに属するメモリセルのデータを消去すること
を特徴とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 電気的に書き込み、消去可能な複数のメ
モリセルが行列状に配置されたメモリセルアレイと、 前記メモリセルアレイに配置された複数のメモリセルに
記憶されたデータを一括して消去する消去手段と、 前記複数のメモリセルを１ビットずつ選択する選択手段
と、 前記メモリセルと同一構成のリファレンスセルと、 前記選択手段により選択されたメモリセルに流れるセル
電流と前記リファレンスセルに流れるリファレンス電流
を比較する差動増幅器と、 消去ベリファイ時、及び過消去ベリファイ時に所定の電
圧を発生し、前記リファレンスセルのゲートに供給する
電圧発生回路とを有し、 前記メモリセルに流れる前記セル電流は、前記リファレ
ンスセルに流れるリファレンス電流の１／ｍ（ｍ≧１）
に設定され、 前記メモリセルアレイに配置された複数のメモリセルに
記憶されたデータを一括して消去した後の消去ベリファ
イ時に、前記電圧発生回路は消去状態のメモリセルの上
限の閾値電圧より若干高い第１の電圧を発生して前記リ
ファレンスセルのゲートに供給し、前記差動増幅器は前
記メモリセルに流れる電流と前記リファレンスセルに流
れる電流とに応じて消去不足のメモリセルを検出し、 前記消去ベリファイ時に消去不足のメモリセルが検出さ
れなかった場合、過消去ベリファイ時に、前記選択手段
は選択ワード線を正の電圧に設定するとともに、非選択
ワード線を負の電圧に設定し、前記電圧発生回路は前記
消去ベリファイ時より前記選択ワード線の電圧に対して
差が大きい第２の電圧を発生して前記リファレンスセル
のゲートに供給し、前記差動増幅器は前記メモリセルに
流れる電流と前記リファレンスセルに流れる電流とに応
じて過消去状態のメモリセルを検出し、 前記過消去ベリファイ時に過消去状態のメモリセルが検
出された場合、前記選択手段は、非選択ワード線を負の
電圧とし、選択されている過消去状態のメモリセルに通
常の書き込み電圧より低い電圧を供給し、閾値電圧を僅
かに上昇させるウィーク・プログラムを行うことを特徴
とする不揮発性半導体記憶装置。 - 【請求項４】 前記選択手段は、前記過消去ベリファイ
時と、前記ウィーク・プログラム時とで、前記選択ワー
ド線の電圧を同一に設定することを特徴とする請求項１
記載の不揮発性半導体記憶装置。 - 【請求項５】 電気的に書き込み、消去可能な複数のメ
モリセルが行列状に配置されたメモリセルアレイを有
し、前記複数のメモリセルの記憶データを一括して消去
する不揮発性半導体記憶装置であって、 前記消去後に前記メモリセルのデータを１ビットずつベ
リファイし、全てのメモリセルが消去状態となるまで消
去を繰り返す工程と、 全てのメモリセルが消去状態となった場合、選択ワード
線を正の電圧とし、非選択ワード線を負の電圧として、
１ビットずつ過消去状態のメモリセルを検出する過消去
ベリファイを実行し、過消去状態のメモリセルを検出し
た場合、非選択ワード線を負の電圧として、前記過消去
状態のメモリセルに対して通常の書き込み電圧より低い
電圧を印加して閾値電圧を僅かに上昇させる工程とを具
備し、 前記過消去ベリファイ時の前記選択ワード線の電圧と前
記ウィーク・プログラム時の選択ワード線の電圧を同一
とすることを特徴とする不揮発性半導体記憶装置の消去
方法。 - 【請求項６】 複数のメモリセルに記憶されたデータを
一括消去する工程と、 前記一括消去後に選択されたワード線に正の電圧を設定
し、非選択のワード線に負の電圧を設定してビット毎に
メモリセルのデータを読み出し、十分に消去されていな
いメモリセルを検出する検出工程と、 前記検出工程において、十分に消去されていないメモリ
セルが検出された場合、前記一括消去を行う工程と、 前記メモリセルの全てが消去状態とされた場合、選択さ
れたワード線に正の電圧を設定し、非選択のワード線に
負の電圧を設定してビット毎に過消去メモリセルを検出
する過消去ベリファイを実行し、過消去メモリセルが検
出された場合、非選択のワード線に負の電圧を設定して
通常の書き込み電圧より低い電圧を前記過消去メモリセ
ルに印加し、過消去メモリセルの閾値電圧を僅かに上昇
させる工程とを具備し、 前記過消去ベリファイ時の前記選択ワード線の電圧と前
記ウィーク・プログラム時の選択ワード線の電圧を同一
とすることを特徴とする不揮発性半導体記憶装置の消去
方法。 - 【請求項７】 電気的にデータが書き込まれ消去される
複数のメモリセルを有し、これらメモリセルがマトリク
ス状に配置され、各メモリセルが対応する行線と列線に
接続されたメモリセルアレイと、 前記複数のメモリセルに記憶されたデータを一括消去す
る消去回路と、 トランスファーゲートを有し、過消去状態のメモリセル
を検出する過消去ベリファイモード時及び過消去状態の
メモリセルをウィーク・プログラムするウィーク・プロ
グラムモード時に前記トランスファーゲートを介して選
択された行線に正の電圧を設定し、非選択の行線に負の
電圧を設定して前記メモリセルの一つを選択するロウデ
コーダと、 前記列線に接続され、前記過消去ベリファイモード時に
前記ロウデコーダにより選択されたメモリセルから読み
された電圧を検出し、この電圧とリファレンス電圧とを
比較するセンスアンプと、 前記センスアンプにより過消去状態のメモリセルが検出
された場合、前記非選択の行線を負の電圧として、通常
の書き込み電圧より低い電圧を過消去状態のメモリセル
に印加し、閾値電圧を僅かに上昇させるウィーク・プロ
グラム回路とを具備し、 前記過消去ベリファイ時に選択された行線の電圧と前記
ウィーク・プログラム時に選択された行線の電圧を同一
とすることを特徴とする不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17672694A JP3238574B2 (ja) | 1994-07-28 | 1994-07-28 | 不揮発性半導体記憶装置とその消去方法 |
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