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CN116129965A - 用于改善保留性能的半导体器件及其操作方法 - Google Patents

用于改善保留性能的半导体器件及其操作方法 Download PDF

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CN116129965A
CN116129965A CN202211378014.8A CN202211378014A CN116129965A CN 116129965 A CN116129965 A CN 116129965A CN 202211378014 A CN202211378014 A CN 202211378014A CN 116129965 A CN116129965 A CN 116129965A
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CN
China
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memory device
cells
memory
erase
correction
Prior art date
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Application number
CN202211378014.8A
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高相圭
刘荣旻
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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Abstract

提供了用于改善保留性能的半导体器件及其操作方法。所述半导体器件包括：存储器件；以及控制器，所述控制器被配置为对所述存储器件执行擦除操作，针对深度擦除单元的阈值电压执行纠正操作，并且通过识别所述存储器件的多个单元的阈值电压是否落在预定义范围内来执行擦除验证操作。

Description

用于改善保留性能的半导体器件及其操作方法
相关申请的交叉引用
本申请基于并要求于2021年11月12日在韩国知识产权局提交的韩国专利申请No.10-2021-0156075和于2022年7月4日在韩国知识产权局提交的韩国专利申请No.10-2022-0082135的优先权，这些韩国专利申请的公开内容通过引用整体地并入本文。
技术领域
实施例涉及用于改善保留性能的半导体器件及其操作方法。
背景技术
随着工业4.0的发展，对能够存储更多数据以便对新信息技术(IT)环境(诸如云服务、物联网(IoT)和人工智能(AI)的扩展)做出响应的非易失性存储器件的需求增加了。因此，非易失性存储器件已持续地缩小规模以提高集成的密度。
随着其中超出二维(2D)结构的限制而垂直地形成沟道的NAND闪存器件的最近发展，NAND闪存器件的集成密度已经提高。
发明内容
实施例涉及一种非易失性存储器件，所述非易失性存储器件包括：存储器，所述存储器包括多个块；以及控制器，所述控制器被配置为对所述存储器的至少一个块执行擦除操作，对所述至少一个块的多个单元当中的深度擦除单元的阈值电压执行纠正操作，并且通过识别所述多个单元的阈值电压是否落在预定义范围内来执行擦除验证操作。
实施例涉及一种半导体器件，所述半导体器件包括：存储器件；以及控制器，所述控制器被配置为作为编程操作之前的操作对深度擦除单元的阈值电压执行纠正操作，对已经历所述纠正操作的所述存储器件的多个单元执行所述编程操作，并且通过识别所述存储器件的所述多个单元的阈值电压是否落在预定义范围内来执行编程验证操作。
实施例涉及一种包括存储器件的半导体器件的操作方法。所述操作方法包括：对所述存储器件执行擦除操作；识别所述存储器件的性能劣化指标；以及当所述性能劣化指标大于或等于阈值时对深度擦除单元的阈值电压执行纠正操作。
附图说明
通过参考附图详细地描述示例实施例，特征对本领域的技术人员而言将变得清楚，在附图中：
图1是根据示例实施例的存储器系统的框图；
图2是根据示例实施例的非易失性存储器件的框图；
图3是根据示例实施例的存储块的立体图；
图4是根据示例实施例的存储块的电路图；
图5是根据示例实施例的存储装置的操作方法的流程图；
图6是根据示例实施例的存储装置的操作方法的流程图；
图7是根据示例实施例的存储装置的操作方法的流程图；
图8是根据示例实施例的存储装置的操作方法的流程图；
图9是图示了根据示例实施例的非易失性存储器件的编程操作的图；
图10是图示了根据示例实施例的非易失性存储器件的擦除操作的图；
图11是图示了根据示例实施例的非易失性存储器件的深度擦除单元的纠正操作的图；
图12是图示了根据示例实施例的非易失性存储器件的结构的横截面视图；
图13是根据示例实施例的计算系统的框图；以及
图14是根据示例实施例的固态驱动器(SSD)系统的框图。
具体实施方式
图1是用于概念性地描述根据示例实施例的存储器系统的框图。
参考图1，存储器系统100可以包括主机装置110和存储装置120。
在示例实施例中，存储器系统100可以对应于由运行几百个虚拟机的几十个主机机器或服务器构成的数据中心。存储器系统100可以包括诸如以下的计算装置：膝上型计算机、台式计算机、服务器计算机、工作站、手持通信终端、个人数字助理(PDA)、便携式多媒体播放器(PMP)、智能电话或平板个人计算机(PC)、虚拟机或它们的虚拟计算装置。
在示例实施例中，存储器系统100可以对应于计算系统的元件(诸如图形卡)的一部分。
存储器系统100可以具有其他配置。
主机装置110可以是指能够处理数据的数据处理装置。主机装置110可以运行操作系统(OS)和/或各种应用。主机装置110可以包括中央处理单元(CPU)、图形处理单元(GPU)、神经处理单元(NPU)或数字信号处理器(DSP)、微处理器、应用处理器(AP)等。在示例实施例中，存储器系统100可以被包括在移动装置中，并且可以将主机装置110实现为AP。在示例实施例中，主机装置110可以被实现为片上系统(SoC)，从而嵌入在存储器系统100中。主机装置110可以包括至少一个处理器。主机装置110可以包括多核处理器。
主机装置110可以被配置为运行命令，这些命令可用一个或更多个机器、软件、固件或它们的组合的片段运行。主机装置110可以控制存储装置120上的数据处理操作。例如，主机装置110可以控制存储装置120的数据读取操作、编程操作、擦除操作和纠正操作。可以对深度擦除单元执行纠正操作。
主机装置110可以使用各种协议来与存储装置120通信。例如，主机装置110可以使用诸如以下的接口协议来与存储装置120通信：快速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附连小型计算机系统接口(SCSI)(SAS)。除了上述之外，还可以对主机装置110与存储装置120之间的协议应用诸如以下的其他各种接口协议：通用闪存(UFS)协议、多媒体卡(MMC)协议、增强小型磁盘接口(ESDI)协议和集成驱动电子(IDE)协议。
存储装置120可以包括控制器130和非易失性存储(NVM)器件140。
存储装置120可以对应于嵌入在电子装置中的内部存储器。例如，存储装置120可以包括固态驱动器或固态盘(SSD)、通用闪存(UFS)存储卡、微型安全数字(SD)卡、或嵌入式MMC(eMMC)。
存储装置120可以对应于可从电子装置移除的外部存储器。例如，存储装置120可以包括UFS存储卡、紧凑闪存(CF)卡、SD卡、微型SD卡、迷你SD卡、极限数字(xD)卡或记忆棒。
存储装置120可以被称为“半导体器件”。
控制器130可以通常控制存储装置120的操作。当将电力供应给存储装置120时，控制器130可以运行固件。当NVM器件140是NAND闪存器件时，控制器130可以运行诸如闪存转换层(FTL)的固件，以用于控制主机装置110与存储装置120之间的通信。控制器130可以从主机装置110接收数据和逻辑块地址并且将该逻辑块地址链接到物理块地址。物理块地址可以指示NVM器件140的存储单元当中的将在其中存储数据的存储单元的地址。
控制器130可以处理主机装置110的请求。控制器130可以控制NVM器件140。应主机装置110的请求，控制器130可以控制NVM器件140执行从编程操作、读取操作、擦除操作和针对深度擦除单元的纠正操作当中选择的至少一者。
控制器130可以控制NVM器件140以执行存储装置120的内部管理操作或后台操作，而不管主机装置110的请求如何。
控制器130可以使用SoC、专用集成电路(ASIC)、现场可编程门阵列(FPGA)等来实现。
控制器130可以包括元数据缓冲器MBF。控制器130可以以一定存储组为单位来管理元数据缓冲器MBF。例如，控制器130可以以存储块为单位来管理元数据缓冲器MBF。
尽管在图1的实施例中存在一个元数据缓冲器MBF，但是实施例不限于此。元数据可以被分类并存储在多个元数据缓冲器中。
元数据缓冲器MBF可以包括静态随机存取存储器(SRAM)、动态RAM(DRAM)或紧耦合存储器(TCM)。
尽管在图1中图示了元数据缓冲器MBF被包括在控制器130中，但是可以在控制器130外部实现元数据缓冲器MBF。
元数据缓冲器MBF可以具有比NVM器件140小的容量，但是相对于NVM器件140可以具有改善的时延、存取时间和工作速度。
元数据缓冲器MBF可以存储各种种类的元数据。元数据缓冲器MBF可以包括用于控制或者管理NVM器件140的信息或程序、示出主机装置110的逻辑地址与NVM器件140的物理地址之间的关系的映射表、将要存储在NVM器件140中的数据、从NVM器件140输出的数据、用于管理NVM器件140的存储空间的信息、每个存储块的编程/擦除(P/E)循环、擦除计数、劣化信息、循环计数、由一次性(one-shot)编程产生的劣化的存储单元的数目、以及在应用一次性编程之后的接通单元与关断单元之间的比率。擦除计数可以被称为“P/E计数”。
控制器130可以控制NVM器件140，使得多个存储块(例如第一存储块BLK1至第n存储块BLKn)中的每一个存储块对深度擦除单元的阈值电压执行纠正操作。
例如，控制器130可以以存储块为单位来管理(例如，存储和更新)元数据(例如，擦除计数或劣化信息)，该元数据与NVM器件140的劣化管理有关。劣化可以是指当P/E循环增加时存储单元的物理性质的变化。随着存储单元的劣化，耐用性和保留特征可能劣化。
NVM器件140可以在控制器130的控制下执行编程操作、读取操作、擦除操作和针对深度擦除单元的纠正操作。
尽管在图1中图示了存储装置120包括一个NVM器件140，但是存储装置120可以包括多个NVM器件。
NVM器件140可以包括NAND闪存。
NVM器件140可以包括第一存储块BLK1至第n存储块BLKn。
第一存储块BLK1至第n存储块BLKn中的每一个存储块可以包括多个存储单元以二维(2D)或三维(3D)结构被布置在其中的存储单元阵列。存储单元可以包括NAND闪存单元但是不限于此。存储单元可以包括诸如电阻式RAM(RRAM)单元的电阻式存储单元、相变RAM(PRAM)单元或磁性RAM(MRAM)单元。
第一存储块BLK1至第n存储块BLKn中的每一个存储块可以是擦除操作和针对深度擦除单元的纠正操作的单位。
NVM器件140可以从控制器130接收写入命令CMD、地址ADDR、控制信号CTRL和数据DATA，并且可以将数据DATA写入到对应于地址ADDR的存储单元。
NVM器件140可以从控制器130接收读取命令CMD和地址ADDR并且向控制器130输出从对应于地址ADDR的存储单元读取的数据DATA。
NVM器件140可以从控制器130接收擦除命令CMD和地址ADDR并且从对应于地址ADDR的存储单元擦除数据。
NVM器件140可以从控制器130接收纠正命令CMD和地址ADDR并且对与地址ADDR相对应的存储单元的阈值电压执行纠正操作。
尽管未示出，但是控制器130还可以包括纠错码(ECC)单元。ECC单元可以检测并且纠正从主机装置110或NVM器件140接收到的数据中的错误，从而提供正确的数据。
在下文参考图2详细地描述NVM器件140。
图2是根据示例实施例的NVM器件的框图。详细地，图2是图示了图1中的NVM器件140的框图。
参考图2，NVM器件140可以包括存储单元阵列141、行译码器142、控制电路143、页缓冲器144、输入/输出(I/O)电路145和电压生成器146。
尽管未示出，但是NVM器件140还可以包括I/O接口。
存储单元阵列141可以连接到字线WL、串选择线SSL、接地选择线GSL和位线BL。存储单元阵列141可以通过字线WL、串选择线SSL和接地选择线GSL连接到行译码器142并且通过位线BL连接到页缓冲器144。
存储单元阵列141可以包括3D存储单元阵列。3D存储单元阵列可以单片地形成在硅衬底上的有源区中存储单元阵列的至少一个物理级中，这些存储单元阵列具有电路，该电路参与存储单元的操作并且形成在硅衬底上或硅衬底中。术语“单片”可以意指阵列的每个级的层直接地堆叠在阵列的底层级的层上。3D存储单元阵列可以包括NAND串，这些NAND串布置在垂直方向上，使得至少一个存储单元被放置在另一存储单元上。存储单元可以包括电荷俘获层。在一些示例实施例中，存储单元阵列141可以包括2D存储单元阵列。
存储单元阵列141可以包括第一存储块BLK1至第n存储块BLKn。第一存储块BLK1至第n存储块BLKn中的每一个存储块可以包括多个存储单元和多个选择晶体管。
存储单元可以连接到字线WL，并且选择晶体管可以连接到串选择线SSL或接地选择线GSL。
存储单元可以是NAND闪存单元。
第一存储块BLK1至第n存储块BLKn中的每一个存储块可以具有3D结构(或垂直结构)。详细地，第一存储块BLK1至第n存储块BLKn中的每一个存储块可以包括在与衬底垂直的方向上延伸的多个NAND串。
然而，第一存储块BLK1至第n存储块BLKn中的每一个存储块可以具有2D结构。
存储单元阵列141的每一个存储单元可以是存储数据的至少两个位的多阶单元(MLC)、存储数据的三个位的三阶单元(TLC)或存储数据的四个位的四阶单元(QLC)。因此，第一存储块BLK1至第n存储块BLKn可以包括从包括MLC的MLC块、包括TLC的TLC块和包括QLC的QLC块当中选出的至少一者。
在下文参考图3和图4详细地描述存储单元阵列141。
当对存储单元阵列141施加编程电压时，多个存储单元可以处于编程状态。
当对存储单元阵列141施加擦除电压时，多个存储单元可以处于擦除状态。
当对存储单元阵列141施加纠正电压时，多个存储单元当中的深度擦除单元可以处于软编程状态。
存储单元可以根据其阈值电压处于擦除状态或编程状态之一。例如，当存储单元是MLC时，该存储单元可以处于擦除状态和至少三种编程状态之一。
在下文参考图9至图11详细地描述存储单元阵列141的操作。
行译码器142可以选择存储单元阵列141的第一存储块BLK1至第n存储块BLKn中的一个存储块。行译码器142可以选择被选存储块的字线WL之一。在编程操作中，行译码器142可以对被选字线施加编程电压和验证电压并且对未选字线施加通过电压。行译码器142可以响应于行地址R-ADDR选择一些串选择线SSL或一些接地选择线GSL。
控制电路143可以基于来自控制器130的命令CMD、地址ADDR和控制信号CTRL(在图1中)来输出用于对存储单元阵列141执行编程操作、纠正操作和擦除操作的各种内部控制信号。控制电路143可以向行译码器142提供行地址R-ADDR，向I/O电路145提供列地址，并且向电压生成器146提供电压控制信号CTRL_VOL。
页缓冲器144可以根据工作模式作为写入驱动器或读出放大器工作。在读取操作中，页缓冲器144可以在控制电路143的控制下读出被选存储单元的位线BL。读出数据可以被存储在包括在页缓冲器144中的锁存器中。页缓冲器144可以在控制电路143的控制下通过数据线DL将数据从锁存器转储到I/O电路145。
I/O电路145可以暂时存储通过I/O线I/O从NVM器件140外部提供的命令CMD、地址ADDR和数据DATA。I/O电路145可以暂时存储NVM器件140的读取数据并且在指定时间点通过I/O线I/O将读取数据输出到外部。
电压生成器146可以基于从控制电路143发送的电压控制信号CTRL_VOL来生成各种电压，其中各种电压可以由存储单元阵列141用于执行编程操作、针对深度擦除单元的纠正操作、读取操作和擦除操作。详细地，电压生成器146可以生成诸如以下的字线电压VWL：编程电压、纠正电压、读取电压、通过电压、擦除电压和擦除验证电压。
图3是根据示例实施例的存储块的立体图。图4是根据示例实施例的存储块的示例的电路图。详细地，图3和图4是用于描述图1和图2中的第一存储块BLK1至第n存储块BLKn当中的第一存储块BLK1的图。
尽管基于第一存储块BLK1来描述本实施例，但是其他存储块，即第二存储块BLK2至第n存储块BLKn，可以具有与第一存储块BLK1相同的结构。
在以下描述中还参考图1和图2。
参考图3，第一存储块BLK1形成在与衬底SUB垂直的方向上。衬底SUB可以具有第一导电类型(例如，p型)。可以在衬底SUB中提供公共源极线CSL，该公共源极线CSL被掺杂有第二导电类型(例如，n型)的杂质并且在第一方向“x”上延伸。公共源极线CSL可以充当源极区，该源极区向存储单元供应电流。
在衬底SUB的位于两条相邻公共源极线CSL之间的区域中，多个绝缘层IL在第二方向“y”上延伸并且顺序地设置在第三方向“z”上。绝缘层IL在第三方向“z”上彼此分开一定距离。例如，绝缘层IL可以包括诸如氧化硅的绝缘材料。
沟道孔H可以形成在衬底SUB的位于两条相邻公共源极线CSL之间的区域中并且用表面层S和内层I填充。填充沟道孔H的表面层S和内层I可以具有柱形状。以下，可以将填充沟道孔H的表面层S和内层I称为柱P。沟道孔H可以顺序地布置在第一方向“x”上并且在第三方向“z”上穿过绝缘层IL。
表面层S可以与衬底SUB接触。表面层S可以充当沟道区域。表面层S可以包括第一导电类型(例如，p型)的硅材料。例如，表面层S可以包括与衬底SUB相同的类型的硅材料。
内层I可以包括绝缘材料。例如，内层I可以包括诸如氧化硅的绝缘材料。例如，内层I可以包括气隙。
在两条相邻公共源极线CSL之间的区域中，可以沿着绝缘层IL、柱P和衬底SUB的暴露表面设置电荷存储层CS。电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。
栅电极GE可以位于两条相邻公共源极线CSL之间的区域中的电荷存储层CS的暴露表面上。
漏极接触D可以位于柱P上。漏极接触D可以包括掺杂有第二导电类型的杂质的硅材料。例如，漏极接触D可以包括n型硅但是不限于此。
第一位线BL1至第三位线BL3可以位于漏极接触D上。第一位线BL1至第三位线BL3可以在第二方向“y”上延伸并且可以在第一方向“x”上彼此间隔开一定距离。
参考图4，第一存储块BLK1可以包括垂直NAND闪存。
第一存储块BLK1可以包括NAND串NS11至NS33、第一字线WL1至第八字线WL8、第一位线BL1至第三位线BL3、接地选择线GSL1至GSL3、串选择线SSL1至SSL3和公共源极线CSL。
NAND串、字线、位线、接地选择线和串选择线的数目可以随实施例而变化。
NAND串NS11、NS21和NS31可以位于第一位线BL1与公共源极线CSL之间，NAND串NS12、NS22和NS32可以位于第二位线BL2与公共源极线CSL之间，并且NAND串NS13、NS23和NS33可以位于第三位线BL3与公共源极线CSL之间。每个NAND串(例如，NS11)可以包括彼此串联连接的串选择晶体管SST、多个存储单元MC(例如，第一存储单元MC1至第八存储单元MC8)和接地选择晶体管GST。
NAND串NS11至NS33可以具有相同的结构，因此，在下文主要描述NAND串NS11。
NAND串NS11可以包括彼此串联连接的串选择晶体管SST、存储单元MC和接地选择晶体管GST。串选择晶体管SST可以连接到第一位线BL1至第三位线BL3中的对应位线，并且接地选择晶体管GST可以连接到公共源极线CSL。串选择晶体管SST可以连接到串选择线SSL1至SSL3中的对应串选择线。每一个存储单元MC可以连接到第一字线WL1至第八字线WL8中的对应字线。接地选择晶体管GST可以连接到接地选择线GSL1至GSL3中的对应接地选择线。
根据存储在每一个存储单元MC中的数据位的数目，单个物理页可以对应于多个逻辑页。例如，当存储单元MC是单阶单元(SLC)时，第一字线WL1至第八字线WL8中的每一条字线可以对应于单个页。当存储单元MC是MLC、TLC或QLC时，第一字线WL1至第八字线WL8中的每一条字线可以对应于多个页。例如，当存储单元MC是MLC时，一个物理页可以对应于三个逻辑页。三个逻辑页可以包括最低有效位(LSB)页、中央有效位(CSB)页和最高有效位(MSB)页。
虽然未示出，但是NAND串NS11还可以包括串选择晶体管SST与存储单元MC之间的一个或更多个虚设存储单元。NAND串NS11还可以包括接地选择晶体管GST与存储单元MC之间的一个或更多个虚设存储单元。NAND串NS11还可以包括存储单元MC当中的一个或更多个虚设存储单元。虚设存储单元可以具有与存储单元MC相同的结构，但是可能未被编程或者可以被与存储单元MC不同地编程。
参考图3和图4，因为电荷存储层CS沿着绝缘层IL、柱P和衬底SUB的暴露表面形成，所以NAND串的所有存储单元都可以彼此共享电荷存储层CS。因此，可能发生横向电荷迁移，使得电荷在相邻存储单元之间移动。
作为背景，随着发生横向电荷迁移，空穴可以累积在电荷存储层CS中，并且已累积的空穴可以与通过编程操作注入到电荷存储层CS中的电子复合。结果，可能无法对期望数据进行编程。
同样作为背景，在编程操作之后发生横向电荷迁移的情况下，存储单元的阈值电压可能逐渐地降低，并且相应地，存储在存储单元中的数据可能丢失或者存储单元可能被深度擦除。因此，NVM器件140的保留特征可能劣化。
根据本示例实施例，NVM器件140对深度擦除单元的阈值电压执行纠正操作，从而提高深度擦除单元的阈值电压。
在下文参考图5至图8描述纠正操作。
作为纠正操作的结果，可以减少横向电荷迁移，并且可以增强NVM器件140的保留特征。因此，可以提供具有提高的可靠性的NVM器件。
在下文详细地描述针对深度擦除单元的纠正操作。
图5是根据示例实施例的存储装置的操作方法的流程图500。详细地，图5是用于描述由图1中的NVM器件140对深度擦除单元执行的纠正操作的图。在以下描述中还参考图1至图4。
参考图5，针对深度擦除单元的纠正操作可以包括操作S51、S53和S55。
可以以存储块为单位执行针对深度擦除单元的纠正操作。
在操作S51中，NVM器件140可以根据控制器130的擦除命令CMD来执行擦除操作。例如，当NVM器件140执行擦除操作时，可以去除俘获在第一存储块BLK1的存储单元MC的电荷存储层CS中的电子。由于电子与通过重复的P/E循环所累积的空穴的复合，具有降低至阈值以下的阈值电压的深度擦除单元可能出现。
在操作S53中，NVM器件140可以对深度擦除单元的阈值电压执行纠正操作。在NVM器件140的擦除操作完成之后，可以以存储块为单位执行纠正操作。详细地，NVM器件140可以在串选择线SSL1至SSL3和接地选择线GSL1至GSL3被关断的状态下对第一存储块BLK1的所有NAND串NS11至NS33的所有存储单元MC施加纠正电压Vco(在图11中)。纠正电压Vco的电平可以等于编程电压Vpgm(在图9中)的电平，所述编程电压Vpgm在编程操作期间被施加到存储单元。
可以通过执行纠正操作来将电子提供给第一存储块BLK1的存储单元当中的深度擦除单元。深度擦除单元与正常存储单元相比在字线与沟道之间具有更大的沟道电位。因此，累积在电荷存储层CS中的空穴可以与通过纠正操作供应的电子复合。换句话说，可以通过向电荷存储层CS供应电子来去除累积在电荷存储层CS中的空穴。
此时，因为执行纠正操作，所以电子可以被俘获在深度擦除单元中，并且俘获电荷的量可以随深度擦除单元而变化。因此，NVM器件140可以通过纠正操作来将深度擦除单元的阈值电压提高到至少阈值。
在操作S55中，NVM器件140可以执行擦除验证操作。NVM器件140可以通过对存储单元施加擦除验证电压来验证已经历纠正操作的存储单元中的数据是否被擦除。当存储单元的阈值电压低于或等于擦除验证电压时，NVM器件140可以确定数据已被正常地擦除，并且纠正操作可以结束。在示例实施例中，NVM器件140可以重复包括纠正操作的擦除操作，使得存储单元的阈值电压落在预定义范围内。
在示例实施例中，NVM器件140可以基于其性能劣化指标周期性地执行纠正操作。性能劣化指标可以包括从NVM器件140的擦除计数、编程循环计数、在应用一次性编程之后的接通单元与关断单元之间的比率以及写入放大因数(WAF)当中选择的至少一者。
图6是根据示例实施例的存储装置的操作方法的流程图600。详细地，图6是用于描述由图1中的NVM器件140对深度擦除单元执行的纠正操作的图。在以下描述中还参考图1至图4。
参考图6，针对深度擦除单元的纠正操作可以包括操作S61、S63和S65。
可以以存储块为单位执行针对深度擦除单元的纠正操作。
当NVM器件140重复地执行P/E循环时，具有降低至阈值以下的阈值电压的深度擦除单元可能出现。为了保证NVM器件140的保留性能，作为编程操作之前的操作，可以对深度擦除单元执行纠正操作。
在操作S61中，NVM器件140可以对深度擦除单元的阈值电压执行纠正操作。在执行编程操作之前，NVM器件140可以以存储块为单位执行纠正操作。详细地，NVM器件140可以在串选择线SSL1至SSL3和接地选择线GSL1至GSL3被关断的状态下对第一存储块BLK1的所有NAND串NS11至NS33的所有存储单元MC施加纠正电压Vco。纠正电压Vco的电平可以等于编程电压Vpgm的电平，所述编程电压Vpgm在编程操作期间被施加到存储单元。
可以通过执行纠正操作来将电子提供给第一存储块BLK1的存储单元当中的深度擦除单元。深度擦除单元与正常存储单元相比在字线与沟道之间具有更大的沟道电位。因此，累积在电荷存储层CS中的空穴可以与通过纠正操作供应的电子复合。换句话说，可以通过向电荷存储层CS供应电子来去除累积在电荷存储层CS中的空穴。
此时，因为执行纠正操作，所以电子可以被俘获在深度擦除单元中，并且俘获电荷的量可以随深度擦除单元而变化。因此，NVM器件140可以通过纠正操作来将深度擦除单元的阈值电压提高到至少阈值。
在操作S63中，NVM器件140可以根据控制器130的编程命令CMD来执行编程操作。例如，当NVM器件140执行编程操作时，可以对包括在与第一存储块BLK1的第一字线WL1相对应的页中的存储单元MC施加编程电压Vpgm。换句话说，可以向包括在与第一存储块BLK1的第一字线WL1相对应的页中的存储单元MC的电荷存储层CS供应电子。
NVM器件140可以以存储页为单位执行编程操作。
在操作S65中，NVM器件140可以执行编程验证操作。例如，NVM器件140可以通过对已经历编程操作的对应于第一字线WL1的页施加编程验证电压来验证存储单元是否已被正常地编程。当存储单元的阈值电压高于或等于编程验证电压时，NVM器件140可以确定存储单元已被正常地编程，并且纠正操作可以结束。
在示例实施例中，在对被选存储单元执行编程操作的同时，NVM器件140可以通过使得沟道相对于未选存储单元浮置并且对字线施加纠正电压Vco来同时地执行针对深度擦除单元的纠正操作。
在示例实施例中，NVM器件140可以基于其性能劣化指标周期性地执行纠正操作。性能劣化指标可以包括从NVM器件140的擦除计数、编程循环计数、在应用一次性编程之后的接通单元与关断单元之间的比率以及WAF中选择的至少一者。
图7是根据示例实施例的存储装置的操作方法的流程图700。详细地，图7是用于描述由图1中的NVM器件140对深度擦除单元执行的纠正操作的图。在以下描述中还参考图1至图4。
参考图7，针对深度擦除单元的纠正操作可以包括操作S71、S73、S75、S77和S79。
可以以存储块为单位执行针对深度擦除单元的纠正操作。
在操作S71中，NVM器件140可以根据控制器130的擦除命令CMD来执行擦除操作。例如，当NVM器件140执行擦除操作时，可以去除俘获在第一存储块BLK1的存储单元MC的电荷存储层CS中的电子。在重复的P/E循环期间，具有降低至阈值以下的阈值电压的深度擦除单元可能出现。
在操作S73中，控制器130可以识别NVM器件140的性能劣化指标。NVM器件140的性能劣化指标可以包括从NVM器件140的擦除计数、编程循环计数、在应用一次性编程之后的接通单元与关断单元之间的比率以及WAF当中选择的至少一者。
在操作S75中，控制器130可以确定NVM器件140的性能劣化指标是否大于或等于阈值。换句话说，控制器130可以基于存储在元数据缓冲器MBF中的元数据来确定NVM器件140是否满足纠正条件。例如，控制器130可以基于被存储在元数据缓冲器MBF中的每个存储块的擦除计数、编程循环计数等来确定NVM器件140是否满足纠正条件。
当性能劣化指标大于或等于阈值时，NVM器件140可以执行操作S77。
当性能劣化指标小于阈值时，NVM器件140可以执行操作S79。
在操作S77中，NVM器件140可以对深度擦除单元的阈值电压执行纠正操作。NVM器件140可以通过基于字线与沟道之间的沟道电位向电荷存储层CS供应电子来对深度擦除单元的阈值电压执行纠正操作。详细地，NVM器件140可以在串选择线SSL1至SSL3和接地选择线GSL1至GSL3被关断的状态下对第一存储块BLK1的所有NAND串NS11至NS33的所有存储单元MC施加纠正电压Vco。纠正电压Vco的电平可以等于编程电压Vpgm的电平，所述编程电压Vpgm在编程操作期间被施加到存储单元。
在操作S79中，NVM器件140可以执行擦除验证操作。NVM器件140可以通过对存储单元施加擦除验证电压来验证已经历纠正操作的存储单元中的数据是否被正常地擦除。当存储单元的阈值电压低于或等于擦除验证电压时，NVM器件140可以确定数据已被正常地擦除，并且纠正操作可以结束。
在示例实施例中，NVM器件140可以重复包括纠正操作的擦除操作，使得存储单元的阈值电压落在预定义范围内，或者可以按基于性能劣化指标确定的周期而周期性地执行纠正操作。
图8是根据示例实施例的存储装置的操作方法的流程图800。详细地，图8是用于描述由图1中的NVM器件140对深度擦除单元执行的纠正操作的图。在以下描述中还参考图1至图4。
参考图8，针对深度擦除单元的纠正操作可以包括操作S81、S83、S85、S87和S89。
可以以存储块为单位执行针对深度擦除单元的纠正操作。
在操作S81中，控制器130可以识别NVM器件140的性能劣化指标。NVM器件140的性能劣化指标可以包括从NVM器件140的擦除计数、编程循环计数、在应用一次性编程之后的接通单元与关断单元之间的比率以及WAF当中选择的至少一者。
在操作S83中，控制器130可以确定NVM器件140的性能劣化指标是否大于或等于阈值。换句话说，控制器130可以基于存储在元数据缓冲器MBF中的元数据来确定NVM器件140是否满足纠正条件。例如，控制器130可以基于被存储在元数据缓冲器MBF中的每个存储块的擦除计数、编程循环计数等来确定NVM器件140是否满足纠正条件。
当性能劣化指标大于或等于阈值时，NVM器件140可以执行操作S85。
当性能劣化指标小于阈值时，NVM器件140可以执行操作S87。
在操作S85中，NVM器件140可以对深度擦除单元的阈值电压执行纠正操作。NVM器件140可以通过基于字线与沟道之间的沟道电位向电荷存储层CS供应电子来对深度擦除单元的阈值电压执行纠正操作。详细地，NVM器件140可以在串选择线SSL1至SSL3和接地选择线GSL1至GSL3被关断的状态下对第一存储块BLK1的所有NAND串NS11至NS33的所有存储单元MC施加纠正电压Vco。纠正电压Vco的电平可以等于编程电压Vpgm的电平，所述编程电压Vpgm在编程操作期间被施加到存储单元。
在操作S87中，NVM器件140可以根据控制器130的编程命令CMD来执行编程操作。例如，当NVM器件140执行编程操作时，可以对包括在与第一存储块BLK1的第一字线WL1相对应的页中的存储单元MC施加编程电压Vpgm。换句话说，可以向包括在与第一存储块BLK1的第一字线WL1相对应的页中的存储单元MC的电荷存储层CS供应电子。
NVM器件140可以以存储页为单位执行编程操作。
在操作S89中，NVM器件140可以执行编程验证操作。例如，NVM器件140可以通过对已经历编程操作的对应于第一字线WL1的页施加编程验证电压来验证存储单元是否已被正常地编程。当存储单元的阈值电压高于或等于编程验证电压时，NVM器件140可以确定存储单元已被正常地编程，并且纠正操作可以结束。
在示例实施例中，NVM器件140可以重复包括纠正操作的编程操作，使得存储单元的阈值电压落在预定义范围内，或者可以按基于性能劣化指标确定的周期而周期性地执行纠正操作。
在示例实施例中，在对被选存储单元执行编程操作的同时，NVM器件140可以通过使得沟道相对于未选存储单元浮置并且对字线施加纠正电压Vco来同时地执行针对深度擦除单元的纠正操作。当同时地执行编程操作和纠正操作时，可以在不用向NVM器件140添加单独的配置的情况下高效地执行深度擦除单元的纠正。
图9是图示了根据示例实施例的NVM器件的编程操作的图。图10是图示了根据示例实施例的NVM器件的擦除操作的图。图11是图示了根据示例实施例的NVM器件的纠正操作的图。详细地，图9至图11是用于描述图1至图4中的NVM器件140的操作的图。为了以下描述而参考图1至图8。
参考图9，为了执行编程操作，NVM器件140可以对被选位线(以下，第一位线BL1被描述为被选位线)施加接地电压VSS并且对未选位线(以下，第二位线BL2和第三位线BL3被描述为未选位线)施加电源电压VDD。同时地，NVM器件140可以对被选字线(以下，第六字线WL6被描述为被选字线)施加编程电压Vpgm并且对未选字线(例如，第一字线WL1至第五字线WL5以及第七字线WL7和第八字线WL8)施加通过电压Vpass。NVM器件140可以以字线为单位或以物理页为单位施加编程电压Vpgm。
因此，位于被选位线(即第一位线BL1)与被选字线(即第六字线WL6)之间的交叉处的存储单元A可以被编程。电子可以被俘获并存储在存储单元A的电荷存储层CS中。当存储单元A是MLC时，可以使用增量步进脉冲编程(ISPP)对存储单元A进行编程，通过所述ISPP，通过逐步提高编程电压Vpgm的电平以准确地控制存储单元A的阈值电压分布来执行编程。
编程电压Vpgm的电平可以高于通过电压Vpass的电平。编程电压Vpgm和通过电压Vpass的电平可以高于电源电压VDD的电平。例如，编程电压Vpgm可以是15V，通过电压Vpass可以是10V，而电源电压VDD可以是3V。
在执行编程操作之后，NVM器件140可以执行擦除操作。通过执行擦除操作，此后可以对NVM器件140进行编程。编程操作和擦除操作可以形成P/E循环。在下文参考图10详细地描述擦除操作。
参考图10，为了执行擦除操作，NVM器件140可以使得所有位线(即第一位线BL1至第三位线BL3)浮置。同时地，NVM器件140可以对每个存储单元的大块(bulk)施加擦除电压并且对所有字线(即第一字线WL1至第八字线WL8)施加字线擦除电压Vew。
大块可以是指每个存储单元的阱区。
可以使用增量步进脉冲擦除(ISPE)来施加擦除电压。串选择线SSL和接地选择线GSL可以浮置。因此，在表面层S与第一字线WL1至第八字线WL8之间可能发生电压差，并且在存储单元MC(例如，第一字线WL1至第八字线WL8)中可能发生福勒-诺德海姆遂穿(Fowler-Nordheimtunneling)。因此，可以擦除俘获在存储单元A的电荷存储层CS中的电子。
可以以存储块为单位执行擦除操作。
擦除电压的电平可以高于字线擦除电压Vew的电平。字线擦除电压Vew的电平可以等于接地电压VSS的电平。例如，擦除电压可以是20V，而字线擦除电压Vew可以是0V。擦除电压的电平可以高于编程电压Vpgm的电平。
由于NVM器件140重复地执行P/E循环，NVM器件140可以满足以上已参考图7和图8描述的纠正条件。例如，NVM器件140的存储单元MC的保留特征可能已劣化，因为空穴已累积在存储单元MC的电荷存储层CS中。为了改善劣化的保留特征，可以重复地且持续地执行纠正操作。
参考图11详细地描述纠正操作。
参考图11，为了执行纠正操作，NVM器件140可以对被选位线(以下，第一位线BL1被描述为被选位线)施加接地电压VSS并且对未选位线(以下，第二位线BL2和第三位线BL3被描述为未选位线)施加电源电压VDD。同时地，NVM器件140可以对被选字线(以下，第六字线WL6被描述为被选字线)施加编程电压Vpgm并且对未选字线(例如，第一字线WL1至第五字线WL5以及第七字线WL7和第八字线WL8)施加纠正电压Vco。因此，可以对位于第一位线BL1与第六字线WL6之间的交叉处的存储单元A以外的其他存储单元当中的深度擦除单元进行软编程。可以与编程操作同时地或者在编程操作或擦除操作之前或之后执行针对除存储单元A以外的其他存储单元当中的深度擦除单元的纠正操作。
在执行纠正操作时，可以对存储块的深度擦除单元进行软编程。换句话说，电子可以被提供给深度擦除单元的电荷存储层CS并且与累积在电荷存储层CS中的空穴复合，从而被擦除。因为累积在存储单元中的空穴通过纠正操作被去除，所以可以改善横向电荷迁移，并且可以提高深度擦除单元的阈值电压。因此，可以增强保留特征。
此后，可以重复P/E循环。在示例实施例中，作为P/E循环的一部分可以周期性地执行针对深度擦除单元的纠正操作。此时，可以基于存储单元的性能劣化指标来设置纠正操作的周期。
在一些示例实施例中，当满足已在上面参考图7和图8描述的纠正条件(例如，存储单元的性能劣化指标)时，可以在P/E循环中选择性地执行针对深度擦除单元的纠正操作。因此，只有当存储单元劣化时，才可以选择性地执行针对深度擦除单元的纠正操作。
图12是图示了根据示例实施例的NVM器件的结构的横截面视图。详细地，图12是用于描述图1和图2中的NVM器件140的结构的图。在以下描述中还参考图1和图2。
参考图12，NVM器件4000可以包括外围电路区域PERI和单元区域CELL。外围电路区域PERI和单元区域CELL中的每一者可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
NVM器件4000可以具有芯片到芯片(C2C)结构。在C2C结构中，包括单元区域CELL的上芯片可以形成在第一晶片上，包括外围电路区域PERI的下芯片可以形成在与第一晶片不同的第二晶片上，并且上芯片可以使用接合方法连接到下芯片。例如，接合方法可以包括将形成在上芯片的最上金属层中的接合金属电连接到形成在下芯片的最上金属层中的接合金属的方法。例如，当接合金属包括铜(Cu)时，接合方法可以包括Cu-Cu接合方法。在一些实施例中，接合金属可以包括铝(Al)或钨(W)。
外围电路区域PERI可以包括第一衬底4110、层间绝缘层4115、形成在第一衬底4110中的多个电路器件4120a、4120b和4120c、分别连接到电路器件4120a、4120b和4120c的第一金属层4130a、4130b和4130c、以及分别形成在第一金属层4130a、4130b和4130c上的第二金属层4140a、4140b和4140c。在示例实施例中，第一金属层4130a、4130b和4130c可以包括具有相对高的电阻率的钨，而第二金属层4140a、4140b和4140c可以包括具有相对低的电阻率的铜。
在图12中图示了仅第一金属层4130a、4130b和4130c以及第二金属层4140a、4140b和4140c，但是，例如，可以在第二金属层4140a、4140b和4140c上进一步形成至少一个金属层。第二金属层4140a、4140b和4140c上的至少一个金属层的至少一部分可以包括铝，铝与包括在第二金属层4140a、4140b和4140c中的铜相比具有较低的电阻率。
层间绝缘层4115可以布置在第一衬底4110上以覆盖电路器件4120a、4120b和4120c、第一金属层4130a、4130b和4130c、以及第二金属层4140a、4140b和4140c，并且可以包括诸如氧化硅或氮化硅的绝缘材料。
可以在字线接合区域WLBA中的第二金属层4140b上形成下接合金属4171b和4172b。在字线接合区域WLBA中，外围电路区域PERI的下接合金属4171b和4172b可以使用接合方法来电连接到单元区域CELL的上接合金属4271b和4272b。下接合金属4171b和4172b以及上接合金属4271b和4272b可以包括铝、铜或钨。
单元区域CELL可以提供至少一个存储块。单元区域CELL可以包括第二衬底4210和公共源极线4220。字线4231至4238(由4230共同地表示)可以沿与第二衬底4210的顶表面垂直的方向(即，Z轴方向)堆叠在第二衬底4210上。串选择线可以布置在字线4230上方并且接地选择线可以布置在字线4230下方。字线4230可以布置在串选择线与接地选择线之间。
在位线接合区域BLBA中，沟道结构CHS可以在与第二衬底4210的顶表面垂直的方向(Z轴方向)上延伸并且穿过字线4230、串选择线和接地选择线。沟道结构CH可以包括数据存储层、沟道层和掩埋绝缘层。沟道层可以电连接到第一金属层4250c和第二金属层4260c。例如，第一金属层4250c可以对应于位线接触，而第二金属层4260c可以对应于位线并且在下文可以被称为位线4260c。位线4260c可以在与第二衬底4210的顶表面平行的方向(即，Y轴方向)上延伸。
可以将其中布置有沟道结构CHS和位线4260c的区域定义为位线接合区域BLBA。位线4260c可以电连接到电路器件4120c，这些电路器件4120c形成页缓冲器4293。例如，位线4260c可以连接到位线接合区域BLBA中的上接合金属44171c和44172c，并且上接合金属44171c和44172c可以连接到与页缓冲器4293的电路器件4120c相连接的下接合金属4171c和4172c。页缓冲器4293可以对应于图2中的页缓冲器144。
在字线接合区域WLBA中，字线4230可以与第一方向(例如，Y轴方向)垂直并且在与第二衬底4210的顶表面平行的第二方向(例如，X轴方向)上延伸，而且可以连接到多个单元接触插塞4241至4247(由4240共同地表示)。字线4230可以通过焊盘连接到单元接触插塞4240，所述焊盘由在第二方向(例如，X轴方向)上以不同长度延伸的至少一些字线4230提供。第一金属层4250b和第二金属层4260b可以顺序地堆叠在连接到字线4230的每一个单元接触插塞4240上。字线接合区域WLBA中的单元接触插塞4240可以通过单元区域CELL的上接合金属4271b和4272b以及外围电路区域PERI的下接合金属4171b和4172b连接到外围电路区域PERI。
单元接触插塞4240可以电连接到电路器件4120b，这些电路器件4120b形成行译码器4294。电路器件4120b的工作电压可以与形成页缓冲器4293的电路器件4120c的工作电压不同。例如，电路器件4120b的工作电压可以小于电路器件4120c的工作电压。行译码器4294可以对应于图2中的行译码器142。
可以在外部焊盘接合区域PA中布置公共源极线接触插塞4280。公共源极线接触插塞4280可以包括导电材料(例如，金属、金属化合物或多晶硅)并且可以电连接到公共源极线4220。第一金属层4250a和第二金属层4260a可以顺序地堆叠在公共源极线接触插塞4280上。可以将其中布置有公共源极线接触插塞4280、第一金属层4250a和第二金属层4260a的区域定义为外部焊盘接合区域PA。
外部焊盘接合区域PA可以包括第一I/O焊盘4105和第二I/O焊盘4205。可以在第一衬底4110下方形成覆盖第一衬底4110的底表面的下绝缘膜4101，并且第一I/O焊盘4105可以形成在下绝缘膜4101上。第一I/O焊盘4105可以通过第一I/O接触插塞4103连接到外围电路区域PERI的电路器件4120a、4120b和4120c中的至少一者并且可以通过下绝缘膜4101与第一衬底4110隔离。可以在第一I/O接触插塞4103与第一衬底4110之间布置侧绝缘膜以使第一I/O接触插塞4103与第一衬底4110电隔离。
可以在第二衬底4210上方形成覆盖第二衬底4210的顶表面的上绝缘膜4201，并且第二I/O焊盘4205可以布置在上绝缘膜4201上。第二I/O焊盘4205可以通过第二I/O接触插塞4203连接到外围电路区域PERI的电路器件4120a、4120b和4120c中的至少一者。在示例实施例中，第二I/O焊盘4205可以电连接到电路器件4120a。
第二衬底4210和公共源极线4220可以不布置在其中布置有第二I/O接触插塞4203的区域中。第二I/O焊盘4205可以在第三方向(例如，Z轴方向)上与字线4230不重叠。第二I/O接触插塞4203可以在与第二衬底4210的顶表面平行的方向上与第二衬底4210分开并且可以穿过单元区域CELL的层间绝缘层315以连接到第二I/O焊盘4205。
根据示例实施例，可以选择性地形成第一I/O焊盘4105和第二I/O焊盘4205。例如，NVM器件4000可以包括仅第一衬底4110上的第一I/O焊盘4105或仅第二衬底4210上的第二I/O焊盘4205。或者，NVM器件4000可以包括第一I/O焊盘4105和第二I/O焊盘4205二者。
在单元区域CELL和外围电路区域PERI中的每一者的外部焊盘接合区域PA中可以提供最上金属层的金属图案作为虚设图案，或者最上金属层可以为空。
与单元区域CELL的最上金属层中的上金属图案4272a对应，可以由NVM器件140在外部焊盘接合区域PA中的外围电路区域PERI的最上金属层中形成具有与上金属图案4272a相同的形状的下金属图案4173a。外围电路区域PERI的最上金属层中的下金属图案4173a可以不连接到外围电路区域PERI中的单独的接触。类似地，与外部焊盘接合区域PA中的外围电路区域PERI的最上金属层中的下金属图案4173a对应，可以在单元区域CELL的最上金属层中形成具有与外围电路区域PERI的下金属图案4173a相同的形状的上金属图案4272a。
下接合金属4171b和4172b可以形成在字线接合区域WLBA中的第二金属层4140b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属4171b和4172b可以使用接合方法来电连接到单元区域CELL的上接合金属4271b和4272b。
与形成在外围电路区域PERI的最上金属层中的下金属图案4152对应，在位线接合区域BLBA中，可以在单元区域CELL的最上金属层上形成具有与下金属图案4152相同的形状的上金属图案4292。可以不在单元区域CELL的最上金属层中的上金属图案4292上形成接触。
图13是根据示例实施例的计算系统的框图。
参考图13，计算系统200可以包括存储器系统210、处理器220、RAM230、I/O装置240和电源250。
尽管在图11中未示出，但是计算系统200还可以包括端口，这些端口可以与视频卡、声卡、存储卡或USB装置通信或者可以与其他电子装置通信。
计算系统200可以是或者包括PC或诸如笔记本计算机、蜂窝电话、PDA或相机的便携式电子装置。
处理器220可以执行特定计算或任务。根据示例实施例，处理器220可以包括微处理器或CPU。
处理器220可以通过诸如地址总线、控制总线或数据总线的总线260来与RAM 230、I/O装置240和存储器系统210通信。根据示例实施例，处理器220还可以连接到诸如PCI总线的扩展总线。
存储器系统210可以通过总线260来与处理器220、RAM 230和I/O装置240通信。
应处理器220的请求，存储器系统210可以存储接收到的数据或者将存储在其中的数据提供给处理器220、RAM 230或I/O装置240。
存储器系统210可以对应于图1的存储器系统100。存储器系统210可以包括存储器211和存储器控制器212。存储器211可以对应于已参考图2至图11描述的NVM器件140。存储器系统210可以包括已参考图2至图11描述的NVM器件140。
存储器211可以基于存储器控制器212的控制根据以上参考图5至图11描述的操作方法来工作。例如，存储器211可以在P/E循环中周期性地且重复地执行纠正操作。在另一实施例中，只有当满足纠正条件时，存储器211才可以选择性地执行针对深度擦除单元的纠正操作。可以持续地执行多个纠正操作。存储器控制器212可以确定是否满足纠正条件并且可以基于确定结果来控制纠正操作。在存储器211执行纠正操作时，可以提高由横向电荷迁移引起的深度擦除单元的阈值电压，并且可以提供具有提高的可靠性的存储器系统210。
RAM 230可以存储计算系统200的操作所必需的数据。例如，RAM230可以包括DRAM、SRAM、PRAM、铁电RAM(FRAM)、RRAM和/或MRAM。
I/O装置240可以包括诸如键盘、键区或鼠标的输入单元，以及诸如打印机或显示器的输出单元。
电源250可以提供计算系统200的操作所必需的工作电压。
图14是根据示例实施例的SSD系统的框图。
参考图14，SSD系统300包括主机310和SSD 320。
SSD 320可以通过信号连接器来与主机310交换信号SGL，并且可以通过电源连接器来接收电源PWR。
SSD 320可以包括SSD控制器321、辅助电源322以及多个存储器件323、324和325。
存储器件323、324和325可以包括垂直NAND闪存器件。存储器件323、324和325中的至少一者可以包括参考图2至图4描述的NVM器件140。换句话说，存储器件323、324和325中的至少一者可以通过使用根据参考图5至图11描述的实施例的操作方法基于SSD控制器321的控制来针对深度擦除单元执行纠正操作。因此，可以改善存储器件323、324和325当中的针对深度擦除单元执行纠正操作的存储器件的保留特征，并且可以提供具有提高的可靠性的SSD系统300。
通过总结和回顾，随着NAND闪存器件的集成密度增加，其可靠性可能降低。在NAND闪存器件的可靠性的指标当中，保留特征是指示NAND闪存器件能够在存储数据之后保留数据多长时间而不丢失的重要指标。因此，具有改善的保留特征的半导体器件是期望的。
如上所述，实施例涉及一种半导体器件及其操作方法，并且更具体地，涉及一种执行深度擦除单元的阈值电压的纠正的半导体器件以及一种半导体器件的操作方法。
实施例可以提供一种用于通过执行深度擦除单元的阈值电压的纠正来改善保留特征的半导体器件。
实施例可以提供一种通过执行深度擦除单元的阈值电压的纠正来改善保留特征的半导体器件的操作方法。
本文已公开了示例实施例，并且尽管采用了特定术语，但是仅将在通用和描述性意义上而不出于限制的目的使用并解释它们。在一些实例中，除非另外具体地指示，否则如在本申请提交时将对本领域的普通技术人员而言清楚的是，关于特定实施例描述的特征、特性和/或元件可以被单独使用或者与关于其他实施例描述的特征、特性和/或元件相结合地使用。因此，本领域的技术人员将理解的是，在不脱离所附权利要求中所阐述的本发明的精神和范围的情况下，可以做出形式和细节上的各种改变。

Claims (20)

1.一种非易失性存储器件，所述非易失性存储器件包括：
存储器，所述存储器包括多个块；以及
控制器，所述控制器被配置为：对所述存储器的至少一个块执行擦除操作，对所述至少一个块的多个单元当中的深度擦除单元的阈值电压执行纠正操作，以及，通过识别所述多个单元的阈值电压是否落在预定义范围内来执行擦除验证操作。
2.根据权利要求1所述的非易失性存储器件，其中所述控制器还被配置为，在所述纠正操作中，通过关断所述至少一个块的串选择线和接地选择线来使得所述至少一个块的沟道浮置，以及对所述至少一个块的字线施加纠正电压。
3.根据权利要求2所述的非易失性存储器件，其中所述纠正电压的电平等于编程电压的电平，所述编程电压在所述至少一个块执行编程操作时被施加到所述至少一个块。
4.根据权利要求1所述的非易失性存储器件，其中所述控制器还被配置为，当所述多个单元的所述阈值电压在所述擦除验证操作中未落在所述预定义范围内时，对所述至少一个块重复地执行所述纠正操作，直到所述多个单元的所述阈值电压落在所述预定义范围内。
5.根据权利要求1所述的非易失性存储器件，其中所述控制器还被配置为：基于所述至少一个块的性能劣化指标来确定执行所述纠正操作的周期，并且按所确定的周期，周期性地对所述深度擦除单元的所述阈值电压执行所述纠正操作。
6.根据权利要求5所述的非易失性存储器件，其中所述性能劣化指标包括所述至少一个块的擦除计数、编程循环计数、在应用一次性编程之后的接通单元与关断单元之间的比率以及写入放大因数中的至少一者。
7.根据权利要求1所述的非易失性存储器件，其中所述控制器还被配置为在所述非易失性存储器件中以块为单位执行所述纠正操作。
8.一种半导体器件，所述半导体器件包括：
存储器件；以及
控制器，所述控制器被配置为：作为编程操作之前的操作，对深度擦除单元的阈值电压执行纠正操作；对已经历所述纠正操作的所述存储器件的多个单元执行所述编程操作；以及通过识别所述多个单元的阈值电压是否落在预定义范围内来执行编程验证操作。
9.根据权利要求8所述的半导体器件，其中所述控制器还被配置为，在所述纠正操作中，通过关断所述存储器件的串选择线和接地选择线来使得所述存储器件的沟道浮置并且对所述存储器件施加纠正电压。
10.根据权利要求9所述的半导体器件，其中，所述纠正电压用于对所述深度擦除单元进行软编程，并且，所述纠正电压的电平等于在所述存储器件的所述编程操作期间对所述存储器件施加的编程电压的电平。
11.根据权利要求8所述的半导体器件，其中所述控制器还被配置为，当在所述编程验证操作中所述存储器件的所述多个单元的所述阈值电压未落在所述预定义范围内时，对所述存储器件重复地执行所述纠正操作，直到所述多个单元的所述阈值电压落在所述预定义范围内。
12.根据权利要求8所述的半导体器件，其中所述控制器还被配置为：基于所述存储器件的性能劣化指标来确定执行所述纠正操作的周期，并且按所确定的周期，周期性地对所述深度擦除单元的所述阈值电压执行所述纠正操作。
13.根据权利要求12所述的半导体器件，其中所述存储器件的所述性能劣化指标包括所述存储器件的擦除计数、编程循环计数、在应用一次性编程之后的接通单元与关断单元之间的比率以及写入放大因数中的至少一者。
14.根据权利要求8所述的半导体器件，其中所述控制器还被配置为在所述存储器件中以块为单位执行所述纠正操作。
15.一种包括存储器件的半导体器件的操作方法，所述操作方法包括：
对所述存储器件执行擦除操作；
识别所述存储器件的性能劣化指标；以及
当所述性能劣化指标大于或等于阈值时，对深度擦除单元的阈值电压执行纠正操作。
16.根据权利要求15所述的操作方法，其中：
执行所述纠正操作包括：
通过关断所述存储器件的串选择线和接地选择线来使得所述存储器件的沟道浮置；以及
对所述存储器件施加纠正电压，以及
在所述存储器件中以块为单位执行所述纠正操作。
17.根据权利要求16所述的操作方法，其中，所述纠正电压用于对所述深度擦除单元进行软编程，并且所述纠正电压的电平等于在所述存储器件的编程操作期间对所述存储器件施加的编程电压的电平。
18.根据权利要求15所述的操作方法，其中所述存储器件的所述性能劣化指标包括所述存储器件的擦除计数、编程循环计数、在应用一次性编程之后的接通单元与关断单元之间的比率以及写入放大因数中的至少一者。
19.根据权利要求15所述的操作方法，所述操作方法还包括：
通过识别所述存储器件的多个单元的阈值电压是否落在预定义范围内来执行擦除验证操作；以及
当所述存储器件的所述多个单元的所述阈值电压未落在所述预定义范围内时，对所述存储器件重复地执行所述纠正操作，直到所述存储器件的所述多个单元的所述阈值电压落在所述预定义范围内。
20.根据权利要求15所述的操作方法，所述操作方法还包括：
基于所述存储器件的所述性能劣化指标来确定执行所述纠正操作的周期；以及
按所确定的周期，周期性地对所述深度擦除单元的所述阈值电压执行所述纠正操作。
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