[go: up one dir, main page]

KR960012026A - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

Info

Publication number
KR960012026A
KR960012026A KR1019940024562A KR19940024562A KR960012026A KR 960012026 A KR960012026 A KR 960012026A KR 1019940024562 A KR1019940024562 A KR 1019940024562A KR 19940024562 A KR19940024562 A KR 19940024562A KR 960012026 A KR960012026 A KR 960012026A
Authority
KR
South Korea
Prior art keywords
serial
memory cell
write
selecting
swp
Prior art date
Application number
KR1019940024562A
Other languages
English (en)
Other versions
KR0139875B1 (ko
Inventor
사토시 야마노
Original Assignee
사토 후미오
가부시키가이샤 도시바
오카모토 세이시
도시바 마이크로일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사토 후미오, 가부시키가이샤 도시바, 오카모토 세이시, 도시바 마이크로일렉트로닉스 가부시키가이샤 filed Critical 사토 후미오
Publication of KR960012026A publication Critical patent/KR960012026A/ko
Application granted granted Critical
Publication of KR0139875B1 publication Critical patent/KR0139875B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 시리얼 포인터의 각 비트 요소간을 균일한 배선으로 실현함과 더불어 비동기로 고속의 기입/독출동작을 가능하게 한 반도체 기억장치를 제공하는 것을 목적으로 한다.
이를 위해 본 발명은, 매트릭스 형상으로 복수개 배치되어 디지탈정보를 보존유지하는 p분할(p=2)된 메모리 셀 어레이(MCA1 및 MCA2)와, 메모리 셀 어레이(MCA1 및 MCA2)의 워드선을 메모리 셀 어레이마다 독립해서 선택하는 로우 디코더(RD), 메모리 셀 어레이(MCA1 및 MCA2)로의 입력데이터를 보존유지하는 기입레지스터(WR1 및 WR2), 기입레지스터(WR1 및 WR2)를 시리얼로 선택해 가는 시리얼기입포인터(SWP)를 갖추어 구성되고, 시리얼기입포인터(SWP)에 있어서의 시프트동작의 방향은 제i의 기입레지스터(WR; i=1~p)를 선택하는 비트 범위내에서 서로 이웃하는 비트의 시프트 방향이 상반되는 것을 특징으로 하는 반도체 기억장치를 제공한다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 원리설명도로서, 제1도(a)는 구성도, 제1도(b)는 시리얼 포인터의 동작설명도이다.
제2도는 본 발명의 제1실시예에 관한 반도체 기억장치의 구성도이다.

Claims (4)

  1. 매트릭스형상으로 복수개 배치되어 디지탈정보를 보존유지하는 p분할(p는 임의의 정(正)의 정수)된 제1로부터 제p의 메모리 셀 어레이 (MCA1~MCA4)와 상기 1로부터 제p의 메모리 셀 어레이 워드선을 메모리 셀 어레이마다 독립해서 선택하는 로우 디코더(RD, RD2), 상기 제1로부터 제p의 메모리 셀 어레이로의 입력데이터를 보존유지하는 제1로부터 제p의 기입레지스터(WR1~WR4) 상기 제1로부터 제p의 기입레지스터를 시리얼로 선택해 가는 시리얼기입포인터(SWP, SWP1~SWP4, SWP')를 갖추고, 상기 시리얼기입포인터에 있어서의 시프트동작의 방향은 제 i의 기입레지스터(i=1~p)를 선택하는 비트 범위내에서 서로 이웃하는 비트의 시프트방향이 상반되는 것을 특징으로 하는 반도체 기억장치.
  2. 매트릭스형상으로 복수개 배치되어 디지탈정보를 보존유지하는 p분할 (p는 임의의 정(正)의 정수)된 제1로부터 제 p의 메모리 셀 어레이(MCA1~MCA4)와, 상기 제1로부터 제 p의 메모리 셀 어레이의 워드선을 메모리 셀 어레이마다 독립해서 선택하는 로우 디코더(RD,RD2), 상기 제1로부터 제 p의 메모리 셀 어레이로의 출력데이타를 보존유지하는 제1로부터 제p의 독출레지스터(RR1~RR4), 상기 제1로부터 제p의 독출레지터를 시리얼로 선택해 가는 시리얼독출포인터(SRP, SRP1~SRP4, SRP')를 갖추고, 상기 시리얼독출포인터에 있어서의 시프트동작의 방향은 제 i의 독출레지스터(i=1~p)를 선택하는 비트 범위내에서 서로 이웃하는 비트의 시프트방향이 상반되는 것을 특징으로 하는 반도체 기억장치
  3. 제1항에 있어서, 상기 시리얼기입포인터(SWP, SWP1~SWP4,SWP')에 있어서의 시프트동작의 개시점은 임의로 설정가능한 것을 특징으로 하는 반도체 기억장치
  4. 제2항에 있어서, 상기 시리얼 독출포인터(SRP, SRP1~SRP4, SRP')에 있어서의 시프트동작의 개시점은 임의로 설정가능한 것을 특징으로 하는 반도체 기억장치
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940024562A 1993-09-29 1994-09-28 반도체 기억장치 KR0139875B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP5243206A JPH0798979A (ja) 1993-09-29 1993-09-29 半導体記憶装置
JP93-243206 1993-09-29

Publications (2)

Publication Number Publication Date
KR960012026A true KR960012026A (ko) 1996-04-20
KR0139875B1 KR0139875B1 (ko) 1998-08-17

Family

ID=17100415

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940024562A KR0139875B1 (ko) 1993-09-29 1994-09-28 반도체 기억장치

Country Status (4)

Country Link
US (2) US5469400A (ko)
EP (1) EP0645696A1 (ko)
JP (1) JPH0798979A (ko)
KR (1) KR0139875B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990076119A (ko) * 1998-03-27 1999-10-15 윤종용 배기가스 처리장치
KR100470802B1 (ko) * 2001-07-27 2005-03-08 샤프 가부시키가이샤 비휘발성 반도체 기억장치 및 그 기억내용의 삭제방법

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5633830A (en) * 1995-11-08 1997-05-27 Altera Corporation Random access memory block circuitry for programmable logic array integrated circuit devices
IT1266450B1 (it) * 1993-12-07 1996-12-30 Texas Instruments Italia Spa Mini-memoria cache per memorie di campo.
JP3435205B2 (ja) * 1994-03-16 2003-08-11 株式会社東芝 半導体記憶装置
US5802540A (en) * 1995-11-08 1998-09-01 Altera Corporation Programming and verification address generation for random access memory blocks in programmable logic array integrated circuit devices
JP3577119B2 (ja) * 1994-11-01 2004-10-13 株式会社ルネサステクノロジ 半導体記憶装置
JP3445451B2 (ja) * 1996-10-24 2003-09-08 高砂香料工業株式会社 光学活性ジホスフィン配位子の製造方法
US6128215A (en) 1997-08-19 2000-10-03 Altera Corporation Static random access memory circuits
US6072332A (en) * 1997-10-14 2000-06-06 Altera Corporation Variable depth memories for programmable logic devices
JP2000011640A (ja) * 1998-06-23 2000-01-14 Nec Corp 半導体記憶装置
DE60130039T2 (de) * 2000-06-09 2008-05-15 The Trustees Of Columbia University In The City Of New York Fifo-schaltungen mit geringer latenz für gemischte asynchrone und synchrone systeme
US20040128413A1 (en) * 2001-06-08 2004-07-01 Tiberiu Chelcea Low latency fifo circuits for mixed asynchronous and synchronous systems
JP2004192694A (ja) * 2002-12-10 2004-07-08 Renesas Technology Corp 半導体記憶装置
US7111110B1 (en) 2002-12-10 2006-09-19 Altera Corporation Versatile RAM for programmable logic device
TWI286764B (en) * 2005-01-20 2007-09-11 Himax Tech Ltd Memory architecture of display device and memory writing method for the same
EP1864492A1 (en) * 2005-03-21 2007-12-12 Koninklijke Philips Electronics N.V. Processing a data array with a meandering scanning order using a circular buffer memory
US10269420B2 (en) 2016-12-13 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory with symmetric read current profile and read method thereof
DE102017114986B4 (de) 2016-12-13 2021-07-29 Taiwan Semiconductor Manufacturing Co. Ltd. Speicher mit symmetrischem Lesestromprofil und diesbezügliches Leseverfahren
JP2019053796A (ja) * 2017-09-14 2019-04-04 東芝メモリ株式会社 半導体記憶装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61110459A (ja) * 1984-11-02 1986-05-28 Nippon Telegr & Teleph Corp <Ntt> 半導体メモリ
JP2577926B2 (ja) * 1987-02-20 1997-02-05 日本テキサス・インスツルメンツ株式会社 画像データの書き込み及び読み出し方法
US4875196A (en) * 1987-09-08 1989-10-17 Sharp Microelectronic Technology, Inc. Method of operating data buffer apparatus
US4901076A (en) * 1987-10-29 1990-02-13 International Business Machines Corporation Circuit for converting between serial and parallel data streams by high speed addressing
DE69114345T2 (de) * 1990-03-28 1996-05-23 Nippon Electric Co Halbleiterspeichereinrichtung.
JP2999869B2 (ja) * 1991-11-15 2000-01-17 沖電気工業株式会社 メモリアクセス方式

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990076119A (ko) * 1998-03-27 1999-10-15 윤종용 배기가스 처리장치
KR100470802B1 (ko) * 2001-07-27 2005-03-08 샤프 가부시키가이샤 비휘발성 반도체 기억장치 및 그 기억내용의 삭제방법

Also Published As

Publication number Publication date
JPH0798979A (ja) 1995-04-11
US5561633A (en) 1996-10-01
KR0139875B1 (ko) 1998-08-17
US5469400A (en) 1995-11-21
EP0645696A1 (en) 1995-03-29

Similar Documents

Publication Publication Date Title
KR960012026A (ko) 반도체 기억장치
KR920013446A (ko) 블럭라이트 기능을 구비하는 반도체기억장치
KR860003608A (ko) 직렬데이타 입력회로 및 직렬데이타 출력회로를 갖춘 반도체 메모리 장치
KR900005451A (ko) 반도체메모리장치
KR960025786A (ko) 불휘발성 반도체 메모리
KR910010516A (ko) 반도체 메모리장치
KR950027625A (ko) 화상 데이타의 고속 리라이트가 가능한 반도체 집적회로 장치와 그것을 이용한 화상 데이타 처리시스템
KR910003515A (ko) 단순화된 동기적 메시 프로세서
KR960012002A (ko) 반도체 메모리와 그 사용방법, 컬럼 디코더 및 화상 프로세서
TW331028B (en) Semiconductor memory device
KR950009711A (ko) 동기형 다이나믹 랜덤 억세스 메모리
DE69421429D1 (de) Halbleiterspeicher mit eingebautem parallelen Bitprüfmodus
KR20040003209A (ko) 반도체 메모리 장치의 패드 및 주변 회로 레이아웃
US11699468B2 (en) Memory device, semiconductor system, and data processing system
US5121354A (en) Random access memory with access on bit boundaries
KR930011242A (ko) 스태틱형 메모리
KR920009666B1 (ko) 교차식 메모리 구조 장치
KR930006722A (ko) 반도체 기억장치 및 그 출력제어 방법
KR930007185B1 (ko) 레지스터뱅크회로
KR100571435B1 (ko) 메모리 디바이스 및 그 어드레스 지정 방법
KR920005164A (ko) 반도체 기억장치의 테스트 회로
KR950025568A (ko) 패러렐·시리얼 변환 장치 및 이것을 이용한 선형 변환 장치
KR100652415B1 (ko) 1 로우 액티베이션 구조 또는 2 로우 액티베이션 구조를선택할 수 있는 반도체 메모리 장치 및 2 로우 액티베이션방법
KR960042751A (ko) 시리얼 액세스 메모리 장치
JP2002093175A5 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19940928

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19940928

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19971230

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19980306

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19980306

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20010226

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20020228

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20030228

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20030228

Start annual number: 6

End annual number: 6

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20050111