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KR100571435B1 - 메모리 디바이스 및 그 어드레스 지정 방법 - Google Patents

메모리 디바이스 및 그 어드레스 지정 방법 Download PDF

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KR100571435B1
KR100571435B1 KR1019980055972A KR19980055972A KR100571435B1 KR 100571435 B1 KR100571435 B1 KR 100571435B1 KR 1019980055972 A KR1019980055972 A KR 1019980055972A KR 19980055972 A KR19980055972 A KR 19980055972A KR 100571435 B1 KR100571435 B1 KR 100571435B1
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지멘스 악티엔게젤샤프트
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Abstract

복수 개의 유닛에 배열된 복수 개의 메모리 셀을 갖는 메모리 어레이를 포함하는 전자 메모리 디바이스가 개시되었다. 각각의 유닛은 짝수 주소 지정된 메모리 셀을 포함하는 제 1 부분과 홀수 주소 지정된 메모리 셀을 포함하는 제 2 부분으로 분할된다. 열 디코더 및 행 디코더는 다수의 복수 개 메모리 셀을 선택하기 위한 메모리 어레이에 연결된다. 센스 증폭기는 선택된 메모리 셀로부터 판독 및 기록 동작을 수행하기 위해 메모리 어레이에 연결되다. 주소 라인은 상기 짝수 및 홀수 주소 지정된 메모리 셀의 스플릿을 응용하기 위한 스플릿이다.

Description

메모리 디바이스 및 그 어드레스 지정 방법{SYNCHRONOUS DYNAMIC RANDOM ACCESS MEMORY ARCHITECTURE FOR SEQUENTIAL BURST MODE}
본 발명은 일반적으로 전자 메모리 디바이스에 관한 것으로 더욱 상세히는 메모리의 사이즈를 실질적으로 증대시키지 않고 버스트 모드에서 동작하기 위한 개선된 구조를 갖는 동기식 동적 임의 접근 메모리에 관한 것이다.
동적 임의접근 메모리(DRAM)는 디지털식으로 인코딩된 대량의 정보를 저장하기 위해 다양한 전자 시스템에 이용된다. DRAM의 속도는 더욱 중요한 것이 되어왔는데 이는 이들 디바이스를 이용하는 전자 시스템이 더욱 증가된 속도로 동작하기 때문이다. 이것은 DRAM 디바이스가 판독 및 기록 기능을 위해 더욱 고속의 액세스 시간을 가질 것을 필요로 한다.
이들 디바이스의 성능을 증대시키기 위해 여러 기술이 개발되어 왔다. 이러한 기술 중의 하나는 발명의 명칭이 SCHEME FOR ELIMINATING PAGE BOUNDARY LIMITTATION ON INITIAL ACCESS OF A SERIAL CONTIGUOUS ACCESS MEMORY이고 1994년 2월 8일 특허허여된 미국 특허 제 5,285,421호에 개시된 프리-페칭으로서 공지된 기술이다. "프리-페칭(pre-fetching)" 기술은 일반적으로 동기식 동적 임의접근 메모리(SDRAM)로 알려진 DRAM 유형의 특정 유형에서 사용된다. 이러한 유형의 디바이스에선, 흔히 인접 위치된 연속적인 메모리 어드레스가 액세스된다.
"프리-페칭" 기술은 특정 어드레스에 대응하는 데이터 외에, 추가의 데이터를 레지스터에 래칭시킴으로써 순차적 액세스 패턴의 이점을 취한다. 추가의 데이터는 특정 어드레스에 인접하여 위치된다. 레지스터에 페칭된 추가의 데이터를 저장함으로써, 후속하는 데이터는 초기 액세스 시간 보다 짧은 레지스터를 판독하는 데 필요한 시간으로 이용할 수 있다. 따라서, 다수의 순차 액세스를 위한 전체시간은 상당히 감소된다.
또다른 공지된 기술 중의 하나는 발명의 명칭이 BURST MODE DRAM이고 Margulis에게 1995년 2월 21일 특허허여된 미국 특허 제 5,392,239호에 개시된 버스트-모드 기술이다. 이 기술은 연속적인 데이터 그룹을 고속으로 판독하거나 기록되어야 할 커다란 데이터 블록을 포함한다. 연속적인 어드레스의 사용은 어드레스지정 방법이 단순화될 수 있으므로 DRAM 성능을 증대시킨다. 이 기술은 단지 특정되어야 할 단일한 초기 어드레스만을 필요로 하며 여기서 추가의 어드레스는 초기 어드레스를 증가(increment)시킴으로써 발생될 수 있다. 따라서, 더 이상 모든 데이터 워드를 갖는 전체 어드레스를 전송할 필요가 없다. Margulis는 버스트 모드검출기, 카운터 및 버퍼를 이용하여 버스트 모드 기술을 구현한다.
SDRAM 디바이스 및 기타 유형의 메모리 디바이스는 더욱 고속의 액세스 시간을 필요로 한다. 예를 들어, 256M SDRAM의 클록 주파수는 200MHz와 250MHz 사이인 것으로 예상된다. 이러한 디바이스를 실현하기 위해, 2 비트 프리-페치가 일반적으로 필요로 된다. 이들 클록 속도는 데이터가, 클록 사이클(4-5ns)당 한 데이터 전송이 있는, 버스트 모드 기술을 이용하는 디바이스로부터 그리고 이 디바이스로 전송될 것을 필요로 한다. 클록 사이클의 수 또는 버스트 길이는 일반적으로 SDRAM모드 레지스터에 의해 결정된다.
SDRAM 디바이스에서, 마찬가지로 SDRAM 모드 레지스터에 의해 결정되는 두 개의 상이한 버스트 유형이 있다. 한 버스트 유형은 순차(sequential) 모드이고, 다른 유형은 인터리빙(interleaved) 모드이다. 도 1은 버스트 길이 4를 갖는 두 개의 상이한 버스트 유형을 나타내는 테이블이다. 도시된 바와 같이, 버스트 유형은 데이터가 시작 어드레스에 좌우되어 액세스되는 순서를 결정한다. 순차 모드에서 데이터는 연속적인 어드레스로 액세스되는 반면에, 인터리빙 모드에선 단지 상위 또는 하위 어드레스만이 먼저 액세스된다.
256M 칩과 같은 대형 SDRAM 디바이스에서 버스트 유형을 구현하는 것은 곤란하고 고비용일 수 있다. 이것은 이러한 디바이스가 자신을 지지하기 위해 매우 큰 구조를 필요로 하기 때문이다.
그러므로 본 발명은 SDRAM 디바이스의 사이즈를 실질적으로 증가시키지 않고 SDRAM 디바이스를 순차적인 버스트 모드로 동작할 수 있게 하는 개선된 아키텍쳐를 제공하는 것을 그 목적으로 한다.
전자 메모리 디바이스는, 각각의 유닛이 짝수로 어드레스 지정된 메모리 셀을 갖는 제 1부분과 홀수로 어드레스 지정된 메모리 셀을 갖는 제 2부분을 포함하는 다수의 유닛에 배열된 다수의 메모리 셀, 상기 다수의 메모리 셀을 선택하기 위해 상기 메모리 셀에 연결된 열 디코더 및 행 디코더, 상기 선택된 메모리 셀로부터 판독 및 기록 동작을 수행하기 위해 상기 메모리 어레이에 연결된 센스 증폭기 및 다수의 어드레스 라인을 통해 상기 열 디코더에 연결된 다수의 어드레스 비트를 포함하며, 여기서 상기 어드레스 비트의 적어도 하나는 상기 짝수 및 홀수로 어드레스 지정된 메모리 셀에 분할 어드레스 라인을 통한 적용을 위해 두 개의 분할 비트로 분할되며, 여기서 메모리 액세스 동안 상기 분할 비트는 버스트 모드에서 각각의 액세스에 대해 1씩 증가된다.
본 발명의 상기한 목적 및 기타 특징과 장점은 첨부도면을 참조로 아래에서 상세히 설명된다.
본 발명은 메모리 디바이스를 위한 개선된 구조에 중점을 둔다. 이러한 유형의 디바이스는 예로서 DRAM, SDRAM, 및 기타 유형의 고속 DRAM 및 기타 메모리 디바이스를 포함한다. 본 발명에 따라, 이 구조는 디바이스의 사이즈를 실질적으로 증가시키지 않고 인터리빙 모드 또는 순차 모드에서 이용되는 2 비트 프리-페칭을 가능케 한다. 그러나, 본 발명의 상세사항을 설명하기 이전에 상기 개선된 구조 및 기타 DRAM 구조를 지지할 수 있는 회로의 블록도가 설명된다.
도 2를 참조하면, 본 발명에 따른 개선된 메모리 구조를 지지하는 회로의 불록도가 도시되어 있다. 회로(10)는 메모리 어레이(24)의 특정 메모리 위치를 선택하기 위한 어드레스를 수신하는 단자(12)를 갖는다. 이 어드레스는 행 어드레스부와 열 어드레스부로 이루어진다. 열 어드레스부는 열 어드레스 버퍼/카운터(14)에 의해 수용되는 반면에, 행 어드레스부는 행 어드레스 버퍼(18)에 의해 수용된다.
열 어드레스 버퍼/카운터(14)는 열 어드레스부를 저장 및 증가시키기 위해 이용되며, 행 어드레스 버퍼는 단지 행 어드레스부를 저장하기 위해 이용된다. 열 어드레스부는 본 발명에서 "버스트 모드" 기술을 이용할 수 있게 하기 위해 증가된다. 상기한 바와 같이, "버스트 모드" 기술은 액세스 되어야 할 어드레스의 모든 버스트 길이에 대해 단지 하나의 어드레스만이 전송되어야 하므로 어드레스 정보를 메모리 디바이스에 전송하기 위한 개선된 방법이다. 예로서, 4인 버스트 길이는 열 어드레스 버퍼/카운터(14)로 하여금 버스트 사이클 당 4개의 메모리 위치를 액세싱하기 위해 열 어드레스부를 3번 증가시킬 것을 필요로 한다.
열 어드레스 버퍼/카운터(14)는 종래기술 단락에서 설명한 바와 같이 순차 버스트 모드 및 인터리빙 버스트 모드에서 동작할 수 있다. 열 어드레스 버퍼/카운터(14) 모두에 연결된 것은 모드 셋트 레지스터(22)이고, 이것은 전체 버스트 모드 사이에 어드레스 버퍼/카운터(14)를 스위칭하기 위한 제어신호를 제공한다. 인터리빙 모드에서, 어드레스 버퍼/카운터(14)는 도 1의 제 3열에 따라 열 어드레스부를 증가시킨다. 순차 모드에서, 어드레스 버퍼/카운터(14)는 도 1의 제 2 열에 따라 열 어드레스부를 증가시킨다. 버스트 길이가 4인 본 발명에 대한 설명은 단지 예시적인 것을 의미함을 주목해야 한다. 본 발명은 8 또는 전체 페이지와 같은 더 큰 버스트 길이로 동작하도록 구성될 수 있다.
행 어드레스 버퍼(18)는 행 디코더(20)에 연결되며, 열 어드레스 버퍼/카운터(14)는 열 디코더(16)에 연결된다. 디코더(16,20)는 메모리 어레이(24)에서 특정 메모리 위치를 액세싱하기 위해 열 어드레스 버퍼/카운터(14) 및 행 어드레스 버퍼(18)에 의해 저장된 어드레스를 수신한다. 디코더(16,20)는 모두 이 기능을 수행하기 위해 도시된 바와 같이 메모리 어레이(24)에 연결된다. 특히, 열 디코더(16)는 나중에 설명되는 메모리 어레이에 위치된 다수의 열 선택 라인에 연결된다. 메모리 어레이(24)는 나중에 상세히 설명되는, 소정 순서로 배열된 다수의 메모리 셀로 이루어진다. 본 발명에서, 이들 셀은 바람직하게 DRAM 셀이다. 메모리 어레이(24)에는 특정 메모리 셀이 액세스되었을 때 판독 및 기록 동작을 수행하는 센스 증폭기(26)도 연결된다.
센스 증폭기(26)에는 본 발명의 프리-페칭 동작을 지지하기 위해 이용되는 I/O 멀티플렉서(28)가 연결된다. 상기한 바와 같이, 본 발명에서와 같은 고속 DRAM 디바이스는 적어도 2 비트 프리-페치가 이용되어질 것을 필요로 한다. 프리-페칭은 인접한 메모리 위치에 대한 데이터가 메모리 어레이(24)로 그리고 이 메모리 어레이로부터 전송되기 때문에 이들 디바이스의 성능을 개선시킨다. 2 비트 프리-페칭의 경우에, 두 개의 인접한 메모리 위치에 대한 데이터가 한 번에 전송된다. I/O 멀티플렉서(28)는 판독 및 기록 사이클을 위해 프리-페치 데이터를 게이팅시키기 위해 이용되는 래치를 포함한다. 프리-페치 데이터는 I/O 단자(32)에서 검색될 수 있다.
I/O 멀티플렉서(28)에 연결된 I/O 제어부(30)는 프리-페칭 동작을 위한 타이밍 및 제어신호를 공급한다. 전체 SDRAM 디바이스 회로를 위한 타이밍은 타이밍 유닛(34)에 의해 공급된다. 타이밍 유닛(34)은 바람직하게 200 내지 250 MHz 사이의 클록 주파수를 가진다.
도 3을 참조하면, DRAM 디바이스를 위한 하나의 가능한 어드레스 경로가 도시되어 있다. 이 DRAM 디바이스(36)는 16개 개별유닛으로 소분할되는 256M 메모리를 포함한다. 각각의 유닛(38)은 512 열 선택 라인(CSL)에 의해 개별적으로 선택된 512열을 포함하도록 배열된다. 512 CSL은 자신이 수신하는 열 어드레스부에 기초하여 메모리 어레이에서 열을 선택하는 상기한 바와 같은 열 디코더(42)에 연결된다. 선택되었을 때 각각의 CSL(40)은 유닛 당 8개 데이터 비트를 전송한다. 디바이스당 32 비트를 전송하기 위해 최고 4 유닛까지 선택된다. 열 디코더(42) 및 적절한 어드레스(44)는 어드레스 와이어 길이를 최소화하기 위해 스파인(46)으로 알려진 디바이스의 중앙 근처에 위치된다. 이러한 구성은 어드레스 지정을 위해 소비되는 전력을 감소시키고, 장치(36)의 속도를 증가시킨다.
도 4를 참조하면, 도 3에 도시된 바와 같은 동일 DRAM 디바이스(36)를 위한 데이터 경로가 도시되어 있다. 이 특정 디바이스(36)에서 중요한 개선은 데이터를 위한 목적으로 좌측부(48) 및 우측부(50)인 두 부분으로 분할된다는 것이다. 이것은 데이터 연결이 좌측 8개 유닛(48)과 좌측 16개 I/O 패드(52) 사이에 분리될 수 있게 한다. 마찬가지로 데이터 연결은 우측 8개 유닛(50)과 우측 16개 I/O 패드(54) 사이에서 분리된다. 이 구성은 전력 소비 및 사이즈 면에서 감소되고 데이터를 위한 배선이 단축되므로 인해 디바이스의 속도를 증가시킨다.
도 5를 참조하면, 본 발명에 따른 SDRAM 구조의 다이어그램이 도시되어 있다. 이 디바이스(56)는 바람직하게 도 3 및 도 4를 참조하여 설명된 대다수의 특징을 포함한다. 따라서, 이 디바이스는 좌측부(58) 및 우측부(60)로 배열된 16개 개별 유닛으로 분할된 메모리 어레이를 포함한다. 각각의 유닛은 바람직하게 512 CSL에 의해 개별적으로 어드레스지정될 수 있는 512 열을 포함한다. 어드레스지정 목적을 위한 배선은 디바이스(61)의 스파인부에 위치된다.
이 디바이스(56)의 추가 특징은 본 발명의 메모리 어레이를 4개 뱅크로 더욱 소분할하는 것을 포함한다. 이 구성은 각 뱅크에 대한 4개 유닛을 이용함으로써 실현된다. 각각의 뱅크는 바람직하게 디바이스의 좌측부(62)로부터 두 개의 유닛과 우측부(64)로부터 다른 두 개의 유닛을 포함하도록 구성될 수 있다.
본 발명에서, 각각의 메모리 뱅크(62,64)는 어드레스의 각각의 버스트 길이 당 개별적으로 액세스된다. 예로서, 4인 버스트 길이는 다음 메모리 뱅크가 액세스 되기 이전에 특정 메모리 뱅크(62,64)에 액세스되도록 4개의 개별 메모리 위치를 필요로 하는 4인 버스트 길이를 필요로 한다. 또한, 각각의 개별 버스트 어드레스에 대해, 메모리 뱅크(62,64)의 모든 4 유닛이 액세스되는 것이 바람직하다. 따라서, 유닛(66) 당 하나의 CSL을 선택함으로써 각각의 메모리 뱅크(62,64)는 바람직하게 32 비트 길이를 가지며, 64 데이터 비트 워드를 생성하는 컴퓨터 워드를 공급하도록 구성된다.
본 발명의 디바이스(56)는 바람직하게 2 비트 프리-페치를 이용하는 것이 바람직하다. 이것은 바람직하게 각각의 메모리 유닛 당 두 개의 CSL(66,68)을 선택함으로써 수행된다.
도 6을 참조하면, 본 발명에 따른 SDRAM 디바이스를 위한 인터리빙 버스트 모드의 유닛 구조의 다이어그램을 도시한다. 이 특정 구조는 바람직하게 각각의 유닛에 512 열 어드레스를 포함한다. 각각의 유닛(70)은 제 1 부분과 제 2 부분으로 분할되며, 여기서 제 1 부분(72)은 짝수어드레스로 어드레스지정된 메모리 위치를 포함하며 제 2 부분(76)은 홀수어드레스로 어드레스지정된 메모리 위치를 포함한다. 열(74 및 88)에는 대응하는 CSL(79 및 90) 및 센스 증폭기(80 및 94)가 연결된다. CSL(79 및 90)은 대응하여 열 디코더(78 및 92)에 연결된다.
열 디코더(78 및 92)의 각각에는 어드레스라인(84)이 연결된다. 어드레스라인(84)은 바람직하게 8비트의 비트길이를 갖는다. 각각의 유닛부(72 및 76)의 열 디코더를 동시에 활성화(activating)시키는 것이 이용되며, 이것은 행 디코더를 따라 각각의 유닛(70)에 대응하는 홀수 어드레스 및 짝수 어드레스 쌍을 선택한다. 이것은 상기한 바와 같이, 2 비트 프리-페치에 대해 64 비트를 필요로 한다. 센스 증폭기(80,94)의 각각에는 데이터 라인(85) 및 페치 라인(82)이 연결된다. 이 데이터 라인(85)은 바람직하게 8 비트 폭이고 데이터를 전송하는데 이용된다. 페치 라인(82)은 바람직하게 1 비트 폭이고 선택된 어드레스 쌍의 각각으로부터의 데이터는 대응하는 센스 증폭기(80,94)를 통해 데이터 라인(85)에 게이팅될 때를 결정하는 타이밍 신호를 제공하기 위해 이용된다. 이것은 단지 데이터 라인(85)이 한번에 단일 어드레스로부터 데이터를 전송시키도록 구성되기 때문이다.
동작 동안, 동시에 유닛(70)의 제 1 부분(72)과 제 2 부분(76)에 의해 수신된, 어드레스가 어드레스 라인(84)을 통해 보내진다. 이것은 각각의 유닛(70)의 짝수어드레스로 열 디코더(78) 중의 하나 및 홀수어드레스로 열 디코더(92)중의 하나를 활성화시킨다. 도 6에서, 짝수어드레스 및 홀수어드레스 열 디코더(78,92)는 좌측으로부터 우측으로 증가하는 번호로 도시되어 있다. 그러나, 이러한 구성은 필요치 않다. 요구되는 것은, 어드레스 라인(84)으로부터의 임의의 특정 어드레스가 열 디코더의 고유 쌍을 활성화시키고, 이것은 차례로 인접하여 순서를 이룬 어드레스를 갖는 고유한 짝수어드레스 및 홀수어드레스 쌍을 선택하는 것이다.
상기 시퀀스는 행 디코더를 활성화시키는 것과 함께, 두 컴퓨터 워드를 공급하기 위해 각각의 유닛(70)의 짝수어드레스 및 홀수어드레스를 선택한다. 선택된 짝수어드레스 및 홀수어드레스는 상기한 바와 같이 인터리빙 버스트 모드로서 번호가 정해진다.
선택된 짝수 어드레스 및 홀수 어드레스에 포함된 데이터는 적절한 시간에 데이터 라인(85)을 통해 보내진다. 이것은 페치 라인(82)을 통해 적절한 신호를 각각의 유닛(70)의 대응하는 센스 증폭기에 보냄으로써 달성된다.
2 비트 프리-페치로 순차 버스트모드를 구현하는 것은 도 6을 참조하여 설명한 인터리빙 버스트 모드를 구현하는 것보다 더 어렵다. 이 곤란은 홀수어드레스가 제 1 버스트 데이터를 액세스하기 위해 이용되고, 제 1의 16 비트 라인의 제 2의 8비트를 출력할 때 발생한다. 제 2 버스트 데이터는 제 2의 16 비트 라인의 제 1의 8 비트를 출력한다. 본 발명의 대표적인 실시예에 따라, 이 문제는 하나 이상의 어드레스 비트를 분할함으로써 해결된다.
도 7은 본 발명에 따른 SDRAM 디바이스를 위한 순차 버스트 모드의 유닛 구조를 나타낸다. 이 구조(96)는 각각의 유닛(96)에 적용된 최하위 유효 비트(만일 카운트 비트가 어드레스로서 포함되면, 다음 최하위 유효 어드레스 비트)를 분할하는 것을 포함하는 열 디코더의 어드레스지정 방법을 제외하곤, 도 6의 구조와 유사하다. 도 7은 버스트 길이가 4인 구성을 나타낸다.
도시된 바와 같이, 9 비트는 어드레스( 8 어드레스 비트 및 1 카운트 비트)를 나타내고 8 비트 데이터 비트가 존재한다. 라인(82)은 9 비트 어드레스의 카운트 비트 또는 최하위 유효 비트이다. 라인(100 및 102)은 9 비트 어드레스의 최하위 유효 비트를 위한 분할인, 분할 비트를 나타낸다. 라인(98)은 9 비트 어드레스의 7개 나머지 상위 유효 비트를 나타낸다. 라인(85)은 8 비트 데이터 라인을 나타낸다.
순차 버스트 모드에서 유닛 구조의 동작은 상기한 상이한 어드레스지정 방법을 제외하곤 인터리빙 버스트 모드의 동작과 마찬가지이다. 이 동작 부분은 도 8을 참조하여 설명되었으며, 이것은 4인 버스트 길이를 갖는 순차 버스트 모드에서 유닛 구조를 위한 어드레스지정 방법을 나타내는 테이블이다. 도 8의 테이블은 유닛 구조(96)의 좌측부(72)에 적용된 어드레스에 대응하는 좌측 열과 유닛 구조(96)의 우측부(76)에 적용된 어드레스에 대응하는 우측 열을 포함한다. 본 발명은 2 비트 프리-페치를 통합하기 때문에, 이 디바이스의 메모리 어레이는 도 8의 테이블에서 2행으로 표시된, 4인 버스트 길이에 대해 두 번 액세스된다.
동작 동안, 시작 어드레스는 도 8에 도시된 바와 같이 각각의 유닛에 적용된다. 이 설명은 버스트 길이가 4인 것을 가정하기 때문에, 시작 어드레스의 다음 최하위 유효 비트(130)가 분할될 것이 필요하다. 최하위 유효비트의 다음 비트(130)는 유닛 구조(96)의 제 1 부분 및 제 2 부분(72 및 76)에 개별적으로 적용함으로써 분할된다. 제 1 부분(108)에 적용된 최하위 유효 비트(104)는 1 씩 증가되며, 제 1 부분(112)에 적용된 최하위 유효 비트의 다음 비트는 최하위 유효 비트(104)의 증가에 대한 캐리오버가 발생할 때 증가된다. 7개의 상위 유효 어드레스 비트(도 7의 라인(98)에 적용된)는 변화되지 않은 상태에 있는다. 제2 부분은 시작 어드레스와 동일하다. 이들 어드레스는 유닛 구조에 적용됨에 따라, 제 1의 2 비트 프리-페치 동작에 필요한 두 컴퓨터 워드를 제공하는 순차적으로 번호를 이룬 짝수어드레스 및 홀수어드레스가 선택되어지게 한다.
제 1의 2 비트 프리-페치가 수행된 후, 제 1 액세스의 어드레스는 제 2 액세스를 수행하기 위해 증가된다. 이것은 도 2에 설명된 어드레스 버퍼/카운터(14)에 의해 수행된 제 1 액세스의 제 2 최하위 유효 비트 또는 최하위 유효 비트의 다음 비트(112 및 110)를 증가시킴으로써 달성된다. 도 8을 참조하면, 어드레스를 증가시키는 것은 다른 순차적으로 번호를 이룬 짝수어드레스 및 홀수어드레스가 선택되어지게 하며, 제 2의 2 비트 프리-페치 동작에 필요한 두 컴퓨터 워드를 제공한다. 본 발명에 따른 SDRAM 디바이스의 제 2 액세스에서, 최하위 유효 비트(106 및 108)는 변경하지 않는다. 따라서, 최하위 유효 비트는 제 1 액세스로부터 변경되지 않은 상태로 남아 있는다.
본 발명에 대한 상기 설명된 어드레스지정 방법은 임의의 버스트 길이에 대해 일반화될 수 있다. 먼저, 상기한 바와 같이 버스트의 길이는 분할될 것이 필요로 되는 다수 비트를 결정한다. 분할되는 데 필요한 비트의 수(SB)는 버스트 길이가 거듭제곱되는 2의 거듭제곱 보다 1 이 작고, 이것은 다음 식과 같이 표현된다.
SB =
8 인 버스트 길이에 대해 상기 식을 이용하면, 두 비트가 분할된다. 전체 페이지 또는 512인 버스트 길이에 대해, 8 비트가 분할된다. 버스트 길이에 상관없이, 분할되는 비트는 유닛 구조의 각각의 부분에 개별적으로 적용되며, 여기서 제 1부분 또는 좌측 부분에 적용된 최하위 유효 비트는 1 씩 증가되며 제 2 부분 또는 우측 부분에 적용된 비트는 시작 어드레스로부터 변경되지 않은 상태로 남아 있다.
상기 설명한 개괄은 도 9에 예시되어 있으며, 이것은 8인 버스트 길이를 갖는 순차 버스트 모드에서 유닛 구조를 위한 어드레스지정 방법의 테이블이다. 8인 버스트 길이가 가정되므로, 최하위 유효 비트의 다음 두 비트 (114,116)는 분할된다. 알 수 있는 바와 같이, 제 1 부분(120)에 적용된 카운트 비트는 1 씩 증가되며, 시작어드레스는 제 1 부분(118,122)에 적용될 때 변경되지 않은 상태로 있는다. 또한, 제 1 액세스로부터의 어드레스는 제 1 최하위 유효 비트를 1 씩 연속적으로 증가시킴으로써 후속하는 프리-페칭 동작의 각각에 대해 증가된다.
본 발명은 본 발명의 바람직한 실시예를 참조하여 상세히 도시되고 설명되었을 지라도, 당업자는 본 발명의 범위 및 정신으로부터 벗어나지 않고 형태 및 세부사항에 있어서 다양한 변경이 이루어질 수 있음을 인식할 것이다.
상기한 바와 같은 본 발명의 구성에 의해 메모리 디바이스의 사이즈를 증가시키지 않고 저비용으로 메모리 디바이스를 구현할 수 있으며 이 메모리 디바이스의 액세스 시간을 상당히 감소시킬 수 있다.
도 1은 순차 및 인터리빙 버스트 유형에 대한 어드레스지정 순서를 나타낸 테이블.
도 2는 본 발명에 따른 SDRAM 구조를 지지하는 회로 블록도.
도 3은 DRAM 디바이스를 위한 가능한 한 어드레스 경로를 나타낸 도.
도 4는 DRAM 디바이스를 위한 가능한 한 데이터 경로를 나타낸 도.
도 5는 본 발명에 따른 SDRAM 구조의 다이어그램.
도 6은 본 발명에 따른 SDRAM 디바이스를 위한 인터리빙 버스트 모드의 유닛 구조를 나타낸 도.
도 7은 본 발명에 따른 SDRAM 디바이스를 위한 순차 버스트 모드의 유닛 구조를 나타낸 도.
도 8은 본 발명에 따른 4 버스트 길이를 갖는 SDRAM 디바이스를 위한 순차적 버스트 모드의 어드레스지정 방법을 나타낸 테이블.
도 9는 본 발명에 따른 8 버스트 길이를 갖는 SDRAM 디바이스를 위한 순차적 버스트 모드의 어드레스지정 방법을 나타낸 테이블.
* 도면의 주요부분에 대한 부호의 설명 *
10; SDRAM 구조 지지회로 18; 행 어드레스 버퍼
14; 열 어드레스 버퍼/카운터 16; 열 디코더
18; 행 어드레스 버퍼 20; 행 디코더
22; 모드 셋트 레지스터 24; 메모리 어레이
26; 센스 증폭기 28; I/O 멀티플렉서
30; I/O 제어부 34; 타이밍 유닛

Claims (8)

  1. 메모리 디바이스로서,
    짝수로 어드레스 지정된 메모리 셀을 갖는 제 1 부분과 홀수로 어드레스 지정된 메모리 셀을 갖는 제 2 부분으로 분할되는 복수의 메모리 유닛에 배열된 복수의 메모리 셀을 갖는 메모리 어레이;
    상기 복수의 메모리 셀 중 다수 개의 메모리 셀을 선택하기 위해 상기 메모리 어레이에 연결된 열 디코더 및 행 디코더;
    상기 선택된 메모리 셀로부터 판독 및 기록 동작을 수행하기 위해 상기 메모리 어레이에 연결된 센스 증폭기; 및
    복수의 어드레스 라인을 통해 상기 열 디코더에 연결된 복수의 어드레스 비트;
    를 포함하며, 상기 어드레스 비트들 중 적어도 하나는 상기 짝수 및 홀수로 어드레스 지정된 메모리 셀들로의 분할 어드레스 라인을 통한 적용을 위해 두 개의 분할 비트로 분할되며, 메모리 액세스시 상기 분할 비트는 버스트 모드에서 후속하는 순차 액세스 동안 증가되며, 상기 분할되는 어드레스 비트의 수는 버스트 길이 값이 거듭제곱되는 2의 거듭제곱보다 1이 작은 값을 취함으로써 결정되고, 상기 버스트 길이 값은 상기 메모리 디바이스의 어드레스의 주어진 버스트 길이에 대해 액세스되는 메모리 셀의 수와 동일한 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 복수의 어드레스 라인 중의 적어도 하나는 4인 버스트 길이에 대해 9 비트 어드레스의 두 번째 최하위 유효비트인 것을 특징으로 하는 메모리 디바이스.
  3. 제 1 항에 있어서,
    상기 메모리 어레이의 주어진 액세스 사이클 동안 상기 복수의 유닛의 각각에 짝수로 어드레스 지정된 메모리 위치 및 홀수로 어드레스 지정된 메모리 위치를 동시에 선택하는 상기 열 디코더 및 행 디코더에 어드레스를 제공하기 위한 어드레스 라인을 더 포함하는 것을 특징으로 하는 메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 복수의 메모리 셀은 복수의 DRAM 셀인 것을 특징으로 하는 메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 메모리 어레이는 각각이 I/O 패드에 개별적으로 연결된 8개 유닛을 포함하는 2개의 부분으로 분할되는 것을 특징으로하는 메모리 디바이스.
  6. 제 1 항에 있어서,
    상기 메모리 디바이스는 프리-페치 아키텍쳐를 더 포함하는 것을 특징으로 하는 메모리 디바이스.
  7. 짝수로 어드레스 지정된 메모리 셀만을 갖는 제 1 부분과 홀수로 어드레스 지정된 메모리 셀만을 갖는 제 2부분으로 분할되는 복수의 메모리 유닛에 배열된 복수의 메모리 셀을 갖는 메모리 어레이를 포함하는 메모리 디바이스를 어드레스 지정하는 방법에 있어서,
    초기 시작 어드레스를 제공하는 단계;
    상기 시작 어드레스의 소정 개수의 최하위 유효 비트를 선택하는 단계;
    상기 선택된 소정 개수의 최하위 유효 비트를 1씩 증가시킴으로써 수정된 어드레스를 생성하는 단계;
    상기 메모리 어레이의 주어진 액세스 사이클 동안 각각의 상기 유닛에 짝수로 어드레스 지정된 메모리 위치와 홀수어드레스로 어드레스지정된 메모리 위치를 동시에 선택하기 위해, 각각의 유닛의 상기 제 1 부분에 상기 수정된 어드레스를 적용하고, 각각의 유닛의 상기 제 2 부분에 상기 시작 어드레스를 적용하는 단계; 및
    버스트 모드에서 각각의 순차 액세스 동안 상기 선택된 소정 개수의 최하위 유효 비트를 1씩 증가시키는 단계;
    를 포함하고,
    상기 선택된 소정 개수의 최하위 유효 비트(SB)는, 아래의 수식
    SB =
    에 의해 계산되며, 여기서 버스트 길이는 전자 메모리 디바이스 어드레스의 주어진 버스트 길이에 대해 액세스된 메모리 셀의 수와 동일한 메모리 디바이스의 어드레스 지정 방법.
  8. 제 7 항에 있어서,
    상기 시작 어드레스의 상기 선택된 개수의 최하위 유효비트는 분할 어드레스 라인에 대해 상기 유닛의 상기 제 1 부분과 상기 제 2 부분에 적용되는 것을 특징으로 하는 메모리 디바이스의 어드레스 지정 방법.
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