JPH06139776A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06139776A JPH06139776A JP28609992A JP28609992A JPH06139776A JP H06139776 A JPH06139776 A JP H06139776A JP 28609992 A JP28609992 A JP 28609992A JP 28609992 A JP28609992 A JP 28609992A JP H06139776 A JPH06139776 A JP H06139776A
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- Japan
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- signal
- word line
- drive signal
- address
- semiconductor memory
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 本発明は半導体記憶装置に関し、短時間にワ
ード線を所望のレベルにする半導体記憶装置を提供する
ことを目的としている。 【構成】 メモリセルが接続されたワード線と、電源電
圧よりも高い電圧のワード線駆動信号を発生する駆動信
号発生手段と、アドレス信号により選択されたときに該
駆動信号発生手段により発生されたワード線駆動信号を
該ワード線に伝えるデコード手段と、該駆動信号発生手
段から該デコード手段に該ワード線駆動信号を伝える信
号経路に接続された充電手段とを備え、前記充電手段
は、前記ワード線駆動信号が前記信号経路に出力される
前に該信号経路を充電するように構成する。
ード線を所望のレベルにする半導体記憶装置を提供する
ことを目的としている。 【構成】 メモリセルが接続されたワード線と、電源電
圧よりも高い電圧のワード線駆動信号を発生する駆動信
号発生手段と、アドレス信号により選択されたときに該
駆動信号発生手段により発生されたワード線駆動信号を
該ワード線に伝えるデコード手段と、該駆動信号発生手
段から該デコード手段に該ワード線駆動信号を伝える信
号経路に接続された充電手段とを備え、前記充電手段
は、前記ワード線駆動信号が前記信号経路に出力される
前に該信号経路を充電するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、詳しくは、例えば、半導体メモリの分野に用いて好
適な、確実に情報を記憶保持させるためにワード線をブ
ーストし、読み書きを充分に行う半導体記憶装置に関す
る。 ［発明の背景］近年、コンピュータ等の情報処理装置の
発達に伴い、コンピュータの主記憶等に使用される、例
えば、ＲＡＭ（Random Access Memory），ＲＯＭ（Read
OnlyMemory）等の半導体メモリに代表される半導体記
憶装置が数多く開発されている。
り、詳しくは、例えば、半導体メモリの分野に用いて好
適な、確実に情報を記憶保持させるためにワード線をブ
ーストし、読み書きを充分に行う半導体記憶装置に関す
る。 ［発明の背景］近年、コンピュータ等の情報処理装置の
発達に伴い、コンピュータの主記憶等に使用される、例
えば、ＲＡＭ（Random Access Memory），ＲＯＭ（Read
OnlyMemory）等の半導体メモリに代表される半導体記
憶装置が数多く開発されている。
【０００２】しかし、近時におけるコンピュータの高速
化により、特に、主処理を行うＣＰＵ（Central Proces
sing Unit ）にはクロック周波数の高い、より高速なも
のが用いられており、このような現状の中で、半導体メ
モリはＣＰＵの処理速度に追い付かなくなってきてい
る。そこで、ＣＰＵの高速化に対応して、高速なデータ
伝送能力を有する半導体メモリが要求される。
化により、特に、主処理を行うＣＰＵ（Central Proces
sing Unit ）にはクロック周波数の高い、より高速なも
のが用いられており、このような現状の中で、半導体メ
モリはＣＰＵの処理速度に追い付かなくなってきてい
る。そこで、ＣＰＵの高速化に対応して、高速なデータ
伝送能力を有する半導体メモリが要求される。
【０００３】
【従来の技術】従来のこの種の半導体記憶装置として
は、例えば、図８，図９に示すようなものがある。図８
は従来例のチップレイアウトイメージでのブロック図で
あり、図９は従来例の要部構成を示す回路図である。
は、例えば、図８，図９に示すようなものがある。図８
は従来例のチップレイアウトイメージでのブロック図で
あり、図９は従来例の要部構成を示す回路図である。
【０００４】図８，９中、１０１はＲＡＳ系初段回路、
１０２はワード線ブースト発生回路）１０３はプリロウ
デコーダ、１０４はメインロウデコーダ、１０５はＳ／
Ａクロック系、１０６はロウドライバ発生回路、１０７
はワード線ラッチ発生回路である。従来のワード線上昇
の技術は、同時に複数のワード線を選択するのではな
く、メモリセルをいくつかのブロックに分割し、そのう
ちの１ブロックにてワード線を１本のみ選択するもので
あった。
１０２はワード線ブースト発生回路）１０３はプリロウ
デコーダ、１０４はメインロウデコーダ、１０５はＳ／
Ａクロック系、１０６はロウドライバ発生回路、１０７
はワード線ラッチ発生回路である。従来のワード線上昇
の技術は、同時に複数のワード線を選択するのではな
く、メモリセルをいくつかのブロックに分割し、そのう
ちの１ブロックにてワード線を１本のみ選択するもので
あった。
【０００５】図１０に図９における各ノード電位を示
す。すなわち、ワード線ブースト発生回路をブロック単
位に持つことで、ワード線ドライブ信号及びデコード後
のワード線ドライブ信号の負荷が比較的小さい場合には
問題なく駆動できる。
す。すなわち、ワード線ブースト発生回路をブロック単
位に持つことで、ワード線ドライブ信号及びデコード後
のワード線ドライブ信号の負荷が比較的小さい場合には
問題なく駆動できる。
【０００６】
【発明が解決しようとする課題】しかしながら、近時に
おける半導体集積回路の高集積化によりワード線の負荷
が増してきており、また、ワード線ブースト発生回路が
レイアウト上の制約により十分な効果を持たせられない
場合や、同時に複数のワード線を選択する必要のあるメ
モリ等にあっては、従来の構成ではワード線上昇の高速
化及び高効率化の障害となる。
おける半導体集積回路の高集積化によりワード線の負荷
が増してきており、また、ワード線ブースト発生回路が
レイアウト上の制約により十分な効果を持たせられない
場合や、同時に複数のワード線を選択する必要のあるメ
モリ等にあっては、従来の構成ではワード線上昇の高速
化及び高効率化の障害となる。
【０００７】すなわち、従来の構成でワード線の負荷が
増すような状態となった場合、ワード線が必要とするブ
ーストレベル（ＶCC＋Ｖth以上）、つまり、ワード線が
十分ブースト効果を発揮できるレベルに達するまで待っ
ていたのでは高速化が困難である。また、ワード線上昇
に時間がかかるため、ワード線が不十分なレベルのまま
ブースト効果を得ようとするとブースト効率が悪化する
という問題が生じる。
増すような状態となった場合、ワード線が必要とするブ
ーストレベル（ＶCC＋Ｖth以上）、つまり、ワード線が
十分ブースト効果を発揮できるレベルに達するまで待っ
ていたのでは高速化が困難である。また、ワード線上昇
に時間がかかるため、ワード線が不十分なレベルのまま
ブースト効果を得ようとするとブースト効率が悪化する
という問題が生じる。
【０００８】［目的］そこで本発明は、短時間にワード
線を所望のレベルにする半導体記憶装置を提供すること
を目的としている。
線を所望のレベルにする半導体記憶装置を提供すること
を目的としている。
【０００９】
【課題を解決するための手段】本発明による半導体記憶
装置は上記目的達成のため、請求項１記載の発明では、
メモリセルが接続されたワード線と、電源電圧よりも高
い電圧のワード線駆動信号を発生する駆動信号発生手段
と、アドレス信号により選択されたときに該駆動信号発
生手段により発生されたワード線駆動信号を該ワード線
に伝えるデコード手段と、該駆動信号発生手段から該デ
コード手段に該ワード線駆動信号を伝える信号経路に接
続された充電手段とを備え、前記充電手段は、前記ワー
ド線駆動信号が前記信号経路に出力される前に該信号経
路を充電するように構成している。この場合、請求項２
に記載するように、前記充電手段は、前記デコード手段
をリセットするリセット信号に基づいて選択的に活性化
することや、請求項３に記載するように、前記アドレス
信号が確定してから前記充電手段を活性化することが有
効である。
装置は上記目的達成のため、請求項１記載の発明では、
メモリセルが接続されたワード線と、電源電圧よりも高
い電圧のワード線駆動信号を発生する駆動信号発生手段
と、アドレス信号により選択されたときに該駆動信号発
生手段により発生されたワード線駆動信号を該ワード線
に伝えるデコード手段と、該駆動信号発生手段から該デ
コード手段に該ワード線駆動信号を伝える信号経路に接
続された充電手段とを備え、前記充電手段は、前記ワー
ド線駆動信号が前記信号経路に出力される前に該信号経
路を充電するように構成している。この場合、請求項２
に記載するように、前記充電手段は、前記デコード手段
をリセットするリセット信号に基づいて選択的に活性化
することや、請求項３に記載するように、前記アドレス
信号が確定してから前記充電手段を活性化することが有
効である。
【００１０】また、請求項４記載の発明では、メモリセ
ルが接続されたワード線と、電源電圧よりも高い電圧の
ワード線駆動信号を発生する駆動信号発生手段と、第一
アドレス信号及び前記ワード線駆動信号を受けるプリデ
コード手段と、該プリデコード手段の出力及び第二アド
レス信号を受けるメインデコード手段と、該駆動信号発
生手段から該プリデコード手段に至る第一信号経路、ま
たは、該プリデコード手段から該メインデコード手段に
至る第二信号経路の少なくとも一方の信号経路に接続さ
れた充電手段とを備え、前記充電手段は、前記ワード線
駆動信号が前記信号経路に出力される前に前記第一信号
経路、または前記第二信号経路を充電するように構成し
ている。
ルが接続されたワード線と、電源電圧よりも高い電圧の
ワード線駆動信号を発生する駆動信号発生手段と、第一
アドレス信号及び前記ワード線駆動信号を受けるプリデ
コード手段と、該プリデコード手段の出力及び第二アド
レス信号を受けるメインデコード手段と、該駆動信号発
生手段から該プリデコード手段に至る第一信号経路、ま
たは、該プリデコード手段から該メインデコード手段に
至る第二信号経路の少なくとも一方の信号経路に接続さ
れた充電手段とを備え、前記充電手段は、前記ワード線
駆動信号が前記信号経路に出力される前に前記第一信号
経路、または前記第二信号経路を充電するように構成し
ている。
【００１１】この場合、請求項５に記載するように、前
記充電手段は、前記第一信号経路、及び前記第二信号経
路にそれぞれ接続されていることが好ましい。
記充電手段は、前記第一信号経路、及び前記第二信号経
路にそれぞれ接続されていることが好ましい。
【００１２】
【作用】本発明では、充電手段により駆動信号発生手段
により発生されたワード線駆動信号がチャージアップさ
れ、ワード線駆動信号がすばやく立ち上がるため、短時
間でブースト効果が十分得られるレベルになる。すなわ
ち、短時間にワード線が所望のレベルに達するため、情
報の読み書きが高速化される。
により発生されたワード線駆動信号がチャージアップさ
れ、ワード線駆動信号がすばやく立ち上がるため、短時
間でブースト効果が十分得られるレベルになる。すなわ
ち、短時間にワード線が所望のレベルに達するため、情
報の読み書きが高速化される。
【００１３】
【実施例】以下、本発明を図面に基づいて説明する。図
１〜３は本発明に係る半導体記憶装置の一実施例を示す
図であり、図１は本実施例の概略全体構成を示すブロッ
ク図、図２は本実施例のチップレイアウトイメージでの
ブロック図、図３は本実施例の要部構成を示すブロック
図である。
１〜３は本発明に係る半導体記憶装置の一実施例を示す
図であり、図１は本実施例の概略全体構成を示すブロッ
ク図、図２は本実施例のチップレイアウトイメージでの
ブロック図、図３は本実施例の要部構成を示すブロック
図である。
【００１４】まず、構成を説明する。図１中、１はセン
スアンプクロック系回路、２はプリロウデコーダ、３は
メインロウデコーダ、４はメモリセルアレイ、５はセン
スアンプ、６はコラムデコーダ、７はＣＡＳ系回路、８
はロウデコーダリセット発生回路、９はワード線ラッチ
発生回路、１０は駆動信号発生手段であるワード線ブー
スト発生回路、１１はプリワードドライバ発生回路、１
２はロウプリデコーダ、１３はワードドライバ発生回
路、１５はロウアドレスラッチ発生回路、１６はアドレ
スリセット発生回路、１７はロウアドレス発生回路、１
８はＲＡＳ系初段回路、１９はロウアドレスバッファ、
２０はコラムアドレスストローブ（ＣＡＳ）、２１はデ
ータ入出力回路、２２はロウアドレスストローブ（ＲＡ
Ｓ）、２３は外部アドレス信号である。
スアンプクロック系回路、２はプリロウデコーダ、３は
メインロウデコーダ、４はメモリセルアレイ、５はセン
スアンプ、６はコラムデコーダ、７はＣＡＳ系回路、８
はロウデコーダリセット発生回路、９はワード線ラッチ
発生回路、１０は駆動信号発生手段であるワード線ブー
スト発生回路、１１はプリワードドライバ発生回路、１
２はロウプリデコーダ、１３はワードドライバ発生回
路、１５はロウアドレスラッチ発生回路、１６はアドレ
スリセット発生回路、１７はロウアドレス発生回路、１
８はＲＡＳ系初段回路、１９はロウアドレスバッファ、
２０はコラムアドレスストローブ（ＣＡＳ）、２１はデ
ータ入出力回路、２２はロウアドレスストローブ（ＲＡ
Ｓ）、２３は外部アドレス信号である。
【００１５】ロウデコーダリセット発生回路８は、アク
ティブ時にメインロウデコーダ３をスタンバイ状態から
解除し、リセット時はワード線ラッチ発生回路９から出
力されるもう一つのワード線ラッチ信号にてワード線が
下がってからメインロウデコーダ３をリセットするもの
である。これにより、ワード線が上がっている間は他の
回路のリセットが行われることがなく、誤動作を回避で
きる。
ティブ時にメインロウデコーダ３をスタンバイ状態から
解除し、リセット時はワード線ラッチ発生回路９から出
力されるもう一つのワード線ラッチ信号にてワード線が
下がってからメインロウデコーダ３をリセットするもの
である。これにより、ワード線が上がっている間は他の
回路のリセットが行われることがなく、誤動作を回避で
きる。
【００１６】ワード線ラッチ発生回路９は、ワード線が
“Ｈ”から“Ｌ”に下がったことをラッチするための信
号をアドレスリセット発生回路１６に出力するものであ
り、ワード線が下がりきるまでに多少の時間がかかるた
め、若干のディレイを設け、ＲＡＳ信号の“Ｈ”〜
“Ｌ”のリセットタイミングで、すぐに他の回路をリセ
ットしないようにしている。
“Ｈ”から“Ｌ”に下がったことをラッチするための信
号をアドレスリセット発生回路１６に出力するものであ
り、ワード線が下がりきるまでに多少の時間がかかるた
め、若干のディレイを設け、ＲＡＳ信号の“Ｈ”〜
“Ｌ”のリセットタイミングで、すぐに他の回路をリセ
ットしないようにしている。
【００１７】ワード線ブースト発生回路１０は、信号が
入力されることによりワード線をブーストするための、
電荷を一時的に貯蔵するキャパシタとその貯蔵された電
荷を一気に叩き上げるインバータとを備えている。すな
わち、入力信号が“Ｌ”から“Ｈ”になることによりＷ
ＤＤＺが“Ｌ”からＶCC−Ｖthに近づき、このとき、ワ
ード線ブースト発生回路内の５段のインバータによって
ＷＤＤＺが“Ｌ”からＶCC−Ｖthに近づくまでの時間と
ドライブ能力を上げる効果を持たせ、最終段のインバー
タによってキャパシタを叩き上げることによりＷＤＤＺ
がＶCC−ＶthからＶCC以上に昇圧され、この電位レベル
によりワード線がＶCC以上にブーストされる。
入力されることによりワード線をブーストするための、
電荷を一時的に貯蔵するキャパシタとその貯蔵された電
荷を一気に叩き上げるインバータとを備えている。すな
わち、入力信号が“Ｌ”から“Ｈ”になることによりＷ
ＤＤＺが“Ｌ”からＶCC−Ｖthに近づき、このとき、ワ
ード線ブースト発生回路内の５段のインバータによって
ＷＤＤＺが“Ｌ”からＶCC−Ｖthに近づくまでの時間と
ドライブ能力を上げる効果を持たせ、最終段のインバー
タによってキャパシタを叩き上げることによりＷＤＤＺ
がＶCC−ＶthからＶCC以上に昇圧され、この電位レベル
によりワード線がＶCC以上にブーストされる。
【００１８】プリワードドライバ発生回路１１は、ワー
ド線ブースト信号（ＷＤＤＺ）を受け、ロウアドレスラ
ッチ発生回路１５から出力された信号との論理によりＰ
ＷＤＺ信号を出力するものであり、この信号はワード線
ブースト発生回路１０に入力される。ロウプリデコーダ
１２は、メインロウデコーダ３のアドレスを出力するた
めのプリデコーダであり、本実施例では、５１２Ｋブロ
ック中にメインロウデコーダ３が１２８（６４×２）個
あり、アドレスにて１２８個内の１個が選択される。ち
なみに、１個のメインロウデコーダ３にはデコードされ
たブースト信号ＷＤＱ０〜３の４本が接続されているた
め、５１２Ｋブロック中のワード線は１２８×４＝５１
２本となる。
ド線ブースト信号（ＷＤＤＺ）を受け、ロウアドレスラ
ッチ発生回路１５から出力された信号との論理によりＰ
ＷＤＺ信号を出力するものであり、この信号はワード線
ブースト発生回路１０に入力される。ロウプリデコーダ
１２は、メインロウデコーダ３のアドレスを出力するた
めのプリデコーダであり、本実施例では、５１２Ｋブロ
ック中にメインロウデコーダ３が１２８（６４×２）個
あり、アドレスにて１２８個内の１個が選択される。ち
なみに、１個のメインロウデコーダ３にはデコードされ
たブースト信号ＷＤＱ０〜３の４本が接続されているた
め、５１２Ｋブロック中のワード線は１２８×４＝５１
２本となる。
【００１９】ワードドライバ発生回路１３は、ワード線
ブースト信号（ＷＤＤＺ）の元となる信号（ＷＤＲＺ）
を出力するものであり、メインデコーダ選択が終了して
からワード線をドライブする必要があるため、この分の
ディレイを作るものである。ロウアドレスラッチ発生回
路１５は、ＲＡＳ信号の反転信号とアドレスリセット信
号の論理にて実際に各回路（プリワードドライバ発生回
路１１，ロウプリデコーダ１２，冗長信号発生回路１
４，１／４ワードドライバデコーダ，ｅｔｃ）のセット
・リセットを行うための信号を出力するものである。
ブースト信号（ＷＤＤＺ）の元となる信号（ＷＤＲＺ）
を出力するものであり、メインデコーダ選択が終了して
からワード線をドライブする必要があるため、この分の
ディレイを作るものである。ロウアドレスラッチ発生回
路１５は、ＲＡＳ信号の反転信号とアドレスリセット信
号の論理にて実際に各回路（プリワードドライバ発生回
路１１，ロウプリデコーダ１２，冗長信号発生回路１
４，１／４ワードドライバデコーダ，ｅｔｃ）のセット
・リセットを行うための信号を出力するものである。
【００２０】アドレスリセット発生回路１６は、アドレ
スリセット時、つまり、アクティブ状態から再びスタン
バイ状態に戻る時、ワード線が“Ｈ”〜“Ｌ”に変化し
たのをラッチしてから各回路をスタンバイ状態にする必
要があるため、ワード線ブースト信号（ＷＤＤＺ）をワ
ード線ラッチ発生回路９のインバータディレイでドライ
ブした信号にてアドレスリセット発生回路１６に入力す
ることによりアドレスリセット信号を出力するものであ
る。
スリセット時、つまり、アクティブ状態から再びスタン
バイ状態に戻る時、ワード線が“Ｈ”〜“Ｌ”に変化し
たのをラッチしてから各回路をスタンバイ状態にする必
要があるため、ワード線ブースト信号（ＷＤＤＺ）をワ
ード線ラッチ発生回路９のインバータディレイでドライ
ブした信号にてアドレスリセット発生回路１６に入力す
ることによりアドレスリセット信号を出力するものであ
る。
【００２１】ロウアドレス発生回路１７は、外部から与
えられたアドレス信号がロウアドレスバッファ１９で完
全にラッチするまでの時間を考慮した後、その出力信号
にてアドレス相補信号を出力するものであり、この分の
ディレイを作るものである。ＲＡＳ初段回路１８は、外
部から与えられるＲＡＳ信号の“Ｌ”から“Ｈ”への立
ち上がりを受けてロウアドレスバッファ１９にアドレス
ラッチ信号を出力するとともに、その他の回路（ワード
ドライバ発生回路１３，ロウアドレスラッチ発生回路１
５，ロウアドレス発生回路１７）に信号を出力し、それ
以降の回路のスタンバイ状態を解除するものである。
えられたアドレス信号がロウアドレスバッファ１９で完
全にラッチするまでの時間を考慮した後、その出力信号
にてアドレス相補信号を出力するものであり、この分の
ディレイを作るものである。ＲＡＳ初段回路１８は、外
部から与えられるＲＡＳ信号の“Ｌ”から“Ｈ”への立
ち上がりを受けてロウアドレスバッファ１９にアドレス
ラッチ信号を出力するとともに、その他の回路（ワード
ドライバ発生回路１３，ロウアドレスラッチ発生回路１
５，ロウアドレス発生回路１７）に信号を出力し、それ
以降の回路のスタンバイ状態を解除するものである。
【００２２】ロウアドレスバッファ１９は、外部から与
えられるアドレス信号をＲＡＳ信号以前に入力し、アド
レスラッチ信号によりアドレスをラッチし、ロウアドレ
ス発生回路１７から出力される信号にてアドレス相補信
号を出力するものである。すなわち、 （外部アドレス信号が“Ｌ”〜“Ｈ”の場合）内部アド
レス反転信号は“Ｌ”〜“Ｌ”，内部アドレス信号は
“Ｌ”〜“Ｈ” （外部アドレス信号が“Ｌ”〜“Ｌ”の場合）内部アド
レス反転信号は“Ｌ”〜“Ｌ”，内部アドレス信号は
“Ｌ”〜“Ｌ” このアドレス相補信号は本回路では８ｂｉｔからなり、
２ビットを１／４ワードドライバデコーダに、６ビット
をロウプリデコーダに出力するものである。
えられるアドレス信号をＲＡＳ信号以前に入力し、アド
レスラッチ信号によりアドレスをラッチし、ロウアドレ
ス発生回路１７から出力される信号にてアドレス相補信
号を出力するものである。すなわち、 （外部アドレス信号が“Ｌ”〜“Ｈ”の場合）内部アド
レス反転信号は“Ｌ”〜“Ｌ”，内部アドレス信号は
“Ｌ”〜“Ｈ” （外部アドレス信号が“Ｌ”〜“Ｌ”の場合）内部アド
レス反転信号は“Ｌ”〜“Ｌ”，内部アドレス信号は
“Ｌ”〜“Ｌ” このアドレス相補信号は本回路では８ｂｉｔからなり、
２ビットを１／４ワードドライバデコーダに、６ビット
をロウプリデコーダに出力するものである。
【００２３】図２中、３０はＲＡＳ系初段回路、３１は
充電手段であるチャージアップトランジスタである。チ
ャージアップトランジスタ３１は、ワード線駆動信号を
チャージアップするＮチャネルＭＯＳトランジスタであ
り、その入力にはデコーダのリセット信号を用いてい
る。
充電手段であるチャージアップトランジスタである。チ
ャージアップトランジスタ３１は、ワード線駆動信号を
チャージアップするＮチャネルＭＯＳトランジスタであ
り、その入力にはデコーダのリセット信号を用いてい
る。
【００２４】図３中、Ｃ1 ，Ｃ2 はワード線駆動信号及
びデコード後のワード線駆動信号の負荷容量であり、Ｒ
1 ，Ｒ2 はそれぞれの配線抵抗である。すなわち、従来
はＣ1 ，Ｃ2 の負荷が大きくなるとチャージアップに時
間がかかり、高速、かつ、高効率にワード線電位を上昇
させることができなかったが、本実施例では、ワード線
駆動信号の配線経路をデコーダのリセット信号にてチャ
ージアップし、ワード線駆動信号の立ち上がりをすばや
く行うことで、ブースト効果の十分発揮できるレベル
（ＶCC−Ｔth）まで近づけ、その直後にワード線ブース
ト発生回路１０によりブーストすることで、高速、か
つ、効率良くワード線電位を上昇させることができる。
びデコード後のワード線駆動信号の負荷容量であり、Ｒ
1 ，Ｒ2 はそれぞれの配線抵抗である。すなわち、従来
はＣ1 ，Ｃ2 の負荷が大きくなるとチャージアップに時
間がかかり、高速、かつ、高効率にワード線電位を上昇
させることができなかったが、本実施例では、ワード線
駆動信号の配線経路をデコーダのリセット信号にてチャ
ージアップし、ワード線駆動信号の立ち上がりをすばや
く行うことで、ブースト効果の十分発揮できるレベル
（ＶCC−Ｔth）まで近づけ、その直後にワード線ブース
ト発生回路１０によりブーストすることで、高速、か
つ、効率良くワード線電位を上昇させることができる。
【００２５】この効果は、１つのワード線ブースト発生
回路１０で複数のワード線を駆動する場合に複数のチャ
ージアップトランジスタ３１を設けることでより効果的
となる。図４は本発明に係る半導体記憶装置の他の実施
例を示す図であり、本実施例の要部構成を示すブロック
図である。
回路１０で複数のワード線を駆動する場合に複数のチャ
ージアップトランジスタ３１を設けることでより効果的
となる。図４は本発明に係る半導体記憶装置の他の実施
例を示す図であり、本実施例の要部構成を示すブロック
図である。
【００２６】前述の一実施例ではチャージアップトラン
ジスタ３１を制御するためにデコーダからのリセット信
号を用いているが、本実施例では、デコーダからのリセ
ット信号に準じた信号、具体的にはワード線リセット信
号（ＰＲＤＸ）を用いたものである。ただし、ワード線
リセット信号（ＰＲＤＸ）は、アクティブ時に“Ｌ”と
なるため、前述の実施例と同様の動作となるように、本
実施例ではインバータＩ１を１個追加して設けている。
ジスタ３１を制御するためにデコーダからのリセット信
号を用いているが、本実施例では、デコーダからのリセ
ット信号に準じた信号、具体的にはワード線リセット信
号（ＰＲＤＸ）を用いたものである。ただし、ワード線
リセット信号（ＰＲＤＸ）は、アクティブ時に“Ｌ”と
なるため、前述の実施例と同様の動作となるように、本
実施例ではインバータＩ１を１個追加して設けている。
【００２７】図５に図４における各ノード電位を示す。
図６は本発明に係る半導体記憶装置のさらに他の実施例
を示す図であり、本実施例の要部構成を示すブロック図
である。図３及び図５に示す実施例では、ロウアドレス
信号が確定していないとプリロウデコーダ２により多重
選択のおそれがあるため、ロウアドレス信号が確定して
からチャージアップトランジスタ３１を制御する必要が
ある。
図６は本発明に係る半導体記憶装置のさらに他の実施例
を示す図であり、本実施例の要部構成を示すブロック図
である。図３及び図５に示す実施例では、ロウアドレス
信号が確定していないとプリロウデコーダ２により多重
選択のおそれがあるため、ロウアドレス信号が確定して
からチャージアップトランジスタ３１を制御する必要が
ある。
【００２８】そこで本実施例では、チャージアップトラ
ンジスタ３１の論理にアドレス信号を用いたものであ
る。すなわち、プリロウデコーダ２のアドレス入力によ
ってプリチャージトランジスタ（チャージアップトラン
ジスタ）３２がオンし、デコードされたワード線駆動信
号にチャージアップを開始し、すばやく上昇させる。そ
して、この直後にワード線ブースト発生回路１０を駆動
し、ワード線駆動信号にブーストレベルを持たせると
き、すでにチャージアップトランジスタ３２によってデ
コード後のワード線駆動信号はチャージアップを開始し
ているので短時間にブーストレベルに達することができ
る。
ンジスタ３１の論理にアドレス信号を用いたものであ
る。すなわち、プリロウデコーダ２のアドレス入力によ
ってプリチャージトランジスタ（チャージアップトラン
ジスタ）３２がオンし、デコードされたワード線駆動信
号にチャージアップを開始し、すばやく上昇させる。そ
して、この直後にワード線ブースト発生回路１０を駆動
し、ワード線駆動信号にブーストレベルを持たせると
き、すでにチャージアップトランジスタ３２によってデ
コード後のワード線駆動信号はチャージアップを開始し
ているので短時間にブーストレベルに達することができ
る。
【００２９】図７に図６における各ノード電位を示す。
なお、本実施例では、チャージアップトランジスタ３２
をデコード後のワード線駆動信号（ＷＤＱＺ）にチャー
ジアップするようにしているが、デコード前のワード線
駆動信号（ＷＤＲＺ）にもチャージアップするようにす
ることで、よりワード線電位の上昇が高速化できる。
なお、本実施例では、チャージアップトランジスタ３２
をデコード後のワード線駆動信号（ＷＤＱＺ）にチャー
ジアップするようにしているが、デコード前のワード線
駆動信号（ＷＤＲＺ）にもチャージアップするようにす
ることで、よりワード線電位の上昇が高速化できる。
【００３０】
【発明の効果】本発明では、充電手段により駆動信号発
生手段により発生されたワード線駆動信号がチャージア
ップでき、ワード線駆動信号をすばやく立ち上げること
ができるため、短時間でブースト効果が十分得られるレ
ベルを得ることができる。したがって、短時間にワード
線が所望のレベルに達するため、ワード線の負荷が大き
くなっても高速に情報の読み書きができる。
生手段により発生されたワード線駆動信号がチャージア
ップでき、ワード線駆動信号をすばやく立ち上げること
ができるため、短時間でブースト効果が十分得られるレ
ベルを得ることができる。したがって、短時間にワード
線が所望のレベルに達するため、ワード線の負荷が大き
くなっても高速に情報の読み書きができる。
【図１】一実施例の概略全体構成を示すブロック図であ
る。
る。
【図２】一実施例のチップレイアウトイメージでのブロ
ック図である。
ック図である。
【図３】一実施例の要部構成を示す回路図である。
【図４】他の実施例の要部構成を示す回路図である。
【図５】図４の各ノードにおける電位レベルを示す図で
ある。
ある。
【図６】さらに他の実施例の要部構成を示す回路図であ
る。
る。
【図７】図６の各ノードにおける電位レベルを示す図で
ある。
ある。
【図８】従来例のチップレイアウトイメージでのブロッ
ク図である。
ク図である。
【図９】従来例の要部構成を示す回路図である。
【図１０】図９の各ノードにおける電位レベルを示す図
である。
である。
１ センスアンプクロック系回路 ２ プリロウデコーダ ３ メインロウデコーダ ４ メモリセルアレイ ５ センスアンプ ６ コラムデコーダ ７ ＣＡＳ系回路 ８ ロウデコーダリセット発生回路 ９ ワード線ラッチ発生回路 １０ ワード線ブースト発生回路（駆動信号発生手
段） １１ プリワードドライバ発生回路 １２ ロウプリデコーダ １３ ワードドライバ発生回路 １５ ロウアドレスラッチ発生回路 １６ アドレスリセット発生回路 １７ ロウアドレス発生回路 １８ ロウアドレスストローブ発生回路 １９ ロウアドレスバッファ ２０ コラムアドレスストローブ ２１ データ入出力回路 ２２ ロウアドレスストローブ ２３ ブロックセレクト ３０ ＲＡＳ系初段回路 ３１ チャージアップトランジスタ（充電手段） ３２ プリチャージトランジスタ（充電手段） １０１ ＲＡＳ系初段回路 １０２ ワード線ブースト発生回路 １０３ プリロウデコーダ １０４ メインロウデコーダ １０５ Ｓ／Ａクロック系 １０６ ロウドライバ発生回路 １０７ ワード線ラッチ発生回路
段） １１ プリワードドライバ発生回路 １２ ロウプリデコーダ １３ ワードドライバ発生回路 １５ ロウアドレスラッチ発生回路 １６ アドレスリセット発生回路 １７ ロウアドレス発生回路 １８ ロウアドレスストローブ発生回路 １９ ロウアドレスバッファ ２０ コラムアドレスストローブ ２１ データ入出力回路 ２２ ロウアドレスストローブ ２３ ブロックセレクト ３０ ＲＡＳ系初段回路 ３１ チャージアップトランジスタ（充電手段） ３２ プリチャージトランジスタ（充電手段） １０１ ＲＡＳ系初段回路 １０２ ワード線ブースト発生回路 １０３ プリロウデコーダ １０４ メインロウデコーダ １０５ Ｓ／Ａクロック系 １０６ ロウドライバ発生回路 １０７ ワード線ラッチ発生回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6741−5Ｌ Ｇ１１Ｃ 17/00 ３０９ Ｄ
Claims (5)
- 【請求項１】メモリセルが接続されたワード線と、 電源電圧よりも高い電圧のワード線駆動信号を発生する
駆動信号発生手段と、 アドレス信号により選択されたときに該駆動信号発生手
段により発生されたワード線駆動信号を該ワード線に伝
えるデコード手段と、 該駆動信号発生手段から該デコード手段に該ワード線駆
動信号を伝える信号経路に接続された充電手段と、 を備え、 前記充電手段は、前記ワード線駆動信号が前記信号経路
に出力される前に該信号経路を充電することを特徴とす
る半導体記憶装置。 - 【請求項２】前記充電手段は、前記デコード手段をリセ
ットするリセット信号に基づいて選択的に活性化するこ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】前記アドレス信号が確定してから前記充電
手段を活性化することを特徴とする請求項１記載の半導
体記憶装置。 - 【請求項４】メモリセルが接続されたワード線と、 電源電圧よりも高い電圧のワード線駆動信号を発生する
駆動信号発生手段と、 第一アドレス信号及び前記ワード線駆動信号を受けるプ
リデコード手段と、 該プリデコード手段の出力及び第二アドレス信号を受け
るメインデコード手段と、 該駆動信号発生手段から該プリデコード手段に至る第一
信号経路、または、該プリデコード手段から該メインデ
コード手段に至る第二信号経路の少なくとも一方の信号
経路に接続された充電手段と、 を備え、 前記充電手段は、前記ワード線駆動信号が前記信号経路
に出力される前に前記第一信号経路、または前記第二信
号経路を充電することを特徴とする半導体記憶装置。 - 【請求項５】前記充電手段は、前記第一信号経路、及び
前記第二信号経路にそれぞれ接続されていることを特徴
とする請求項４記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28609992A JPH06139776A (ja) | 1992-10-23 | 1992-10-23 | 半導体記憶装置 |
| US08/117,773 US5428577A (en) | 1992-10-23 | 1993-09-08 | Semiconductor storage device having word-line voltage booster circuit with decoder and charger |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28609992A JPH06139776A (ja) | 1992-10-23 | 1992-10-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06139776A true JPH06139776A (ja) | 1994-05-20 |
Family
ID=17699931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28609992A Withdrawn JPH06139776A (ja) | 1992-10-23 | 1992-10-23 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5428577A (ja) |
| JP (1) | JPH06139776A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007077801A1 (ja) | 2005-12-28 | 2007-07-12 | International Business Machines Corporation | 電流消費低減化のためのメモリ・システムおよびその方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5222040A (en) * | 1990-12-11 | 1993-06-22 | Nexcom Technology, Inc. | Single transistor eeprom memory cell |
| JP3226426B2 (ja) * | 1994-09-27 | 2001-11-05 | 松下電器産業株式会社 | 半導体メモリ及びその使用方法並びに画像プロセッサ |
| US5724286A (en) * | 1994-12-14 | 1998-03-03 | Mosaid Technologies Incorporated | Flexible DRAM array |
| US5671153A (en) * | 1995-02-24 | 1997-09-23 | Phillips Petroleum Company | Chemical reactor feed control |
| KR0145886B1 (ko) * | 1995-07-25 | 1998-11-02 | 김광호 | 반도체 메모리장치의 컬럼 디코더 |
| US5793383A (en) * | 1996-05-31 | 1998-08-11 | Townsend And Townsend And Crew Llp | Shared bootstrap circuit |
| US5801997A (en) * | 1997-06-24 | 1998-09-01 | Etron Technology, Inc. | Ping-pong boost circuit |
| KR100284744B1 (ko) * | 1999-01-20 | 2001-03-15 | 윤종용 | 고속 어드레스 디코더를 구비하는 반도체 메모리장치 및 이의 어드레스 디코딩 방법 |
| US6700822B1 (en) | 2002-05-15 | 2004-03-02 | Taiwan Semiconductor Manufacturing Company | Pre-decoder for glitch free word line addressing in a memory device |
| US6735146B2 (en) * | 2002-09-10 | 2004-05-11 | Texas Instruments Incorporated | System and method for pulling electrically isolated memory cells in a memory array to a non-floating state |
| KR100535814B1 (ko) * | 2004-05-31 | 2005-12-09 | 삼성전자주식회사 | 서브워드라인 드라이버의 안정된 부스팅 마진을 얻을 수있는 워드라인 제어신호 발생회로, 워드라인 제어신호발생방법, 및 그것을 구비한 반도체 메모리 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63129596A (ja) * | 1986-11-18 | 1988-06-01 | Nec Corp | デコ−ダ回路 |
| JPH07109701B2 (ja) * | 1987-11-30 | 1995-11-22 | 株式会社東芝 | キャッシュメモリ |
| JPH02308499A (ja) * | 1989-05-23 | 1990-12-21 | Toshiba Corp | 連想メモリ |
| JP2507164B2 (ja) * | 1990-10-04 | 1996-06-12 | 三菱電機株式会社 | 半導体記憶装置 |
-
1992
- 1992-10-23 JP JP28609992A patent/JPH06139776A/ja not_active Withdrawn
-
1993
- 1993-09-08 US US08/117,773 patent/US5428577A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007077801A1 (ja) | 2005-12-28 | 2007-07-12 | International Business Machines Corporation | 電流消費低減化のためのメモリ・システムおよびその方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5428577A (en) | 1995-06-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |