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DE69426355T2 - Umfangreiche Datenbusarchitektur - Google Patents

Umfangreiche Datenbusarchitektur

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Publication number
DE69426355T2
DE69426355T2 DE69426355T DE69426355T DE69426355T2 DE 69426355 T2 DE69426355 T2 DE 69426355T2 DE 69426355 T DE69426355 T DE 69426355T DE 69426355 T DE69426355 T DE 69426355T DE 69426355 T2 DE69426355 T2 DE 69426355T2
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DE
Germany
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data bus
sense amplifiers
pairs
bit line
lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69426355T
Other languages
English (en)
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DE69426355D1 (de
Inventor
Richard C. Foss
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mosaid Technologies Inc
Original Assignee
Mosaid Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=22847293&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=DE69426355(T2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Mosaid Technologies Inc filed Critical Mosaid Technologies Inc
Application granted granted Critical
Publication of DE69426355D1 publication Critical patent/DE69426355D1/de
Publication of DE69426355T2 publication Critical patent/DE69426355T2/de
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Description

    GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf das Gebiet der integrierten Halbleiterspeicher und insbesondere auf den Aufbau eines sehr großen dynamischen Speichers mit wahlweisem Zugriff (DRAM), wie er im Oberbegriff des Anspruchs 1 beschrieben ist.
  • Eine entsprechende DRAM-Einrichtung ist aus einem Artikel von Inoue M. et al. mit dem Titel "A 16-Mbit DRAM with a Relaxed Sense-Amplifier-Pitch Open-Bit-Line Architecture", IEEE Journal of Solid State Circuits, New York, NY, USA, Oktober 1988, 23, Nr. 5, Seiten 1104-1112 bekannt.
    • HINTERGRUND DER ERFINDUNG
  • Ein Halbleiter-DRAM (Direktzugriffsspeicher)besteht typischerweise aus parallelen Paaren von Bitleitungen, welche Wortleitungen (word-lines) kreuzen. Eine Ladungsspeicherzelle befindet sich an den Schnittstellen von Bitleitungen und Wortleitungen, wobei jede Zelle aus einem Ladungsspeicherkondensator besteht, der über einen Zellenzugrifisfeldeffektiransistor (FET) für den Zugriff auf eine Bitleitung verbunden ist, wobei der FET von einer Wortleitung aus freigeschaltet wird. Jedes Bitleitungspaar ist mit einem Abfrageverstärker verbunden, der über einen Zugriffstransistor, welcher durch einen Y-Decoder freigeschaltet wird, mit einem Datenbus verbunden ist. Die Datenbusse befinden sich auf dem Chip parallel zu den Wortleitungen und parallel zu einem Streifen von zugehörigen Abfrageverstärkern und senkrecht zu den Bitleitungen. Lese- und Schreibeverstärker sind mit den Datenbussen verbunden.
  • Wenn die Kapazität der DRAMs zunimmt, so wird es zunehmend wichtiger, die Größe des Chips, in welche dieser integriert ist, minimal zu machen, um die Ausbeute zu erhöhen und um die Kosten pro Bit auf den DRAMs zu vermindern.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung ist ein DRAM-Aufbau, der den auf einem Chip für eine gegebene Größe eines DRAM verwendeten räumlichen Platzbedarf signifikant vermindert und der gleichzeitig einen Aufbau bereitstellt, der für eine gegebene Chipgröße eine signifikante vergrößerte Speicherkapazität aufnehmen kann. Er kann breitere Datenbusse bereitstellen, was eine größere Bandbreite liefert, die für anwendungsspezifische Speicher (ASMs) oder eingebettete Speicher in ASIC-Einrichtungen zweckmäßig ist. Bei einer solchen Anwendung könnte ein breiter Datenbus direkt ohne weitere Decodierung verwendet werden, da Daten den Chip nicht verlassen müssen, der durch die Anzahl von Anschlüssen an der Chippackung eines integrierten Schaltkreises (fertig konfektionierter integrierter Schaltkreischip) beschränkt ist. Die vorliegende Erfindung vermeidet das Erfordernis nach getrennten Datenbussen für jeden Streifen von Abfrageverstärkern und verbindet stattdessen zwei oder mehr Abfrageverstärker mit verschiedenen Streifen von primären Datenbuspaaren und die Datenbuspaare über Datenbusabfrageverstärker mit einem sekundären Datenbus, der vorzugsweise parallel zu den Spalten des DRAM verläuft. Streifen von Bitleitungsabfrageverstärkern sind mit dem primären Datenbus über Zugriffs-FETs verbunden, die durch ein Auswahlsignal eines Spaltenfeldes freigeschaltet werden.
  • Die vorstehend erwähnten Aufgaben werden durch einen DRAM gelöst, wie er durch den anhängenden Anspruch 1 definiert wird.
  • Die Datenbusabfrageverstärker sind mit dem sekundären Datenbus über zweite Zugriffstransistoren verbunden, die von Y-Decodem freigeschaltet werden können. In der Tat können auch zusätzliche Datenbusabfrageverstärker über Isolations-FETs parallel mit den primären Datenbussen und mit den zweiten Zugriffstransistoren verbunden sein. Durch Freischalten bzw. Einschalten oder Ausschalten bzw. Begrenzen der Isolations-FETs können auswählbare Spalten von Datenbusabfrageverstärkern freigeschaltet werden, wodurch sie als Seitencaches verwendet werden können, und Seiten von Datenbits speichern, um sie zu schreiben, oder welche aus den Spalten der Speicherzeilen ausgelesen worden sind.
  • Demnach werden die primären Datenbusse von vielen Arrays bzw. Feldern gemeinsam verwendet. Da mehrere parallele Datenbusse, die jeweils zu einer Spalte aus Bitleitungsabfrageverstärkern gehören, nicht erforderlich sind, wird ein beträchtlicher Platz auf dem Chip eingespart. Die Datenbusabfrageverstärker können als Cache-Speicher dienen und in der Ausführungsform mit mehreren parallelen Datenbusabfrageverstärkern können die Datenbusabfrageverstärker mehrfache Seiten von Daten in dem Cache halten.
  • Gemäß einer Ausführungsform der Erfindung besteht ein DRAM aus einem Feld bzw. Array aus Bitlineabfrageverstärkern, wobei Spalten der Bitlineabfrageverstärker durch Arrayauswahlsignale auswählbar sind, um Ladung zwischen einer ausgewählten Spalte von Bitlineabfrageverstärkern und entsprechenden primären Datenbuspaaren aufzubringen, wobei jede Reihe aus Bitlineabfrageverstärkern dasselbe primäre Datenbuspaar verwendet, und welche weiterhin Datenbusabfrageverstärker aufweist für das Aufbringen von Ladung zwischen einem Datenbuspaar und einem sekundären Datenbus.
  • Gemäß einer weiteren Ausführungsform beinhaltet der oben beschriebene DRAM weiterhin mehrere Datenbusabfrageverstärker, die über eine Isolationsvorrichtung parallel mit jedem primären Datenbuspaar verbunden ist, sowie eine Vorrichtung zum Freischalten und Abtrennen der Spalten der mehreren Datenbusabfrageverstärker gemeinsam, um die Spalten aus mehreren Datenbusabfrageverstärkern mit entsprechenden Datenbuspaaren zu verbinden oder von diesen zu trennen, wodurch auswählbare Spalten der mehreren Abfrageverstärker mit den primären Datenbuspaaren verbunden werden können.
  • Gemäß einer weiteren Ausführungsform der Erfindung besteht ein dynamischer Speicher mit wahlweisem Zugriff (DRAM) aus Paaren von Bitleitungen, wobei jedes Paar mit einem Bitleitungsabfrageverstärker verbunden ist, Wortleitungen die Bitleitungspaare kreuzen und damit ein Feld bilden, Ladungsspeicherzellen, die mit den Bitleitungen verbunden sind und die jeweils einen Freigabeeingang haben, der mit einer Wortleitung verbunden ist, wobei die Bitlineabfrageverstärker zu einem Feld verschaltet sind, Paare von primären Datenbussen über erste Zugriffstransistoren mit mehreren entsprechenden Bitlineabfrageverstärkern in jeder Reihe des Feldes bzw. Arrays verbunden sind, mit einer Vorrichtung zum Freischalten von Spalten der ersten Zugriffstransistoren, Datenbusabfrageverstärkern, die jeweils mit einem entsprechenden Datenbuspaar verbunden sind, einem sekundären Datenbus, wobei der sekundäre Datenbus über die zweiten Zugriffstransistoren mit den Datenbusabfrageverstärkern verbunden ist, und mit einer Vorrichtung zum Freischalten der zweiten Zugriffstransistoren, wodurch jedes primäre Datenbuspaar von mehreren Abfrageverstärkern in einer entsprechenden Reihe des Feldes gemeinsam verwendet werden kann und der sekundäre Datenbus durch mehrere primäre Datenbuspaare gemeinsam verwendet werden kann.
  • Gemäß einer anderen Ausführungsform weist der oben beschriebene DRAM weiterhin mehrere Datenbusabfrageverstärker auf, die über eine Isolationsvorrichtung parallel mit jedem primären Datenbuspaar und mit den zweiten Zugriffstransistoren verbunden sind, und eine Vorrichtung zum Freischalten und Freigeben von Spalten der mehreren Datenbusabfrageverstärker, um die Spalten der mehreren Datenbusabfrageverstärker gemeinsam mit den entsprechenden Datenbuspaaren zu verbinden oder von diesen zu trennen, wobei Spalten der mehreren Abfrageverstärker mit den entsprechenden Datenbuspaaren verbunden werden können und diese abfragen können.
    • KURZE EINFÜHRUNG IN DIE FIGUREN
  • Man erhält ein besseres Verständnis der Erfindung durch Lesen der folgenden Beschreibung der Erfindung unter Bezug auf die anschließenden Zeichnungen, von denen:
  • Fig. 1 ein Diagramm eines Teils eines DRAMs gemäß dem Stand der Technik ist,
  • Fig. 2 ein Diagramm eines Teils eines DRAMs gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung ist,
  • Fig. 3A und 3B Zeitablaufdiagramme sind, die bei der Veranschaulichung des Lesens und Schreibens in der bevorzugten Ausführungsform verwendet werden,
  • Fig. 4 ein Diagramm eines Teils des DRAM gemäß einer weiteren Ausführungsform der vorliegenden Erfindung ist, und
  • Fig. 5 ein Diagramm eines Teils eines DRAMs ist, welches zwei zusätzliche Ausführungsformen der Erfindung veranschaulicht.
    • GENAUE BESCHREIBUNG DER ERFINDUNG
  • Gemäß Fig. 1 sind in einem DRAM nach dem Stand der Technik Bitleitungspaare 1 mit Bitleitungsabfrageverstärkern 3 verbunden. Wortleitungen 5 kreuzen die Bitleitungen und Ladungsspeicherzellen, die aus Ladungsspeicherkondensatoren 7 bestehen, die in Reihe mit Zellzugriffstransistoren 9 (FETs) geschaltet sind, befinden sich an den Schnittpunkten der Wortleitungen und der Bitleitungen. Die Transistoren 9 werden durch die benachbarten Wortleitungen 5 freigeschaltet.
  • Die Abfrageverstärker sind über Datenbuszugriffstransistoren (FETs) 13 mit Datenbusleitungen 11 verbunden. Die FETs 13 werden von den Ausgängen von Y-Decodern 15 freigeschaltet. Leseverstärker 17 und Schreibeverstärker 18 sind mit den Datenbusleitungen 11 verbunden.
  • Wie es allgemein bekannt ist, werden Daten, die über Schreibverstärker auf dem Datenbus ankommen, durch die Abfrageverstärker erfaßt und es wird das volle logische Datenniveau an den Bitleitungen 1 angelegt. Nach dem Freischalten der FETs 9 von einer der Wortleitungen, wird die Ladung auf den zugehörigen Bitleitungen durch die FETs auf die Ladungsspeicherkondensatoren geleitet, wodurch ein Schreibezyklus vollendet wird.
  • Um einen Lesezyklus durchzuführen, wird ein Abfrageverstärker freigeschaltet, ein Bitleitungspaar wird vorgeladen und es wird an eine Wortleitung ein logisches Niveau angelegt. Hierdurch wird ein FET freigeschaltet, was ermöglicht, daß die Ladung von einem Zellenkondensator auf die zugehörige Bitleitung abgegeben wird. Der Abfrageverstärker erfaßt die Ladung, stellt das volle logische Niveau in der Zelle wieder her und treibt den Datenbus. Das resultierende Signal auf dem Datenbus wird durch einen Datenbusleseverstärker abgefragt.
  • Eine Ausführungsform der vorliegenden Erfindung ist in Fig. 2 dargestellt. Der Datenbus 11 gemäß Fig. 1 wird nunmehr als ein sekundärer Datenbus 11 bezeichnet, mit welchem Lese- und Schreibeverstärker 17 verbunden sind, wie im Stand der Technik. Der Zugriff auf den Datenbus 11 erfolgt jedoch nicht direkt von den Abfrageverstärkern aus, sondern von primären Datenbuspaaren 19. Die primären Datenbuspaare 19 verlaufen in Zeilen bzw. Reihen, vorzugsweise auf entgegengesetzten Seiten einer Reihe von Bitleitungsabfrageverstärkern 3. In einer Ausführungsform ist jedes der primären Datenbuspaare 19 mit einem Paar von Leitungen des sekundären Datenbusses 11 über einen Datenbusabfrageverstärker 21 verbunden. Der Aufbau der Datenbusabfrageverstärker ist ähnlich demjenigen eines Bitleitungsabfrageverstärkers; in Fig. 4 wird einer schematisch dargestellt und beschrieben. Jeder Datenbusabfrageverstärker ist mit einem primären Datenbuspaar verbunden sowie über ein Paar von zweiten Zugriffstransistoren 23 mit einem Paar von Leitungen des sekundären Datenbusses 11. Auf diese Weise können logische Paare entgegengesetzter Polarität der primären Datenbusse DB0, /DB0, DB1, /DB1 mit logischen Paaren entgegengesetzter Polarität der sekundären Datenbusleitungen IB0, /IB0, IB1, /IB1 verbunden werden.
  • Ein Y-Decoder 25 ist mit den Gates der zweiten Zugriffs-FETs 23 verbunden, die mit jedem Paar von Datenbusabfrageverstärkern 19 verbunden sind, welche mit Paaren entgegengesetzter Logik der primären Datenbusse verbunden sind. Leseverstärker 17 und Schreibeverstärker 18 sind mit jedem Paar von sekundären Datenbusleitungen 11 verbunden.
  • Jeder Bitleitungsabfrageverstärker ist mit einem primären Datenbuspaar 19 verbunden, welches parallel zu den Bitleitungen verläuft, und zwar über primäre Datenbuszugriffstransistoren (FETs) 27. Die Gates der FETs 27, welche mit Bitleitungsabfrageverstärkern 3 in einer Spalte verbunden sind, sind miteinander und mit einer Feldauswahllogikleitung 29, das heißt Array Select 0, Array Select 1, usw. verbunden, die jeweils zu einem Array bzw. Feld von Ladungsspeicherzellen 7 gehören, welche von einer Gruppe von Wortleitungen freigeschaltet werden.
  • Man betrachte nun die Fig. 3A und 3B, um die Betriebsweise der in Fig. 2 dargestellten Ausführungsform zu verstehen. Um in den Ladungszellen gespeicherte Daten zu lesen, wird zunächst eine Wortleitung 5 (WL) freigeschaltet. Die in der Speicherzelle gespeicherte Ladung wird auf die Bitleitung übertragen und dann werden zu dem Zeitpunkt, welcher als "Bitleitungsabfrage" gekennzeichnet ist, die Bitleitungen durch den Bitleitungsabfrageverstärker 3 abgefragt. Die Bitleitungen 1 (BL, /BL) werden schnell auf ein volles logisches Niveau aufgeladen.
  • Im Anschluß an eine ausreichende Zeit für das Aufladen wird an einer Array- Auswahlleitung 29 (z. B. Array Select 0) für ein Intervall ein Logiksignal angelegt, welches die FETs 27 freischaltet. Wenn die FETs 27 im leitenden Zustand sind, beginnt das Datenbuspaar 19 sich langsam von den Bitleitungen aufzuladen. Das Datenbuspaar wird dann durch den Datenbusabfrageverstärker 21 abgefragt, was zu einem schnellen Anstieg der Spannung des Datenbuspaares auf ein volles logisches Niveau (DB, /DB) führt.
  • Auf diese Weise können die Daten, welche in dem gesamten Array von Bitleitungsabfrageverstärkern gespeichert sind, welche in einem modernen DRAM viele Tausende von Bits repräsentieren, in einem einzigen Vorgang auf ein Array von Datenbusabfrageverstärkern übertragen werden.
  • Mit dem Anlegen einer Adresse an den Y-Decoder 25, welche die FETs 23 adressiert, werden die Logikniveaus auf ausgewählten Datenbuspaaren auf Paare von Leitungen des sekundären Datenbusses 11 übertragen, um durch den Leseverstärker 17 gelesen zu werden.
  • Um etwas in den Speicher zu schreiben (Fig. 3B), werden Logikniveaus entgegengesetzter Polarität auf die sekundären Datenbuspaare geschrieben durch Schreibeverstärker 18 (DB/DB). Die Datenbusabfrageverstärker 21 werden durch den Y-Decoder 25 freigeschaltet, der ein Adreßsignal empfängt und decodiert. Mit dem Freischalten der Abfrageverstärker werden die Logikniveaus auf dem sekundären Datenbus erfaßt und die Logikniveaus (DB, 1DB) der Datenbuspaare 19 werden auf volles Logikniveau gebracht.
  • Ein Logiksignal wird dann an einer Wortleitung (WL) angelegt, gefolgt durch das Freischalten der Zugriffs-FETs 27 des primären Datenbusses durch ein Arrayauswahlsignal. Die Ladung auf dem zugehörigen Datenbuspaar 19 steigt langsam an, gefolgt durch eine Abfrage von dem Bitleitungsabfrageverstärker 3. Die Spannung des Bitleitungspaares verändert sich dann schnell zu entgegengesetzten Polaritäten des vollen Logikniveaus auf jeder Bitleitung des Paares (BL, /BL). Durch die ausgewählte Wortleitung werden die Zellzugriffs-FETs 7 freigeschaltet und die Ladung auf jeder Bitleitung läuft durch den zugehörigen Zellzugriffs-FET zu seinem Zellkondensator für eine Speicherung.
  • Man sieht demnach, daß die primären Datenbusse von vielen Feldern gemeinsam verwendet werden bzw. viele Felder sich die primären Datenbusse teilen und damit beträchtliche Fläche auf dem Chip einsparen, da die Datenbusse nach dem Stand der Technik (analog zu dem sekundären Datenbus der vorliegenden Ausführungsform) nicht in jedem Array erforderlich sind.
  • Man beachte, daß der sekundäre Datenbus als ein zentrales Rückgrat in dem DRAM angeordnet werden kann, wobei die primären Datenbusse senkrecht in entgegengesetzten Richtungen von hier wegführen und die DRAM-Felder bzw. -Arrays spiegelbildlich zu beiden Seiten des Rückgrats angeordnet sind. Es können zwei getrennte parallele sekundäre Datenbusse vorhanden sein oder sie können beide denselben sekundären Datenbus nach dem Time-Sharing-Prinzip verwenden. Das gemeinsame Verwenden bzw. Teilen eines sekundären Datenbusses durch zwei spiegelbildliche DRAM-Arrays ist möglich, indem einfach die Y-Decoder so adressiert werden, daß sie steuern, welches primäre Datenbuspaar welches DRAM-Arrays zu einem bestimmten Zeitpunkt Zugriff auf den sekundären Datenbus hat.
  • Gemäß einer anderen Ausführungsform werden mehrere Datenbusabfrageverstärker parallel mit jedem Bitleitungspaar verbunden, jedoch jeweils isoliert von dem Bitleitungspaar durch eine Isolationseinrichtung, wie z. B. einen FET.
  • Ein Datenbusabfrageverstärker, der für die Parallelschaltung geeignet ist, ist in Fig. 4 dargestellt. Ein Gate jeweils eines Paares von FETs 31 eines Leitfähigkeitstyps ist mit einem entsprechenden FET eines Paars von FETs 33 des entgegengesetzten Leitfähigkeitstyps verbunden. Das Gate eines der FETs eines Leitfähigkeitstyps ist mit einem Datenbus DB des Datenbusleitungspaars über einen optionalen Isolations-FET 35 verbunden, und das Gate des anderen der FETs des einen Leitfähigkeitstyps ist mit dem anderen Datenbus IDB des Datenbuspaares über einen ähnlichen optional vorhandenen Isolations-FET 35 verbunden. Die FETs 35 werden freigeschaltet (leitfähig gemacht) durch ein Logikniveau /ISOLATION, welches an ihren Gates angelegt wird.
  • Im Betrieb kann irgendeine Spalte von Datenbusabfrageverstärkern verwendet werden durch Anlegen eines Logikniveaus /ISOLATION an die Gates der FETs 35, während ein Logikniveau ISOLATION (Sperren) an den Gates der FETs 35 aller anderen Spalten von Datenbusabfrageverstärkern angelegt wird. Dies stellt eine Einrichtung für die Auswahl derjenigen Abfrageverstärker bereit, die verwendet werden, um die Bitleitungspaare in einem Lesevorgang abzufragen, oder um den sekundären Datenbus für die Anwendung von Datenlogikniveaus auf die Bitlinepaare in einem Schreibvorgang abzufragen. Da jeder Abfrageverstärker das Logikniveau eines Bits speichert, kann jeder Streifen von Abfrageverstärkern eine Seite von Bits speichern, und durch Freischalten jeder Spalte von Abfrageverstärkern können viele Seiten von Bits in dem Cache gespeichert werden. Dies ermöglicht es, daß Tausende von Bits in einem einzigen Vorgang in die Cache- Register übertragen werden können.
  • Weitere Ausführungsformen sind in Fig. 5 dargestellt. In dieser Ausführungsform werden, statt daß Datenbuspaare 19 von einer einzelnen Reihe von Bitleitungsabfrageverstärkern geteilt werden, Datenbuspaare 19 geteilt bzw. gemeinsam verwendet (im Multiplexbetrieb), und zwar durch mehr als eine Reihe von Bitleitungsabfrageverstärkern (zwei Reihen von Bitleitungsabfrageverstärkern sind dargestellt). Fig. 5 veranschaulicht auch das direkte Datenbusabfragen.
  • Entsprechend der letztgenannten Ausführungsform werden alle Datenbuspaare 19 mit dem Eingang eines Leseverstärkers 37, 39 und dem Ausgang eines Schreibeverstärkers 38, 40 parallel verbunden. Es wird kein sekundärer Datenbus verwendet, durch die Ausgänge Dout und Din der Lese- und Schreibeverstärker, können letztere mit einer zentralen Spalte von elektrischen Leitern verbunden werden. Die primären Datenbusse können entweder von der Form sein, wie sie unter Bezug auf Fig. 2 beschrieben wurde, oder sie können nach einem Multiplexsystem geschaltet sein, wie unten noch beschrieben wird.
  • Die Lese- und Schreibeverstärker arbeiten so, daß sie direkt aus den primären Datenbussen lesen bzw. in diese schreiben und es muß kein Y-Decoder verwendet werden.
  • Wie oben bereits erwähnt, können die primären Datenbusse über eine Multiplexschaltung mit mehr als einer Reihe von Bitleitungsabfrageverstärkern verbunden sein. Demnach verwenden beispielsweise die Bitleitungsabfrageverstärker 3A und 3B, 4A und 4B, etc. die primären Datenbusse 19 gemeinsam. Die eine Multiplexschaltung aufweisenden Datenbusse 19 können mit einem Streifen aus Datenbusabfrageverstärkern 21 verbunden sein, wie es in Fig. 2 dargestellt ist, oder sie können direkt mit Lese- und Schreibeverstärkern verbunden sein, wie es in Fig. 5 dargestellt ist.
  • Fig. 3 zeigt, wie die Bitleitungsabfrageverstärker mit den zugehörigen Datenbussen 19 über FETs 27 verbunden sind, die durch ein Logiksignal Array Select 0 oder 1 freigeschaltet werden, welches an ihren Gates angelegt wird. In der vorliegenden Ausführungsform gilt dies auch für die Bitleitungsabfrageverstärker 3A und 4A, jedoch sind die Bitleitungsabfrageverstärker 3B und 4B mit dem Datenbus 19 über FETs 28 verbunden. Ein separates Arrayauswahllogiksignal wird an den Gates der FETs 28 angelegt, wobei dieses als "Array Select 0 oder 1, gerade" und das erstgenannte als "Array Select 0 oder 1, ungerade" bezeichnet wird.
  • Im Betrieb wird, um den Streifen von Bitlineabfrageverstärkern A mit dem Datenbus 19 freizuschalten, ein Logiksignal Array Select 0 ungerade an den Gates der FETs 27 angelegt, die zu den Abfrageverstärkern 3A gehören. Um den Streifen aus Bitlineabfrageverstärkern 4A freizuschalten, für den Zugriff auf den Datenbus 19, wird ein Logiksignal Array Select 1 ungerade an den Gates der FETs 27 angelegt, die zu den Abfrageverstärkern 4A gehören. Um den Streifen von Bitlineabfrageverstärkern 3B freizuschalten, damit sie auf den Datenbus 19 zugreifen können, wird ein Logiksignal Array Select 0 gerade an den Gates des FET 28 angelegt, der zu dem Streifen von FETs gehört, die den Bitlineabfrageverstärkern 3B zugeordnet sind. Um den Streifen von Abfrageverstärkern 4B für den Zugriff auf den Datenbus 19 freizuschalten, wird ein Logiksignal Array Select 1 gerade an den Gates der FETs 28 angelegt, die zu dem Streifen von Bitlineabfrageverstärkern 4B gehören.
  • Demnach kann der Datenbus 19 in einer Multiplexschaltung sowohl mit Reihen als auch mit Spalten von Abfrageverstärkern verbunden werden.
  • Eine Person, welche die vorliegende Erfindung versteht, kann sich nunmehr alternative Strukturen und Ausführungsformen oder Variationen der obigen vorstellen. All diese, die in den Rahmen der anhängenden Ansprüche fallen, werden als Teil der vorliegenden Erfindung angesehen.

Claims (10)

1, Dynamischer Direktzugriffsspeicher (DRAM) mit:
(a) Paaren von Bitleitungen (BL0, /BL0), wobei jedes Paar mit einem entsprechenden ersten Bitleitungsabfrageverstärker (3A, 4A) verbunden ist,
(b) Word-Leitungen (WL0, WL1, WL2), welche die Paare von Bitleitungen kreuzen,
(c) Ladungsspeicherzellen (7), die mit den Bitleitungen verbunden sind und die jeweils über einen Freigabeeingang mit einer Word-Leitung verbunden sind,
(d) wobei die ersten Bitleitungsabfrageverstärker in einer zweidimensionalen Anordnung geschaltet sind,
(e) Paare von Leitungen (19), die über die ersten Zugriffstransistoren (27) mit mehreren entsprechenden der ersten Bitleitungsabfrageverstärker (3A, 4A) in jeder Reihe der Anordnung verbunden sind,
(f) und mit Einrichtungen für das Freigeben von Spalten aus ersten Zugriffstransistoren,
dadurch gekennzeichnet, daß
(g) die Paare von Leitungen Paare von primären Datenbusleitungen sind, und
(h) daß mehrere Datenbusabfrageverstärker (21) mit jedem primären Datenbuspaar (19) über entsprechende Isolationstransistoren (35) verbunden sind:
2. DRAM nach Anspruch 1 mit den weiteren Merkmalen: zweite Bitleitungsabfrageverstärker (3B, 4B), die in einer Anordnung geschaltet sind, wobei Paare der primären Datenbusse (19) über weitere Zugriffstransistoren (28) mit den zweiten Bitleitungsabfrageverstärkern verbunden sind, Einrichtungen für das Freigeben eines Streifens bzw. Abschnittes einer Spalte der ersten Transistoren von einer ersten logischen Anordnungsauswahlquelle (Anordnungsauswahl 0 ungerade), Einrichtungen für das Freigeben eines weiteren Streifens einer Spalte der ersten Transistoren von einer zweiten logischen Anordnungsauswahlquelle (Anordnungsauswahl 1 ungerade), Einrichtungen für das Freigeben eines Streifens einer Spalte der weiteren Transistoren von einer dritten logischen Anordnungsauswahlquelle (Anordnungsauswahl 0 gerade), und Einrichtungen für das Freigeben eines weiteren Streifens einer Spalte der weiteren Transistoren von einer weiteren logischen Anordnungsauswahlquelle (Anordnungsauswahl 1 gerade), wobei mehrere Reihen von Bitleitungsabfrageverstärkern, eine Reihe, die aus den ersten Bitleitungsabfrageverstärkern (3A, 4A) besteht und eine weitere Reihe, die aus den zweiten Bitleitungsabfrageverstärkern (3B, 4B) besteht, wahlweise mit demselben primären Datenbus verbunden werden kann.
3. DRAM nach Anspruch 1 oder 2, wobei die Datenbusabfrageverstärker (21) Lese- und Schreibeverstärker aufweisen, deren Eingang bzw. Ausgang jeweils mit einem entsprechenden primären Datenbuspaar (19) verbunden ist für das direkte Lesen aus den und das direkte Schreiben in die primären Datenbuspaare (19).
4. DRAM nach Anspruch 1 oder 2, welcher weiterhin einen sekundären Datenbus (11) aufweist, wobei der sekundäre Datenbus über zweite Zugriffstransistoren (23) mit den Datenbusabfrageverstärkern (21) verbunden ist, und mit Einrichtungen (25) für das Freigeben der zweiten Zugriffstransistoren, wodurch der zweite Datenbus von mehreren primären Datenbuspaaren geteilt bzw. gemeinsam verwendet werden kann.
5. DRAM nach Anspruch 1, 2, 3 oder 4 mit einem anwendungsspezifischen Speicher (ASM.
6. DRAM nach einem der Ansprüche 1 bis 5, mit einem eingebetteten Speicher in einer anwenderspezifischen, integrierten Schaltkreiseinrichtung (ASIC-Einrichtung).
7. DRAM nach einem der vorstehenden Ansprüche, welcher weiterhin Einrichtungen für das Freigeben und Blockieren von Spalten der mehreren Datenbusabfrageverstärker (21) aufweist, um mehrere Datenseiten in einem Cache zu speichern.
8. Verfahren für das Zugreifen auf einen Speicher:
Freigeben bzw. Freischalten von Ladungsspeicherzellen, die mit Bitleitungspaaren (BL0, /BL0) verbunden sind unter Verwendung von Word-Leitungen (WL0, WL1, WL2), welche die Bitleitungspaare kreuzen,
Abfragen gespeicherter Ladung für freigegebene Ladungsspeicherzellen durch erste Bitleitungsabfrageverstärker (3A, 4A),
wahlweises Verbinden erster Bitleitungsabfrageverstärker mit Paaren von Leitungen (19) über erste Zugriffstransistoren (27), und dadurch gekennzeichnet, daß die Paare von Leitungen Paare von primären Datenbussen sind,
und gekennzeichnet durch wahlweises Verbinden jedes Paares von primären Datenbussen mit mehreren Datenbusabfrageverstärkern (21) über entsprechende Isolationstransistoren (35).
9. Verfahren nach Anspruch 8, welches weiterhin das Freigeben und Blockieren von Spalten der primären Datenbusabfrageverstärker aufweist, um mehrere Seiten von Daten in einem Cache zu speichern.
10. Verfahren nach Anspruch 8 oder 9, welches weiterhin aufweist, daß Ladung weiterer Ladungsspeicherzellen über zweite Bitleitungsabfrageverstärker (3B, 4B) abgefragt wird, und daß die zweiten Bitlineabfrageverstärker wahlweise mit Paaren der primären Datenbusse verbunden werden über weitere Zugriffstransistoren (28), wobei die weiteren Ladungsspeicherzellen durch dieselben Word-Leitungen (WL0, WL1, WL2) freigegeben werden, wie die Zellen, die mit den ersten Paaren von Bitleitungen verbunden sind.
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