DE69127317T2 - Halbleiterspeicherschaltung - Google Patents

Description

• Die vorliegende Erfindung betrifft eine Halbleiterspeicherschaltung und insbesondere ein Leseverstärker-Schaltungssystem, das für einen dynamischen RAM (Speicher mit wahlfreiem Zugriff) verwendet wird.
Beschreibung der verwandten Technik
• Einen dynamischen RAM hat man zum Beispiel als eine Halbleiterspeicherschaltung verwendet, die digitale Informationen im Speicher speichert und die diese digitalen Informationen bedarfsweise daraus ausliest und an ein externes Gerät überträgt. Dieser dynamische RAM ist eine Halbleiterschaltung mit einer Vielzahl von Speicherzellen, in denen Daten gespeichert werden. Jede Speicherzelle besteht aus einem Transistor und einem Speicherkondensator und zeigt "0" oder "1" an, je nachdem, ob Ladung im Speicherkondensator vorhanden ist oder nicht. Ferner ist dieser Transistor mit Bitleitungen (Datenleitungen) und Wortleitungen verbunden, über die Informationen gelesen oder geschrieben werden. Das heißt, wenn in einer Speicherzelle gespeicherte Daten ausgelesen werden, wird an die Wortleitungen eine hohe Spannung angelegt, die den Transistor einschaltet, um über eine Bitleitung eine Ladung in einem Speicherkondensator zu detektieren. Ferner wird im Falle des Schreibens der Speicherkondensator über die Bitleitung geladen. Bei so einer Dynamikzellen-Speicherschaltung kann die Ladung im Speicherkondensator gehalten werden, indem die Wortleitung auf eine niedrige Spannung gesetzt wird, die den Transistor ausschaltet. Aufgrund eines geringen Leckstroms verringert sich diese Ladung wird jedoch allmählich. Dementsprechend wird der dynamische RAM in vorbestimmten Zeitintervallen einer Auffrischung (Neueinschreibung) unterzogen, um die verringerte Ladung wiederaufzufüllen. Da die zu detektierende Ladung in einem dynamischen RAM klein ist, wird eine besondere Verstärkerschaltung verwendet, ein sogenannter Leseverstärker, die mit hoher Empfindlichkeit und hoher Geschwindigkeit lesen kann und die wiederaufgefrischt werden kann. Dieser Verstärker ist zum Beispiel mit einem Paar Bitleitungen verbunden, die jeweils mit Speicherzellen verbunden sind.
• Mit den Jahren hat der Integrationsgrad von Schaltungen aufgrund der Fortschritte der Feinwerktechnologie schnell zugenommen, so daß ein hohes Speichervermögen und eine hohe Leistung erzielt werden. Dies wird jedoch von verschiedenartigen Problemen begleitet. Zum Beispiel verursacht die Erzielung hoher Dichte aufgrund von Hochintegration der Schaltungen geringe Bitleitungs-Abstände, was eine Zunahme der Kopplungskapazität zwischen einem Paar Bitleitungen selbst und zwischen benachbarten Bitleitungen zur Folge hat. Wenn daher Informationen über eine Bitleitung aus einer Speicherzelle ausgelesen werden, wird die abzufühlende und zu verstärkende Speicherzelle durch eine Schwingung einer benachbarten Bitleitung direkt beeinflußt. Wenn die in der Speicherzelle gespeicherte Information aufgrund des Einflusses durch die benachbarte Bitleitung umgekehrt wird, kann die Übertragung der Information nicht präzise durchgeführt werden, was in einem System, das einen dynamischen RAM verwendet, einen fehlerhaften Betrieb verursacht. Zum Beispiel die JP-OS 61-255591 offenbart eine konventionelle Technologie, bei das Potential zwischen den benachbarten Bitleitungen festeingestellt wird, um den Einfluß der Kapazität zwischen den benachbarten Bitleitungen zu verringern, was das oben erwähnte Problem beseitigt. Bei so einer konventionellen Technologie ist das Lesen/Neueinschreiben jedoch über ein Paar Bitleitungen durchzuführen, die mit dem Leseverstärker verbunden sind, obwohl nur eine Speicherzelle gelesen wird. Dementsprechend fließt durch eine nicht für Schreibschwingungen verwendete Bitleitung zusätzlicher Strom zum Laden und Entladen. Daher besteht das Problem, daß nicht nur der Stromverbrauch erhöht wird, sondem auch der Verstärkungsbetrieb des Leseverstärkers verlangsamt wird.
• Die allgemeine Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterspeicherschaltung zu schaffen, die einen durch eine Kopplungskapazität des Abfühl- und Verstärkungsbetriebs zwischen den benachbarten Bitleitungen verursachten schädlichen Einfluß unter Verwendung einer anderen Technologie als der konventionellen beseitigen kann, wobei der Nachteil beseitigt wird, daß zusätzlicher Strom fließt, und die bei hoher Betriebsgeschwindigkeit ein hohes Maß an Betriebssicherheit und die Eigenschaft eines niedrigen Stromverbrauchs hat.
• Eine Halbleiterspeicherschaltung gemäß der vorliegenden Erfindung ist in Anspruch offenbart. Die Ansprüche 2 bis 8 offenbaren besondere Ausführungsformen der Erfindung.
• Der Schutzumfang der vorliegenden Erfindung ergibt sich aus der folgenden detaillierten Beschreibung und speziellen Beispielen, wobei die verwendeten bevorzugten Ausführungsformen nur zu Darstellungszwecken angegeben sind, da sich für den Fachmann aus der detaillierten Beschreibung verschiedene Änderungen und Modifikationen ergeben, die im Schutzumfang der vorliegenden Erfindung liegen.
• Die Merkmale und Vorteile der vorliegenden Erfindung ergeben sich vollständiger aus der folgenden detaillierten Beschreibung der bevorzugten Ausführungsformen der Erfindung unter Bezugnahme auf beigefügten Zeichnungen, in denen:
• Fig. 1 ein Funktions-Blockdiagramm ist, das eine Ausführungsform darstellt, in der eine Halbleiterspeicherschaltung gemäß der vorliegenden Erfindung auf einen dynamischen RAM angewandt wird,
• Fig. 2 ein Beispiel für die Anordnung eines Teils eines Leseverstärkers in der in Fig. 1 gezeigten Ausführungsform ist, und
• Fig. 3 eine Skizze ist, die Signalformen darstellt, die den Betrieb des in Fig. 2 gezeigten Beispiels anzeigen.
• Eine Ausführungsform der Halbleiterspeicherschaltung gemäß der vorliegenden Erfindung wird nun unter Bezugnahme auf die beigefügten Zeichnungen im Detail erläutert.
• Es wird auf Fig. 1 Bezug genommen, die ein Funktions-Blockdiagramm ist, das eine Ausführungsform anzeigt, in der die Halbleiterspeicherschaltung auf einen dynamischen RAM angewandt wird. Der dynamische RAM ist eine Halbleiterspeicherschaltung, die für einen Lese- und Schreibbetrieb eine Reihenadresse in einem Reihenadreß-Hinweissignal (RAS) empfängt und eine Spaltenadresse in einem Spaltenadreß-Hinweissignal (CAS) empfängt und die in vorbestimmten Zeitintervallen einen Auffrischbetrieb durchführt, um Daten neuemzuschreiben, die in Speicherzellen 22 gespeichert sind, die jeweils aus einer Dynamik-Speicherzelle bestehen. Ein Timing-Generator 10 empfängt das Reihenadreß-Hinweissignal und das Spaltenadreß-Hinweissignal, um Spaltendecoder 1 2 zu steuern, und steuert außerdem über Steuerleitungen TGO und TG1 Schalttransistoren 18. Jeder Spaltendecoder 1 ist eine Schaltung, die dafür eingerichtet ist, Bitleitungen (Datenleitungen) der Speicherzellen 22 auszuwählen, die durch Adreßsignale A&sub0; bis An angezeigt werden. Die Schalttransistoren 18 verbinden Leseverstärker 14 und Speicherzellen 22 über die Steuerleitungen TG0, TG1 miteinander und sind mit Knoten und SA der Leseverstärker 14 verbunden. Jeder Leseverstärker 14 verstärkt eine Information in einer Speicherzelle 22, die durch die Datenleitungen bezeichnet wird, überträgt dann die Information an einen Ausgangspuffer 16 und kann die Information in der Speicherzelle 22 mit einem hohen Grad an Empfindlichkeit und hoher Geschwindigkeit neueinschreiben. Der Puffer 16 überträgt die vom Leseverstärker empfangene digitale Information an ein externes Gerät (das nicht gezeigt ist). Die Reihendecoder 20 steuern die durch die Adreßsignale A&sub0; bis An angezeigten Wortleitungen selektiv an und greifen auf die Speicherzellen 22 zu. Ein Schalttransistor 24 verbindet eine Bitleitungs-Spannungsquelle VBL und die Speicherzellen 22 in Übereinstimmung mit Steuersignalen aus einer Steuerleitung PR0 und einer Steuerleitung PR1 miteinander. Jeder der Schalttransistoren 18, 24 besteht aus mehreren Transistoren, die als Schalter dienen und die unabhängig voneinander in Übereinstimmung mit einem vorbestimmten Signal gesteuert werden.
• Fig. 2 ist eine Detailskizze, die einen Teil der Schaltung in dem in Fig. 1 gezeigten Funktions-Blockdiagramm darstellt, der die vorliegende Erfindung direkt betrifft. Man beachte hier, daß dieser Schaltplan der Kürze der Beschreibung halber eine Schaltungsanordnung mit zwei Dynamik-Speicherzellen zeigt. In einer praktischen Halbleiterspeicherschaltung sind jedoch viele Speicherzellen in einer dem Speichervermögen des Speichers entsprechenden Zahl zweidimensional angeordnet, um einen dynamischen RAM zu bilden.
• In dieser Halbleiterspeicherschaltung sind ein Paar Bitleitungen BL, und zwei Wortleitungen WL0, WL1 über kreuz angeordnet, und an deren Kreuzungspunkten sind Dynamik-Speicherzellen 22-0, 22-1, die jeweils aus einem MOS-Transistor bestehen, damit verbunden. Die Bitleitung BL ist mit einem Leseverstärkerknoten SA eines NMOS-Transistors 18-0, der dafür eingerichtet ist, als Antwort auf ein Steuersignal aus der Steuerleitung TG0, die mit einem Gate verbunden ist, ein- und ausgeschaltet zu werden, über eine Drain-Source-Strecke verbunden. Ähnlich ist die Bitleitung BL mit dem Leseverstärkerknoten eines NMOS-Transistors 18-1, der dafür eingerichtet ist, als Antwort auf ein Steuersignal aus der Steuerleitung TG1, die mit einem Gate verbunden ist, ein- und ausgeschaltet zu werden, über eine Drain-Source-Strecke verbunden.
• Ein Leseverstärker 14, der dafür eingerichtet ist, durch Aktivierungsknoten S6, AS6 aktiviert zu werden, um ein Potential zwischen einem Paar Bitleitungen abzufühlen und zu verstärken, ist zwischen den Leseverstärkerknoten SA, verbunden. Der Leseverstärker 14 enthält NMOS-Transistoren 14a, 14b und PMOS- Transistoren 14c, 14d. Die Source-Anschlüsse der NMOS-Transistoren 14a, 14b sind gemeinsam mit dem Aktivierungsknoten S6 verbunden, und ihre Drain- Anschlüsse sind mit den Leseverstärkerknoten SA bzw. verbunden. Die PMOS- Transistoren 14c, 14d sind an ihren Source-Anschlüssen gemeinsam mit dem Aktivierungsknoten AS6 verbunden und an ihren Drain-Anschlüssen mit den Leseverstärkerknoten SA bzw. verbunden. Die Gate-Anschlüsse des NMOS- Transistors 14a und des PMOS-Transistors 14c sind gemeinsam mit dem Leseverstärkerknoten verbunden, und weiterhin sind die Gate-Anschlüsse des NMOS- Transistors 14b und des PMOS-Transistors 14d gemeinsam mit dem Leseverstärkerknoten SA verbunden.
• Weiterhin wird an das Paar Bitleitungen BL, mittels Schalttransistoren wie NMOS-Transistoren 24-0, 24-1 oder dergleichen eine Bitleitungs-Setzspannung VBL aus einer Bitleitungs-Spannungsquelle (das heißt, einer Stromquelle zum vorher Laden) angelegt. An das Gate des NMOS-Transistors 24-0, der als ein Schalter dient, wird ein Steuersignal PR0 angelegt, und seine Source ist mit der Bitleitung BL verbunden, während an seinen Drain die Bitleitungsspannung VBL angelegt wird. Weiterhin wird an das Gate des NMOS-Transistors 24-1 ein Steuersignal PR1 angelegt, und seine Source ist mit der Bitleitung verbunden, während an seinen Drain die Bitleitungs-Setzspannung VBL angelegt wird.
• Unter Bezugnahme auf Fig. 3, die eine Skizze ist, die Betriebs-Signalformen darstellt, die mit der in Fig. 1 gezeigten Anordnung erhalten werden, wird nun der Betrieb der in Fig. 2 gezeigten Anordnung beschrieben. Übrigens gibt der durch die gestrichelte Linie in Fig. 3 angezeigte Teil einen Potentialzustand der Wortleitung WL0 während eines nichtausgewählten Modus an.
• Zum Beispiel wird angenommen, daß in der Speicherzelle 22-0 eine Angabe "H" gespeichert ist. Nachfolgend wird der Lesebetrieb dieser Speicherzelle 22-0 erläutert.
• Vor dem Zeitpunkt ta in Fig. 3, wenn die Steuersignale PR0 und PR1 "H" zeigen, werden die NMOS-Transistoren 24-0, 24-1 eingeschaltet, und dementsprechend werden die Leseverstärkerknoten SA, und die Bitleitungen BL, auf die Bitleitungsspannung VBL vorhergeladen.
• Wenn die Steuersignale PR0 und PR1 im Zeitpunkt ta von "H" auf "L" umgeschaltet werden, werden die NMOS-Transistoren 24-0, 24-1 ausgeschaltet, und dementsprechend werden Bitleitungen BL, und die Leseverstärkerknoten SA, auf der Bitleitungsspannung VBL gelassen.
• Es wird angenommen, daß die Wortleitung WL0 ausgewählt wird, so daß sie im Zeitpunkt tb auf einen Erhöhungspegel hochgezogen wird. In diesem Zeitpunkt ist die Wortleitung WL1 nicht ausgewählt, so daß sie "L" aufrechterhält. Aufgrund des Hochziehens der Wortleitung WL0 wird die Speicherzelle 22-0 ausgewählt, und die Angabe "H" wird von der Speicherzelle 22-0 auf die Bitleitung BL und den Leseverstärkerknoten SA übertragen. Zum Beispiel wird zwischen dem Paar Bitleitungen BL, ein Potential ΔV erzeugt, das durch die Summe einer Ladung in der Speicherzelle und eines Bitleitungs-Ladungswertes bestimmt ist. Eine Bitleitung und der Leseverstärkerknoten werden auf der Bitleitungsspannung VBL gehalten, falls eine Parasitätkapazität zwischen ihnen und einer Signalleitung vernachlässigt wird.
• Im Zeitpunkt tc werden die Steuersignale TG0, TG1 von "H" auf "L" erniedrigt. Danach werden die NMOS-Transistoren 18-0, 18-1 ausgeschaltet, und dementsprechend werden der Leseverstärkerknoten SA und die Bitleitung BL bzw. der Leseverstärkerknoten und die Bitleitung voneinander getrennt.
• Um als nächstes den Leseverstärkungsbetrieb zu starten, werden im Zeitpunkt td die Aktivierungsknoten S6/AS6 vom Pegel der Bitleitungs-Setzspannung VBL auf "L" bzw. "H" geändert. Die Aktivierungsknoten S6, AS6 sind Knoten, die dem anderen Leseverstärker (der nicht gezeigt ist) gemeinsam sind, jedoch ist die Parasitärkapazität der Leseverstärkerknoten SA, sehr viel kleiner als die der Bitleitungen BL, . Daher werden die Pegel der Aktivierungsleitungen S6/AS6 und der damit verbundenen Leseverstärkerknoten SA/ schnell verstärkt, um "H"/"L" zu erreichen. In diesem Zeitpunkt tragen die Bitleitungen BL/BL jeweils die folgenden Werte
• BL: VBL+Dv, : VBL
• Um danach die Impedanz der Bitleitungs-Setzspannung VBL auf der Bitleitung BL auf einem niedrigen Wert zu halten, wird im Zeitpunkt te das Steuersignal PR1 von "H" auf "L" gesetzt, so daß der NMOS-Transistor 24-1 eingeschaltet wird, und die Bitleitungs-Setzspannung VBL wird an die Bitleitung angelegt. Gleichzeitig wird im Zeitpunkt te das Steuersignal TG0 von "L" auf den Erhöhungspegel hochgezogen. Danach wird der NMOS-Transistor 18-0 eingeschaltet, und dementsprechend wird eine Bitleitung BL mit dem Leseverstärkerknoten SA verbunden, so daß diese Bitleitung BL über den Leseverstärkerknoten SA geladen wird. Die andere Bitleitung trägt die Bitleitungs-Setzspannung VBL, da das Steuersignal TG1 "L" trägt.
• Wie oben erwähnt, sind die Aktivierungsknoten S6, AS6 dem anderen Leseverstärker gemeinsame Knoten. Da "L"/"H" aufgrund der Information von der anderen Bitleitung existiert&sub1; wirkt es dementsprechend, die Pegel der Aktivierungsknoten S6/AS6 und der Leseverstärkerknoten SA/SA auf die Bitleitungs-Setzspannung VBL zu ziehen, wie in Fig. 3 gezeigt. Da der NMOS-Transistor 18-1, der ausgeschaltet ist, die Bitleitung vom Leseverstärkerknoten SA trennt, ist übrigens der Ladungswert ungefähr die Hälfte, so daß die Rückkehr mit einem äußerst kleinen Wert verglichen mit dem Stand der Technik realisiert werden kann. Dementsprechend werden die Pegel der Aktivierungsknoten S6/AS6 und der Leseverstärkerknoten schnell auf den Erdpegel und den Stromquellenpegel zurückgebracht. Bei diesem Betrieb wird der Pegel der Bitleitung BL derjenige des Neueinschreibens, und das Neueinschreiben der gelesenen Speicherzelle 22-0 ist beendet.
• Man beachte, daß die vom Leseverstärker 14 verstärkten und ausgelesenen Daten mittels eines MOS-Transistors und dergleichen (nicht gezeigt), der mit den Leseverstärkerknoten SA, verbunden ist, auf einen Datenbus übertragen werden.
• Vorstehend ist der Lesebetrieb der Speicherzelle 22-0 für "H" erläutert worden. Der Lesebetrieb der Speicherzelle 22-0 für "L" wird durch einen ähnlichen Prozeß wie oben erwähnt durchgeführt.
• In dieser Ausführungsform können die folgenden Vorteile erzielt werden:
• (a) Da der NMOS-Transistor 18-1 durch das Steuersignal TG1 ausgeschaltet wird, das in dem in Fig. 3 gezeigten Zeitpunkt "L" aufweist, wird das Neueinschreiben der nichtausgewählten Bitleitung der Bitleitungen BL/ , zum Beispiel der Bitleitung , gesperrt, während der NMOS-Transistor 24-1 durch das Steuersignal PR1, das "H" aufweist, eingeschaltet wird, um die Bitleitung auf dem Pegel der Bitleitungs-Setzspannung VBL zu halten oder festeinzustellen. Dementsprechend ist es möglich, die Steigerung der Geschwindigkeit des Verstärkungsbetriebs des Leseverstärkers 14 anzuvisieren, und weiterhin ist es möglich, den Lade- und Entladestrom des Paares Bitleitungen BL/ zu verringern, da kein Laden und Entladen durch die Bitleitung durchgeführt wird. Ferner wird der Pegel der Bitleitung ein festeingestelltes Potential in bezug auf die benachbarte Bitleitung, und dementsprechend ist es möglich, den Einfluß der benachbarten Bitleitung, der möglicherweise während des Verstärkungsbetriebs des Leseverstärkers 1 4 auftritt, zu beseitigen. Daher ist es möglich, die Verbesserung der Leistung des Leseverstärkers 14 anzuvisieren.
• (b) In der oben erwähnten Ausführungsform wurde der Lesebetrieb erläutert. Während des Schreibbetriebs kann das Neueinschreiben nur für eine der Bitleitungen BL, durchgeführt werden, auf die zu schreiben möglicherweise gewünscht wird, ähnlich wie in der oben erwähnten Ausführungsform. Überdies sind das Wiederladen und Wiederentladen auf das vorher geladene Potential der Bitleitung, auf der das Schreiben nicht durchgeführt wird, das heißt, auf die Bitleitungs-Setzspannung VBL, nicht erforderlich, und dementsprechend ist es möglich, den Stromverbrauch deutlich zu verringern.
• Die vorliegende Erfindung ist nicht auf die oben beschriebene Ausführungsform zu beschränken, sondern es können verschiedene Änderungen und Modifikationen daran vorgenommen werden. Das heißt, es werden die folgenden Varianten angeboten:
• (i) In Fig. 2 sind nur die NMOS-Transistoren 18-0, 18-1 als Schalttransistoren vorgesehen, das heißt, die anderen NMOS-Transistoren 24-0, 24-1 können weggelassen werden. Ferner sind nur die NMOS-Transistoren 24-0, 24-1 vorgesehen, das heißt, die anderen NMOS-Transistoren 18-0, 18-1 können weggelassen werden. Obwohl der durch diese Anordnung erzielte Vorteil demjenigen, der durch die Anordnung erzielt wird, bei der beide Arten von NMOS-Transistoren 18-0, 18-1, 24-0, 24-1 vorgesehen sind, mehr oder weniger unterlegen ist, kann erwartet werden, daß der Verstärkungsbetrieb mit einer hohen Geschwindigkeit durchgeführt werden kann, während der Lade- und Entladestrom verringert werden kann, und daß der Einfluß der benachbarten Bitleitung, der während des Verstärkungsbetriebs auftritt, verringert werden kann.
• Ferner ist es möglich, andere Transistoren zu verwenden als die in Fig. 1 gezeigten NMOS-Transistoren 18-0, 18-1, 24-0, 24-1, die als Schalter dienen.
• (ii) Der Leseverstärker 14 kann aus anderen Transistoren als den in Fig. 2 gezeigten bestehen, oder es kann eine andere Schaltungsanordnung als die in Fig. 2 gezeigte verwendet werden.
• (iii) Obwohl Fig. 2 eine Schaltungsanordnung zeigt, bei der zwei Speicherzellen 22- 0, 22-1 verwendet werden, können die Zahl der Speicherzellen und die Zahlen der Bitleitungen BL, nach Wahl eingestellt werden.
• Wie oben im Detail erläutert, ist es gemäß dem ersten und dem fünften Aspekt der vorliegenden Erfindung möglich, die Geschwindigkeit des Verstärkungsbetriebs zu steigern, da das Neueinschreiben der nichtausgewählten Bitleitung eingeschränkt wird, um Änderungen im Pegel der nichtausgewählten Bitleitung einzuschränken, und es ist möglich, den Lade- und Entladestrom auf der nichtausgewählten Bitleitung zu verringern. Da Änderungen im Pegel der nichtausgewählten Bitleitung verringert werden können, ist es überdies möglich, die Leistung des Leseverstärkers zu steigern.
• Da gemäß dem neunten Aspekt der vorliegenden Erfindung vier Schalteinrichtungen vorgesehen sind, um das Neueinschreiben der nichtausgewählten Bitleitung zu sperren, und der Pegel der nichtausgewählten Bitleitung aufrechterhalten oder festeingestellt wird, ist es möglich, die Geschwindigkeit des Verstärkungsbetriebs des Leseverstärkers weiter zu steigern, und ist es möglich, den Lade- und Entladestrom auf der nichtausgewählten Bitleitung zu verringern. Ferner wird der Pegel der nichtausgewählten Bitleitung ein festeingestelltes Potential in bezug auf die benachbarte Bitleitung, so daß es möglich ist, den Einfluß der benachbarten Bitleitung, der während des Verstärkungsbetriebs des Leseverstärkers möglicherweise auftritt, deutlich zu verringern, wodurch es möglich ist, die Leistung des Leseverstärkers zu steigern.

Claims (8)

1. Halbleiterspeicherschaltung, in der Daten in einer Vielzahl von dynamischen Speicherzellen (22-0, 22-1) gespeichert werden, die an sich Kreuzungspunkten von Bit- und Wortleitungen (BL, , WL0, WL1) befinden und die innerhalb einer vorbestimmten Zeit durch einen Leseverstärker (14) aufgefrischt werden, um die so gespeicherten Daten zu halten, enthaltend

eine erste Bitleitung (BL), die mit einem ersten Leseknoten (SA) des Leseverstärkers (14) verbunden ist,

eine zweite Bitleitung ( ), die mit einem zweiten Leseknoten ( ) des Leseverstärkers (14) verbunden ist,

eine erste Schalteinrichtung (18-0), die zwischen der ersten Bitleitung (BL) und dem ersten Leseknoten (SA) verbunden ist und dafür eingerichtet ist, auf ein erstes Steuersignal (TG0) zu antworten, um die erste Bitleitung (BL) selektiv mit dem ersten Leseknoten (SA) zu verbinden, und

eine zweite Schalteinrichtung (18-1), die zwischen der zweiten Bitleitung (BL) und dem zweiten Leseknoten ( ) verbunden ist und dafür eingerichtet ist, auf ein zweites Steuersignal (TG1) zu antworten, um die zweite Bitleitung (BL) selektiv mit dem zweiten Leseknoten ( ) zu verbinden,

dadurch gekennzeichnet, daß der erste (18-0) oder der zweite (18-1) Schalter der jeweiligen nichtausgewählten Bitleitung (BL, ) nur während der Aktivierung des Leseverstärkers ausgeschaltet ist.

2. Halbleiterspeicherschaltung wie in Anspruch 1 angegeben, wobei die erste und die zweite Schalteinrichtung (18-0, 18-1) jeweils ein MOS-Transistor mit n Kanälen sind.

3. Halbleiterspeicherschaltung wie in Anspruch 1 angegeben, wobei der Leseverstärker (14) einen ersten und einen zweiten Transistor, die jeweils ein MOS- Transistor mit n Kanälen sind, und einen dritten und einen vierten Transistor aufweist, die jeweils ein MOS-Transistor mit p Kanälen sind, und wobei Drain- Anschlüsse des ersten und des dritten Transistors mit dem ersten Leseknoten (SA) verbunden sind und Drain-Anschlüsse des zweiten und des vierten Transistors mit dem zweiten Leseknoten ( ) verbunden sind.

4. Halbleiterspeicherschaltung gemäß Anspruch 1, die weiterhin folgendes enthält:

-eine Bitleitungs-Spannungsquelle (VBL) zum vorher Laden der ersten (BL) und der zweiten ( ) Bitleitung auf eine vorbestimmte Spannung,

eine dritte Schalteinrichtung (24-0), die zwischen der ersten Bitleitung und der Bitleitungs-Spannungsquelle (VBL) angeordnet ist und dafür eingerichtet ist, auf ein drittes Steuersignal (PR0) zu antworten, um die Bitleitung (BL) selektiv mit der Bitleitungs-Spannungsquelle (VBL) zu verbinden, und

eine vierte Schalteinrichtung (24-1), die zwischen der zweiten Bitleitung ( ) und der Bitleitungs-Spannungsquelle (VBL) angeordnet ist und dafür eingerichtet ist, auf ein viertes Steuersignal (PR1) zu antworten, um die zweite Bitleitung ( ) selektiv mit der Bitleitungs-Spannungsquelle (VBL) zu verbinden.

5. Halbleiterspeicherschaltung wie in Anspruch 4 angegeben, wobei die Steuerung derart durchgeführt wird, daß die dritte (24-0) oder die vierte (24-1) Schalteinrichtung der jeweiligen nichtausgewählten Bitleitung (BL, ) nur während der Aktivierungszeitdauer des Leseverstärkers eingeschaltet ist.

6. Halbleiterspeicherschaltung wie in Anspruch 4 angegeben, wobei die dritte (24-0) und die vierte (24-1) Schalteinrichtung jeweils ein MOS-Transistor mit n Kanälen sind.

7. Halbleiterspeicherschaltung wie in Anspruch 4 angegeben, wobei der Leseverstärker (14) einen ersten und einen zweiten Transistor, die jeweils ein MOS- Transistor mit n Kanälen sind, und einen dritten und einen vierten Transistor aufweist, die jeweils ein MOS-Transistor mit p Kanälen sind, und wobei Drain-Anschlüsse des ersten und des dritten Transistors mit dem ersten Leseknoten (SA) verbunden sind und Drain-Anschlüsse des zweiten und des vierten Transistors mit dem zweiten Leseknoten ( ) verbunden sind.

8. Halbleiterspeicherschaltung wie in Anspruch 4 angegeben, wobei, wenn beim Neueinschreiben entweder die erste Bitleitung (BL) oder die zweite Bitleitung ( ) nicht ausgewählt wird, das Neueinschreiben der nichtausgewählten Bitleitungsseite gesperrt wird und der Pegel der nichtausgewählten Bitleitungsseite aufrechterhalten oder festeingestellt wird.