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Die Erfindung betrifft einen Halbleiterspeicher und
insbesondere einen Hochgeschwindigkeits-Seriellzugriffsspeicher.
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Seriellzugriffsspeicher werden zur Verarbeitung digitaler
Videosignale oder zum Verzögern van Datensignalen
verwendet. Typische Seriellzugriffsspeicher sind derart
aufgebaut, daß eine Anzahl von Speicherzellen in einer
Matrixform aus Zeilen und Spalten angeordnet sind und
Speicherzellen sequentiell zum Lesen oder zum Schreiben von Daten
adressiert werden. Nachdem eine Anzahl von Bits in einer
vorgegebenen Reihenfolge sequentiell in die entsprechenden
Speicherzellen eingeschrieben wurden, werden die
obengenannten einzelnen Speicherzellen sequentiell zum Lesen der
obengenannten vorgegebenen Reihenfolge adressiert. Auf
diese Weise wird eine vorgegebene Verzögerung für die
einzelnen Datensignale aufgrund des Seriellzugriffsspeichers
erreicht.
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Hinsichtlich des Leistungsverbrauch und der Dichte des
Speichers werden dynamische Speicherzellen im
Seriellzugriffsspeicher verwendet. Die dynamischen Speicherzellen
sind vorteilhaft, um einen Speicher mit großer
Speicherkapazität zu schaffen, und arbeiten mit geringem
Leistungsverbrauch. Andererseits ist ihre Betriebsgeschwindigkeit,
insbesondere die Lesegeschwindigkeit, relativ gering.
Aufgrunddessen wird eine gewisse Verzögerung beim Lesen der
Speicherzelle der Anfangsadresse beim Seriellzugriff
unausweichlich
eingefügt, wenn der Seriellzugriff gestartet
wird.
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Beim Betrieb erfolgt das Lesen der Speicherzelle oder
-zellen der Anfangsadresse in Richtung auf die Speicherzelle
oder -zellen der Endadresse sequentiell, und nachdem die
Speicherzelle oder -zellen der Endadresse adressiert
wurden, wird ein neuer Zyklus des Seriellzugriffs erneut von
der Speicherzelle oder -zellen der Anfangsadresse begonnen.
Es tritt jedoch bei der Bildverarbeitung häufig auf, daß
die Speicherzelle oder -zellen der Anfangsadresse direkt
auf nachdem auf eine Speicherzelle oder -zellen eine
Zwischenadresse, die nicht die Anfangs- oder die Endadresse
ist, zugegriffen wurde durch Rücksetzen einer
Adress-Schaltung wie eines Schieberegisters. In einem solchen Fall
wurden jedoch keine Vorbereitungen für den Speicher oder die
Speicherzellen der Anfangsadresse zum Lesen getroffen, da
die Speicherzelle oder -zellen der Anfangsadresse bereits
adressiert wurden. Dementsprechend erfordert es eine
zusatzliche Zeit zum Datenlesen aus der Speicherzelle
oder -zellen der Anfangsadresse, und aufgrunddessen kann ein
Hochgeschwindigkeits-Lesebetrieb nicht erwartet werden.
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Eine Halbleiter-Speichervorrichtung gemäß den Oberbegriffen
der Ansprüche 1 bzw. 4 ist aus der EP-A-0031950 bekannt.
Diese Speichervorrichtung ist ein serieller Speicher wie
oben beschrieben mit dynamischen Speicherzellen.
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Die EP-A-0129651 zeigt eine Speichervorrichtung, die sowohl
statische Speicherzellen als auch dynamische Speicherzellen
verwendet. Dieser Speicher ist jedoch kein
Seriellzugriffsspeicher.
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Es ist eine Aufgabe der Erfindung, einen Halbleiterspeicher
zu schaffen, der mit hoher Geschwindigkeit auch zum Lesen
der Speicherzelle oder -zellen der Anfangsadresse
betreibbar ist.
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Es ist eine weitere Aufgabe der Erfindung, einen
Hochgeschwindigkeits-First-In-First-Out-Speicher (FIFO) zu
schaffen.
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Die Erfindung ist in den Ansprüchen 1 und 4 definiert.
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Als Resultat können eine hohe Geschwindigkeit und große
Kapazität der Speichervorrichtung erfindungsgemäß erreicht
werden.
Kurzbeschreibung der Zeichnungen:
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Fig. 1 ist ein Blockdiagramm eines Grundkonzeptes der
Erfindung;
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Fig. 2 ist ein schematisches Blockdiagramm eines
Seriellspeichers gemäß einer ersten Ausführungsform der Erfindung;
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Fig. 3 ist ein schematisches Schaltungsdiagramm einer im
Speicher gemäß Fig. 2 verwendeten Speicherzelle;
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Fig. 4 ist ein schematisches Schaltungsdiagramm eines Teils
einer dynamischen Speicherzelle, die im Speicher gemäß Fig.
2 verwendet wird;
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Fig. 5 ist ein schematisches Schaltdiagramm eines Teils
eines Feldes dynamischer Speicherzellen;
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Fig. 6 ist ein schematisches Blockdiagramm eines
Seriellspeichers gemäß einer weiteren Ausführungsform der
Erfindung;
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Fig. 7 ist ein Zeitablaufdiagramm zur Erläuterung des
Betriebs des Speichers gemäß Fig. 2.
Detaillierte Beschreibung der Erfindung:
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Bezugnehmend auf Fig. 1 wird das Grundkonzept der Erfindung
erläutert.
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Eine Speicherebene eines Seriellspeichers gemäß der
Erfindung ist aus einem Feld A1 statischer Speicherzellen und
Feldern A&sub2; und A&sub3; dynamischer Speicherzellen aufgebaut.
Insbesondere ist den statischen Speicherzellen die
Anfangsadresse "0" bis zur Adresse "a", die im Feld A1 enthalten
sind, zugeordnet, während den dynamischen Speicherzellen
die verbleibenden Adressen "a+1...b", "b+1...c", "c+1...d",
"d+1"..."i"..."k" zugeordnet sind, in den Feldern A2 und
A3, wie durch die Pfeile dargestellt ist.
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Im Betrieb wird die statische Speicherzelle (-zellen) der
Anfangsadresse "0" zunächst angesprochen, und anschließend
werden die statischen Speicherzellen der Adresse "i" bis
"a" sequentiell angesprochen. Nach dem Zugriff auf die
statische Speicherzelle(n) bei (n) bei "a" werden die
dynamischen Speicherzellen im Feld A2 nacheinander von der
Adresse "a+1" bis "b" angesprochen, und anschließend werden
die dynamischen Speicherzellen im Feld A3 von der Adresse
"b+1" bis "c" angesprochen. Dann werden die Zellen des
Feldes A2 sequentiell von "c+1" bis "d" angesprochen und
anschließend die Zellen des Feldes A3 von "d+1" bis "e".
Durch Wiederholung des obengenannten Zugriffs auf die
Felder A2 und A3 alternierend erreicht der Zugriff die
Endadresse "k". Nachdem auf die Speicherzelle in "k"
zugegrif fen wurde, wird die nächste Adresse, auf die
zugegriffen wird, zur Anfangsadresse "0" zurückgeführt.
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Während auf die Speicherzellen des Feldes A1 sequentiell
zugegriffen wird, nimmt das Feld A2 einen
Vorbereitungszustand ein, in dem eine Vorbereitung zum Lesen für die
einzelnen Speicherzellen des Feldes A2 und ihrer
Peripherschaltungen durchgeführt wird. Die Vorbereitung, die für
das Feld A2 durchgeführt wird, umfaßt das Vorladen der
Zahlenleitungen und das Lesen der Speicherzelleninformation.
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In gleicher Weise, während das Feld A2 angesprochen wird,
nimmt das Feld A3 einen Vorbereitungszustand ein. Wenn
dementsprechend der Zugriff auf die Speicherzelle(n) der
Adresse "a" des Feldes A1 beendet ist, kann auf die
Speicherzelle(n) bei "a+1" des Feldes A2 direkt zugegriffen
werden.
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Ebenso kann nach dem Zugriff auf die Speicherzelle(n) bei
"b" des Feldes A2 auf die Speicherzelle(n) bei "b+1" des
Feldes A3 direkt zugegriffen werden.
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Andererseits ist das Feld A1 aus statischen Speicherzellen
aufgebaut, und dementsprechend ist keine Vorbereitung für
den Zugriff darauf erforderlich.
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Dementsprechend kann auf die Speicherzelle(n) bei "0" des
Feldes A1 mit hoher Geschwindigkeit zugegriffen werden,
selbst wenn die Zugriffsadresse unerwartet von "i" auf "0"
geändert wird.
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Fig. 2 zeigt einen Seriellzugriffsspeicher gemäß der
Erfindung.
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Ein Speicherplatz der Speichervorrichtung besteht aus einem
Unterfeld A1 aus statischen Speicherzellen mit 8 Bytes (64
Bit), Unterfeldern A2 und A3 aus dynamischen
Speicherzellen. Jedes der Unterfelder A2 und A3 ist aus 568 (71 x 8)
Bytes zusammengesetzt. In jedem der Felder A2 und A3 sind
Wortleitungen in Zeilen und Bitleitungen in Spalten
angeordnet. Das Feld A1 ist von einer Struktur mit 8 Wörtern x
1 Byte (8 Bits). Die Struktur jeder der statischen
Speicherzellen ist in Fig. 3 dargestellt. Die statische
Speicherzelle ist aus einem Paar Verarmungstransistoren QD1
und QD2 und einem Paar Flip-Flop-Transistoren Q&sub1; und Q&sub2;
aufgebaut. Ein Paar Schreibtortransistoren Q&sub3; und Q&sub4; mit
Gates, die ein Schreibspalten-Auswahlsignal φWYi erhalten,
das von einer Schreibauswahlschaltung 5 erzeugt wird, und
mit Sources oder Drains, die mit einem Bit von
Schreibdatenleitungen WD und verbunden sind. Ein Paar gesteuerter
Inverter IV1 und , die durch ein
Lesespalten-Auswahlsignal φRYi freigegeben werden, das durch eine
Leseauswahlschaltung 6 erzeugt wird, sind zwischen die Speicherzelle
und ein Bit von Lesedatenleitungen RD und geschaltet.
Die Schreibauswahlschaltung 5 und die Leseauswahlschaltung
6 sind für das Feld A1 zum byteweisen seriellen Auswählen
von 8 Bytes der Speicherzellen im Feld A1 vorgesehen.
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Ein Teil der Felder A2 und A3 ist in Fig. 4 dargestellt.
Jede der dynamischen Speicherzellen DMC ist aus einem
Speichertransistor Q7 mit einem Gate, das mit einer
Speicherkapazität C versehen ist, einem Schreibtransistor Q&sub5;, der
zwischen eine Bit-Schreibleitung WB und den Kondensator C
geschaltet ist und ein Gate aufweist, das mit einer
Schreib-Unterwortleitung WWS verbunden ist, das mit dem
Ausgang eines Endtores WG verbunden ist, mit einem ersten
Eingang, der mit einer Schreibwort-Leitung WW verbunden
ist, und einem zweiten Eingang, der mit einem
Schreibspalten-Auswahlsignal φWYi versorgt wird, und einem
Lesetransistor Q&sub6;, der zwischen den Speichertransistor Q&sub7; und einer
Lesewortleitung RRB verbunden ist und ein Gate aufweist,
das mit einer Lesewortleitung RW verbunden ist. Bei dieser
Ausführungsform werden acht Speicherzellen in der gleichen
Zeile gleichzeitig ausgewählt. Aufgrunddessen sind jeweils
aneinandergrenzende 8 Bit-Schreibleitungen WB mit 8
Datenschreibleitungen WD über 8
Schreibspalten-Auswahltransistoren QWY verbunden, die durch das
Schreibspalten-Auswahlsignal φWYi ausgewählt werden. Entsprechend werden jeweils
acht aneinandergrenzende Bit-Leseleitungen RB mit acht
Datenleseleitungen RD über acht
Spaltenlese-Auswahltransistoren QRY verbunden, die durch ein Spaltenlese-Auswahlsignal
φRYi freigegeben werden.
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Eine Zeilenschreib-Auswahlschaltung 7 und eine
Spaltenschreib-Auswahlschaltung 3 sind für das Feld A2 vorgesehen,
um Daten auf den Datenschreibleitungen WD einem
ausgewählten Byte (8) von Speicherzellen zuzuführen. Die
Zeilenschreib-Auswahlschaltung 7 wählt seriell 71 Wort-
Schreibleitungen WW aus, während die
Spaltenschreib-Auswahlschaltungen 3 seriell acht Bytes von Bit-Leitungen
auswählt. Eine Zeilenlese-Auswahlschaltung 8 und eine
Spaltenlese-Auswahlschaltung 4 sind für das Feld A2 zum Lesen von
Daten von ausgewählten acht Zahlenleseleitungen auf acht
Datenleseleitungen RD vorgesehen. In entsprechender Weise
ist das Feld A3 mit einer Zeilenschreib-Auswahlschaltung 9
und einer Spaltenschreib-Auswahlschaltung 1 zum Schreiben
und einer Zeilenlese-Auswahlschaltung 10 und einer
Spaltenlese-Auswahlschaltung 2 zum Lesen ausgestattet.
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Ein Dateneingangspuffer 14 erhält 8 Bit von Eingangsdaten
Din 0 bis 7 und erzeugt operativ Schreibdaten auf den
Schreibdatenleitungen WD. Eine Ausgangspufferschaltung 12
ist mit den Lesedatenleitungen RD verbunden und gibt
Lesesignale an acht Ausgangsanschlüsse Dout 0 bis 7 aus.
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Eine Schreibsteuerschaltung 13 empfängt ein
Schreibfreigabesignal , ein Schreibrückstellsignal und einen
Schreibadresstakt WCK und erzeugt ein Signal WE' zum
Freigeben der Pufferschaltung 14, wenn auf niedrig und WCK
hoch ist, ein Taktsignal WCK' jedesmal, wenn WCK bei
niedrigem Pegel von auf hoch eingestellt ist, und ein
Adressrückstellsignal RSTW', die den Schaltungen 5, 3, 7, 9
und 1 zugeführt werden, um die Adresse "0" des Feldes A1
als Anfangsschreibadresse einzustellen.
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Das Signal steuert den Schreibvorgang, und wenn das
Signal auf hoch eingestellt ist, wird der Schreibvorgang
gesperrt, und wenn niedrig ist, wird der Schreibvorgang
durchgeführt.
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Das Signal wird zum Rückstellen der internen
Schreibadresse auf den Anfangswert, d.h. "0" eingegeben.
Wenn eingegeben wird, wird die Schreibadresse auf die
Adresse "0" eingestellt. Anschließend wird der
Schreibvorgang synchron mit WCK durchgeführt, und die Schreibadresse
wird für jeden Schreibvorgang wie "1", 2"..."7", "8"...
"15", "16"..."24"... durch die Auswahlschaltungen 5, 3, 1,
7 und 9 um eins inkrementiert. Bei dem Speicher der Figur 2
beträgt die Speichergröße 1144 Byte. Wenn der
Schreibvorgang 1144 mal von der Adresse "0" bis zur Adresse 1143,
entsprechend "k" der Figur 1, durchgeführt wird, wird
folglich die nächste Adresse auf "0" zurückgeführt.
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Die Auswahlschaltungen 5, 8, 1, 7 und 9 führen gemeinsam
den Seriellzugriff auf die Felder A1, A2 und A3 durch, wie
in Fig. 1 dargestellt ist, synchron mit WCK'.
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In entsprechender Weise sind eine
Spaltenlese-Auswahlschaltung 4 zum seriellen Auswählen jedes Bytes der
Speicherzellen im Feld A2 zum Auslesen der darin enthaltenen Daten auf
die Datenleseleitungen RD und eine
Zeilenlese-Auswahlschaltung 8 zum Auswählen einer der Lesewortleitungen RW im Feld
A2 für das Feld A3 vorgesehen. Ferner sind eine
Spaltenleseschaltung 2 und eine Zeilenlese-Auswahlschaltung 9 für
das Feld A3 vorgesehen.
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Eine Lesesteuerschaltung 11 empfängt ein Lesefreigabesignal
, ein Leseadressen-Rückstellsignal und ein
Leseverschiebe-Taktsignal RCK und erzeugt ein
Ausgangsfreigabe-Signal RE' zur Freigabe des Puffers 12, wenn niedrig ist,
einen Adressverschiebepuls RCK' jedesmal dann, wenn RCK bei
niedrigem Pegel von hoch wird, und ein
Adressrückstellsignal RSTR', wenn niedrig ist.
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Wenn niedrig ist, ward ein Lesevorgang durchgeführt und
eine Adresse von Daten (8 Bit = 1 Byte) wird in jedem
Zyklus synchron mit RCK' ausgelesen. Die Leseadresse wird im
Speicher am Ende jedes Lesezyklus automatisch um 1
inkrementiert. Die 8 Bit der Lesedaten werden an Dout 0 bis 7
über den Puffer nach der Zugriffs zeit ausgegeben, die von
der Anstiegsflanke jedes Auftretens von RCK gemessen wird.
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Das serielle Adressieren wird in der gleichen Weise wie in
Fig. 1 durch die Auswahlschaltungen 6, 4, 8, 10 und 2
durchgeführt. Das Signal wird eingegeben, um die
interne Leseadresse auf den Anfangswert "0" des Feldes A1
rückzustellen. Wenn das Signal auf niedrig eingestellt
ist, wird die Leseadresse auf die Anfangsadresse "0"
eingestellt, unabhängig von der Schreibadresse. Anschließend
wird der Lesevorgang synchron mit RCK durchgeführt, und die
Leseadresse wird für jeden Lesezyklus um 1 inkrementiert
wie "1", "2"...
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Für die einzelnen Felder A1, A2 und A3 sind die
Leseauswahlschaltungen und die Schreibauswahlschaltungen
unabhängig vorgesehen, und sowohl die statischen Speicherzellen
als auch die dynamischen Speicherzellen sind vom sog.
Zwei-Anschluß-Typ (bi-porttype), wobei der Lesevorgang und der
Schreibvorgang asynchron und mit unterschiedlichen
Geschwindigkeiten durchgeführt werden können.
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Wie vorher angemerkt wurde, arbeitet die statische
Speicherzelle mit höheren Geschwindigkeiten, wobei jedoch
ihre physikalische Ausdehnung größer ist. Im Gegensatz dazu
ist die dynamische Speicherzelle für Hochintegration
geeignet, sie arbeitet jedoch mit niedrigeren
Geschwindigkeiten. Erfindungsgemäß werden beide Arten dieser
Speicherzellen effektiv eingesetzt, um die Vorteile jeder einzelnen
auszunutzen. Im Ergebnis kann ein Seriellzugriffsspeicher
mit hoher Geschwindigkeit und hoher Integration erreicht
werden.
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Mit dem obigen Schema der sequentiellen Lese- oder
Schreibadress-Auswahl wird die Zugriffsgeschwindigkeit zum
dynamischen Zellenfeld mittels Durchführung der
Zeilenauswahl in einem Pipeline-Verfahren erhöht. Das bedeutet, daß
nach der Rückstellung, wenn auf acht. Bytes des statischen
Speicherzellfeldes A1 zugegriffen wurde, die erste Zeile
des dynamischen Speicherunterfeldes A2, die als nächste
angesprochen wird, schon vorher auf den Auswahlpegel gebracht
wird. Wenn die Auswahladresse auf die erste Zeile des
dynamischen Speicherunterfeldes A2 nach dem Zugriff auf acht
Bytes der statischen Speicherzellen gebracht wird, kann
deshalb ein Schreib- oder Lesezyklus in dieser Zeile mit
hoher Geschwindigkeit innerhalb der Zeitspanne durchgeführt
werden, die für die Spaltenauswahl erforderlich ist. Selbst
nachdem das Feld A1 angesprochen wurde, kann deshalb auf
die erste Zeile des Unterfeldes A2 mit hoher
Geschwindigkeit zugegriffen werden.
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Zur Ermöglichung der sequentiellen Auswahl der Leseadresse
oder der Schreibadresse und zur Pipelineverarbeitung werden
Verschieberegister in bekannte Weise als Spalten- und
Zeilenauswahlschaltungen verwendet.
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Der Speicher gemäß Fig. 2 ist für die Verwendung als
Analogsignal-Verzögerungsleitung geeignet. Diese Anwendung
wird durch Eingabe des Schreibrückstellsignals und des
Leserückstellsignals zu verschiedenen Zeitpunkten
durchgeführt. Die Verzögerungslänge wird durch den Versatz
zwischen der Zuführung von und der Zuführung von
bestimmt.
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Fig. 7 zeigt das Zeitablaufdiagramm dieses Vorgangs. Das in
die Adresse "0" durch das Signal eingeschriebene Datum
wird von derselben Adresse "0" ausgelesen, wenn
anschließend das Signal eingegeben wird. Auf diese Weise
kann eine Verzögerungsleitung, deren Verzögerungslänge
durch den Unterschied zwischen der Eingabe von und der
Eingabe von bestimmt ist, aufgebaut werden.
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Fig. 5 zeigt ein weiteres Beispiel der Felder A2 und A3.
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In dieser Anordnung ist anstatt des UND-Tores WG der Fig. 4
die Bit-Schreibleitung WB mit der Datenschreibleitung WD
über einen Übertragungstransistor Q10-i verbunden, der
durch das Spaltenschreib-Auswahlsignal φWYi für die i-te
Spalte gesteuert wird, wobei das Gate des
Schreibtransistors Q&sub5; direkt mit der Wortschreibleitung WW verbunden
ist.
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Bezugnehmend auf Fig. 6 wird ein serieller Zugriffsspeicher
gemäß einer weiteren Ausführungsform der Erfindung
erläutert.
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Ein serieller Speicher gemäß dieser Ausführungsform umfaßt
ein Speicherfeld 3l mit "k+1"-Speicherzellen M&sub0; - Mk mit
den entsprechenden Adressen in "0" bis flkll. Die
Speicherzellen M&sub1; - Mk sind dynamische Speicherzellen, während die
Speicherzelle M&sub0; der Anfangsadresse vorzugsweise eine
statische Speicherzelle ist, aber eine dynamische
Speicherzelle sein kann. Eine Zeilenauswahlschaltung 32 wählt
Wortleitungen W&sub1; bis Wn seriell nacheinander aus, während eine
Spaltenauswahlschaltung 34 Bit-Leitungen von W&sub1; bis Wm
seriell nacheinander auswählt. Die Spaltenauswahlschaltung
ist aus einem Verschieberegister mit "m+1" Verschiebestufen
gebildet, von denen jede der Auswahl von B&sub1; - Bm synchron
mit einem Verschiebetakt CK entspricht, und das Auswahl-
Ausgangssignal der Zeilenauswahlschaltung 32 wird um 1
erhöht (d.h. von W1 - W2), nachdem die Bit-Leitung Bm von der
Spaltenauswahlschaltung 34 in Abhängigkeit von einem
Übertragpuls φCA
angesprochen wurde. Ein Rückstellpuls PR wird
der Zeilen- und der Spaltenauswahlschaltung 32 und 34
zugeführt, so daß die Speicherzelle der Anfangsadresse "0"
durch die Schaltungen 32 und 34 adressiert wird. Die beiden
Auswahlschaltungen 32 und 34 wählen die Speicherzellen von
der Anfangsadresse "0" bis zur Endadresse "k", wie durch
Pfeile angegeben ist. Eine Busleitung 33 ist mit den Bit-
Leitungen B&sub1; - Bm über die Spaltenauswahlschaltung 34
verbunden, während eine Datenleitung 35 nur mit der
Speicherzelle M&sub0; der Anfangsadresse "0" verbunden ist.
Aufgrunddessen ist die Effektivkapazität der Datenleitung sehr
viel geringer als die der Busleitung 33. Eine
Ausgangsauswahlschaltung 36 ist mit der Datenleitung 35 und der
Busleitung 33 verbunden und gibt Daten auf der Datenleitung 35
durch eine Steuerschaltung 47 aus, wenn die Adresse "0",
d.h. die Speicherzelle M&sub0;, durch das Rückstellsignal PR
oder durch die Schaltungen 32 und 34 ausgewählt ist, und
gibt ansonsten Daten auf der Busleitung 33 an den Puffer
39, d.h. ein Ausgangspuffer 39.
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Wenn die Speicherzelle M&sub0; der Anfangsadresse ausgewählt
wird, wird gemäß dieser Ausführungsform das Datum von der
Speicherzelle M&sub0; an dem Puffer 39 über die geringe
Kapazität der Datenleitung 35 übertragen. Im Ergebnis wird,
sobald die Speicherzelle M&sub0; angesprochen wird, das darin
gespeicherte Datum unmittelbar ausgelesen.
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Als Speicherfeld 31 können drei Unterfelder wie A1, A2 und
A3 gemäß Fig. 2 effektiv verwendet werden, und in einem
solchen Fall ist die Datenleitung 35 nur für das Feld A1
vorgesehen.