DE4141892C2 - Halbleiterspeichereinrichtung und Verfahren zum Speichern von Daten in einer Halbleiterspeichereinrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichereinrichtung sowie ein Verfahren zum Speichern von Daten in einer Halbleiterspeichereinrichtung.

Die Bildinformation wird digital in einer Workstation bzw. Verarbeitungseinrichtung, einem Personalcomputer o. ä. verarbeitet. Um eine solche Bildinformation auf einer Anzeigeeinheit darzustellen, wird ein als Video-RAM bezeichneter Bildpuffer­ speicher verwendet. Eine Zeile eines Video-RAM entspricht einer horizontalen Abtastzeile auf dem Schirm einer Anzeigeeinheit. Ein Bildpuffer speichert die Bilddaten eines Bildes. Ein RAM kann allgemein kein gleichzeitiges Einschreiben und Auslesen von Daten bewerkstelligen. Dementsprechend kann in dem Falle, daß als Video-RAM ein herkömmlicher RAM verwendet wird, in einer Zeitspanne der Anzeige der Pixeldaten eine CPU (Zen­ tralverarbeitungseinheit) nicht auf den Video-RAM zugreifen. Die CPU greift auf den Video-RAM nur während der horizontalen Austastperiode zu. Dies verringert die Datenverarbeitungsge­ schwindigkeit des Systems. Daher ist ein Multiport-RAM, der zum gleichzeitigen und asynchronen Bewerkstelligen einer Ausgabe von Pixeldaten auf eine Anzeigeeinheit und eines Zugriffs durch eine CPU in der Lage ist, als Bildverarbeitungsspeicher allgemein weit verbreitet.

Fig. 7 ist ein schematisches Schaltbild des Aufbaues eines Bildverarbeitungssystems unter Verwendung eines Multiport-RAM. Wie Fig. 7 zeigt, enthält das Verarbeitungssystem einen Multi­ port-RAM 900 als Video-RAM für einen Bildpuffer. Der Multiport- RAM 900 enthält ein dynamisches Speicherzellarray 901, das in wahlfreier Folge zugreifbar ist, und ein serielles Zugriffsre­ gister 902, das nur seriell zugreifbar ist. Der das dynamische Speicherzellarray 901 enthaltende Teil wird allgemein als RAM- Port bezeichnet, und der das serielle Zugriffsregister 902 ent­ haltende Teil wird als SAM-Port bezeichnet. Das serielle Zugriffsregister 902 ist zum Speichern von Daten einer Zeile im dynamischen Speicherzellarray 901 in der Lage.

Das Bildverarbeitungssystem enthält weiter eine CPU 910, die auf den Multiport-RAM 900 in wahlfreier Folge zugreift und die erforderliche Verarbeitung ausführt, eine Anzeigeeinrichtung 930 zum Anzeigen der Pixeldaten, die vom seriellen Zugriffsre­ gister 902 geliefert werden, und eine CRT-Anzeigesteuerung 920 zur Erzeugung eines Steuersignals zur Steuerung des Betriebes des Video-RAM.

Der Multiport-RAM 900 überträgt Pixeldaten einer Zeile gleich­ zeitig vom RAM-Port auf den SAM-Port. Während des Zeitraumes der seriellen Ausgabe der Pixeldaten einer Zeile an die Anzeigeeinheit 930 kann die CPU 910 wahlfrei auf den RAM-Port zugreifen und die erforderliche Verarbeitung ausführen. Dem­ entsprechend ist, wenn die Datenübertragung vom RAM-Port auf den SAM-Port in einer horizontalen Austastperiode ausgeführt wird, die CPU 910 zum wahlfreien Auslesen der Inhalte des dy­ namischen Speicherzellarrays 901, zur Durchführung der Verar­ beitung der ausgelesenen Daten und zum anschließenden Ein­ schreiben der verarbeiteten Daten in das dynamische Speicher­ zellarray 901 in der verbleibenden horizontalen Abtastperiode in der Lage.

Die Zeitfolge (das Timing) des Multiport-RAM 900 wird durch die CRT-Anzeigesteuerung 920 gesteuert, und der CPU 910 ist es ver­ boten, während der Datenübertragung vom RAM-Port auf den SAM- Port zuzugreifen. Wenn ein solcher Multiport-RAM 900 als Video- RAM für einen Bildpuffer verwendet wird, kann die CPU 910 parallel zur Anzeige auf der Anzeigeeinheit 930 auf den Multi­ port-RAM zugreifen, so daß die Verarbeitungsgeschwindigkeit des Systems wesentlich verbessert wird.

Fig. 8 ist ein Schaltbild, das ein Beispiel des Gesamtaufbaues eines Multiport-RAM illustriert. Der Multiport-RAM, der in Fig. 8 gezeigt ist, enthält einen RAM-Port, der wahlfrei zugreifbar ist, und einen SAM-Port, der nur seriell zugreifbar ist, so daß er in der folgenden Beschreibung als Dual-Port-RAM beschrieben wird. Obgleich die Ein-/Ausgabe von Daten allgemein für eine Mehrzahl von Bit, beispielsweise für 4 Bit oder 8 Bit, durchgeführt wird, ist in Fig. 8 ein Aufbau gezeigt, bei dem die Eingabe/Ausgabe von Daten für ein Bit ausgeführt wird.

Ein entsprechender Multiport-RAM ist in IEEE Journal of Solid-State Circuits, Vol. 23, No. 5, Oktober 1988, S. 1133- 1139 beschrieben.

Wie Fig. 8 zeigt, enthält ein Dual-Port-RAM ein wahlfrei zu­ greifbares Speicherzellarray 1 mit wahlfreien Zugriff. Das Speicherzellarray 1 mit wahlfreien Zugriff enthält eine Mehr­ zahl von Speicherzellen MC, die in einer Matrix aus Zeilen und Spalten angeordnet sind. Der Dual-Port-RAM 100 enthält weiter eine Adreßpufferschaltung 7, die eine an einen Adreßeingangs­ anschluß 20 angelegte externe Adresse A0 bis An empfängt und eine interne Adresse erzeugt, einen Zeilendekoder 2, der auf eine interne Zeilenadresse von der Adreßpufferschaltung 7 an­ spricht und eine entsprechende Zeile im Speicherzellarray 1 mit wahlfreiem Zugriff auswählt, einen Spaltendekoder 3, der auf eine interne Spaltenadresse von der Adreßpufferschaltung 7 an­ spricht und ein Spaltenauswahlsignal zur Auswahl einer Spalte im Speicherzellarray 1 mit wahlfreiem Zugriff erzeugt, einen Leseverstärker zum Lesen und Verstärken der Daten in den Spei­ cherzellen in der ausgewählten Zeile im Speicherzellarray 1 mit wahlfreiem Zugriff, und ein Ein-/Aus(I/O)-Gatter, das auf das Spaltenauswahlsignal vom Spaltendekoder 3 anspricht und die ausgewählte Spalte im Speicherzellarray 1 mit wahlfreiem Zugriff mit einer RAM-Ein-/Ausgangspufferschaltung 4 verbindet. Der Leseverstärker und das I/O-Gatter sind in Fig. 8 als ein Block 5 dargestellt.

Beim Datenlesen erzeugt die RAM-Ein-/Ausgangspufferschaltung 4 aus den Daten auf einem gemeinsamen Datenbus 105 zu einem externen Datenein-/ausgangsanschluß 22 extern auszulesende Daten. Beim Datenschreiben erzeugt die RAM-Ein-/Ausgangspuffer­ schaltung 4 auf dem gemeinsamen Datenbus 105 aus externen Schreibdaten WIOi, die an den externen Datenein-/ausgabean­ schluß 22 angelegt sind, interne Schreibdaten.

Der Dual-Port-RAM 100 enthält weiter ein Farbregister 200 zum Speichern der Daten zur Ausführung eines Einblend-Schreibens oder Blockschreibens. Die Übertragung der im Farbregister 200 gespeicherten Daten auf den gewöhnlichen Datenbus 105 wird durch die RAM-Ein-/Ausgangspufferschaltung 4 ausgeführt. Das Einblend-Schreiben und Blockschreiben wird später erklärt. Der mit der Eingabe-/Ausgabe der Daten über den Dateneingabe- /ausgabeanschluß 22 verbundene Teil wird als RAM-Port bezeichnet.

Der Dual-Port-RAM 100 enthält weiter ein serielles Speicher­ zellarray 11, das nur seriell zugreifbar ist, ein Übertragungs­ gatter 10 zur Ausführung einer Datenübertragung zwischen dem seriellen Speicherzellarray 11 und einer Zeile im Speicher­ zellarray 1 mit wahlfreiem Zugriff, eine serielle Auswahlein­ richtung 12 zum aufeinanderfolgenden Auswählen einer Speicher­ zelle im seriellen Speicherzellarray 11 und eine SAM-Ein-/Aus­ gangspufferschaltung 14 zum Verbinden des gewöhnlichen Datenbus 15 und eines Datenein-/ausgabeanschlusses 32. Beim Datenlesen erzeugt die SAM-Ein-/Ausgangspufferschaltung 14 aus den Daten auf dem gewöhnlichen Datenbus 15 extern auszulesende Daten und legt diese an den Datenein-/ausgangsanschluß 32 an. Beim Daten­ schreiben erzeugt die SAM Ein-/Ausgangspufferschaltung 14 aus einem externen Schreibwert SIOi, der an den Datenein-/ausgangs­ anschluß 32 angelegt ist, einen internen Schreibwert und über­ trägt ihn auf den gewöhnlichen Datenbus 15. Das serielle Spei­ cherzellarray 11 hat eine solche Kapazität, daß es zum Spei­ chern der Daten mindestens einer Zeile des Speicherzellarray 1 mit wahlfreiem Zugriff in der Lage ist.

Der Dual-Port-RAM 100 enthält weiter als periphere Schaltungen eine interne Takterzeugungsschaltung 8, die externe Steuersi­ gnale *RAS, *CAS, *WB / *WE, *DT/*OE und DSF, die an einen ex­ ternen Takteingangsanschluß 21 angelegt sind, aufnimmt und ver­ schiedene interne Steuersignale erzeugt, eine SC-Pufferschal­ tung 17, die ein an einen Steuersignaleingangsanschluß 30 ange­ legtes Taktsignal SC empfängt und ein internes Taktsignal er­ zeugt, eine SE-Pufferschaltung 18, die ein an einen Eingangs­ anschluß 31 angelegtes Steuersignal *SE empfängt und ein inter­ nes Steuersignal zur Aktivierung des SAM-Ports erzeugt, eine QSF-Pufferschaltung 19, die in Reaktion auf das interne Takt­ signal von der SC-Pufferschaltung 17 ein externes Steuersignal QSF an einen Ausgangsanschluß 33 anlegt und eine Signalumwand­ lungsschaltung 16, die beispielsweise mit einer Zählerschaltung ausgeführt ist und auf das interne Taktsignal von der SC- Pufferschaltung 17 reagiert und dieses in ein Signal umwandelt, das die Aktivierungsposition der seriellen Auswahleinrichtung 12 um eins verschiebt.

Das Steuersignal *RAS ist ein Zeilenadreßabtastsignal zur Vorgabe der Zeitfolge, in der die Adreßpufferschaltung 7 eine Adresse A0 bis An, die an die Adreßeingangsanschlüsse 20 angelegt ist, als Zeilenadresse abtastet, und zur Steuerung des Betriebes der Zeilenauswahlschaltung im RAM-Port. Das Steuersi­ gnal *CAS ist ein Spaltenadreßabtastsignal, das die Zeitab­ folge, in der die Adreßpufferschaltung 7 die an die Adreßein­ gangsanschlüsse 20 angelegte Adresse A0 bis An als Spalten­ adresse abtastet, vorgibt und den Betrieb der Spaltenauswahl­ schaltung im RAM-Port steuert. Das Steuersignal *WB/*WE ist ein Steuersignal zum Bestimmen des bitweisen Schreibbetriebs und des Datenschreibmodus. Der bitweise Schreibbetrieb ist eine Be­ triebsweise, bei der das Datenschreiben unter "Maskierung" eines vorbestimmten Bits in dem Falle, in dem die Eingabe/Aus­ gabe von Daten im RAM-Port für eine Mehrzahl von Bit ausgeführt wird, durchgeführt wird.

Das Steuersignal *DT/*OE ist ein Steuersignal zum Bestimmen eines Übertragungsmodus zum Ausführen einer Datenübertragung zwischen dem RAM-Port und dem SAM-Port und eines Datenausgabe­ modus. Das Steuersignal DSF ist ein Steuersignal zum Bestimmen eines Einblend-Schreibmodus oder eines Blockschreibmodus. Der Einblend("Flash")-Schreibmodus ist eine Betriebsweise, bei der die im Farbregister 200 gespeicherten Daten gleichzeitig in Speicherzellen einer ausgewählten Zeile im Speicherzellarray 1 mit wahlfreiem Zugriff eingeschrieben werden. Der Blockschreib­ modus wird im einzelnen im folgenden beschrieben. Das Symbol "*" vor einem Signal bezeichnet, daß das Signal im aktiven Zustand ist, wenn es auf niedrigem oder "L"-Pegel ist. Das externe Taktsignal SC ist ein Taktsignal zur Bestimmung der Geschwindigkeit und Zeitfolge der Eingabe/Ausgabe von Daten im SAM-Port. Das Steuersignal *SE ist ein Steuersignal zur Freigabe des SAM- Ports. Das Steuersignal QSF ist ein Steuersignal zur Information nach außen, welches Datenregister in einem Falle, in dem das Speicherzellarray Datenregister von 2 Systemen enthält, verwendet wird. Speziell enthält, obwohl das serielle Speicherzellarray 11 in Fig. 2 so dargestellt ist, daß es eine einer Zeile entsprechende Funktion hat, dieses tatsächlich 2 unabhängige Datenregister. Die Struktur der Datenregister ent­ hält ein Aufgeteilter-Puffer-Schema, bei dem jedes als Datenre­ gister mit einer Speicherkapazität von 1/2-Zeile ausgeführt ist, und ein Doppel-Puffer-Schema, in dem jedes von ihnen eine Speicherkapazität von einer Zeile aufweist. Die beiden unab­ hängigen Datenregister werden abwechselnd in den aktiven Zu­ stand gebracht. Die Daten werden vom Speicherzellarray 1 mit wahlfreiem Zugriff über das Übertragungsgatter 10 zum Daten­ register im aktiven Zustand gebracht.

Der Dual-Port-RAM 100 enthält weiter einen Adreßzeiger 9, der die Spaltenadresse von der Adreßpufferschaltung 7 in Reaktion auf das Steuersignal von der internen Takterzeugungsschaltung 8 zwischenspeichert und eine Startadresse 6c der seriellen Aus­ wahleinrichtung 12 erzeugt. Im folgenden wird der Betrieb ver­ einfacht beschrieben.

Ein Zugriff zum RAM-Port wird auf die gleiche Weise wie in einem normalen DRAM (Dynamischen Speicher mit wahlfreiem Zugriff) ausgeführt. Genauer gesagt, wird die Adresse A0 bis An, die an den Adreßeingangsanschlüssen 20 anliegt, an der abfallenden Flanke des Steuersignals *RAS abgetastet und durch die Adreßpufferschaltung 7 zwischengespeichert, und eine interne Zeilenadresse wird generiert. Der Zeilendekoder 2 em­ pfängt das interne Zeilenadreßsignal von der Adreßpufferschal­ tung 7, wählt eine entsprechende Zeile im Speicherzellarray 1 mit wahlfreiem Zugriff aus und bewirkt das Ansteigen des Poten­ tials der ausgewählten Zeile (Wortleitung) auf "H" im aktiven Zustand. Dann wird ein im Block 5 eingeschlossener Leseverstär­ ker aktiviert, und die in den mit der ausgewählten Zeile ver­ bundenen Speicherzellen MC gespeicherte Information wird nach­ gewiesen, verstärkt und zwischengespeichert.

Danach, wenn das Steuersignal *CAS abfällt, tastet die Adreß­ pufferschaltung 7 die Adresse A0 bis An, die an den Adreßein­ gangsanschlüssen 20 anliegt, ab und speichert sie zwischen, er­ zeugt eine interne Spaltenadresse und legt diese an den Spal­ tendekoder 3 an. Der Spaltendekoder 3 dekodiert die interne Spaltenadresse und generiert ein Spaltenauswahlsignal zur Aus­ wahl einer entsprechenden Spalte im Speicherzellarray 1. Das Ein-/Ausgangs(I/O)-Gatter 5 verbindet die entsprechende Spalte mit dem gewöhnlichen Datenbus (im folgenden als gewöhnlicher RAM-Datenbus bezeichnet) 105 in Reaktion auf das Spaltenaus­ wahlsignal vom Spaltendekoder 3. Im Fall des Datenschreibens nimmt das Steuersignal *WB/*WE "L"-Pegel an. Eine in der RAM- Ein-/Ausgangspufferschaltung 4 eingeschlossene Eingangspuffer­ schaltung wird zum späteren Zeitpunkt der beiden Zeitpunkte des Abfallens des Steuersignals *CAS und des Abfallens des Steuer­ signals *WB/*WE (wenn der Datenein-/ausgabeanschluß gemeinsam für die Datenausgabe und die Dateneingabe verwendet wird, fällt das Steuersignal *CAS allgemein später ab) aktiviert, und er nimmt die an den Datenein-/ausgangsanschluß 22 angelegten Daten WIOi auf und generiert ein internes Schreibsignal auf den ge­ wöhnlichen RAM-Datenbus 105. Dies bewirkt, daß die Daten in eine Speicherzelle MC am Kreuzungspunkt der durch den Zeilende­ koder 2 und Spaltendekoder 3 ausgewählten Zeile und Spalte gelegene Speicherzelle MC eingeschrieben werden.

Beim Datenlesen wird das Steuersignal *DT/*OE in einen aktiven Zustand "L" gebracht, und eine in die RAM-Ein-/Ausgangspuffer­ schaltung 4 eingeschlossene Ausgangspufferschaltung wird akti­ viert und erzeugt aus dem Wert auf dem gemeinsamen RAM-Datenbus 105 einen externen Auslesewert und überträgt ihn an den Daten- /Ausgangsanschluß 22. Der normale Vorgang des Einschreibens und Auslesens von Daten im RAM-Port läuft wie oben beschrieben ab. Im folgenden wird der Betrieb des SAM-Ports beschrieben.

Ob der SAM-Port im Datenausgabemodus oder im Datenschreibmodus ist, wird durch einen unmittelbar vorher ausgeführten Übertra­ gungszyklus bestimmt. Speziell wird, wenn Daten vom Speicher­ zellarray 1 mit wahlfreiem Zugriff über das Übertragungsgatter 10 auf das serielle Speicherzellarray 11 übertragen werden, der SAM-Port in den Datenlesemodus gebracht. Im Übertragungszyklus (Leseübertragungszyklus) werden, wenn das Steuersignal *DT/*OE auf "L" in aktiven Zustand und das Steuersignal *WB/WE auf "H" gesetzt ist und das Steuersignal *SE in einen beliebigen Zustand gesetzt ist, wenn das Steuersignal *RAS im normalen Lesezyklus im RAM-Port auf "L" aktiv gemacht ist, die Speicher­ zelldaten einer Zeile über das in Reaktion auf das Ansteigen des Steuersignales *DT/*OE aktivierte Übertragungsgatter nach Auslesen und Verstärken der Daten in den Speicherzellen in einer Zeile im Speicherzellarray 1 mit wahlfreien Zugriff auf das serielle Speicherzellarray 11 übertragen.

Nachfolgend wird eine Adresse, die abgetastet wird, wenn das Steuersignal *CAS auf "L" fällt, in den Adreßzeiger 9 geladen. Die Adresse 6c, die in den Adreßzeiger 9 geladen ist, wird an die serielle Auswahleinrichtung 12 angelegt und bestimmt die erste ausgewählte Bitposition der seriellen Auswahleinrichtung 12. Danach wird, da sich das externe Taktsignal SC ändert, der Zählwert der Signalumwandlungsschaltung 16 um eins erhöht, die ausgewählte Position der seriellen Auswahleinrichtung 12 verändert sich dementsprechend, und die im seriellen Speicher­ zellarray 11 gespeicherten Daten werden sequentiell über die SAM-Ein-/Ausgangspufferschaltung 14 als Ausgangsdaten bereit­ gestellt. Im folgenden wird der Betrieb in dem Falle, daß der SAM-Port in den Datenschreibmodus gesetzt ist, beschrieben.

Zuerst wird, wenn ein Abfallen des Steuersignals *RAS auf "L" bewirkt ist, das Steuersignal *WB/*WE auf "L" gesetzt, das Steuersignal *DT/*OE wird "L" gesetzt, und das Steuersignal *SE wird auf "H" gesetzt. Das Übertragungsgatter 10 wird in Reaktion auf das Ansteigen des Steuersignals *DT/OE aktiviert, und die im seriellen Speicherzellarray 11 gespeicherten Inhalte werden auf eine ausgewählte Zeile im Speicherzellarray 1 mit wahlfreiem Zugriff übertragen. Zu diesem Zeitpunkt wird der Zeilenauswahlvorgang bereits durch den Zeilendekoder 2 im Spei­ cherzellarray mit wahlfreiem Zugriff in Reaktion auf das Steuersignal *RAS durchgeführt. Danach wird, wenn ein Abfallen des Steuersignals *CAS auf "L" bewirkt ist, eine durch die Adreßpufferschaltung 7 abgetastete Spaltenadresse in den Adreß­ zeiger 9 geladen. Die Spaltenadresse 6c vom Adreßzeiger 9 bestimmt eine Bitposition im Speicherzellarray 11, in die die von der SAM-Ein-/Ausgangspufferschaltung 14 gelieferten Daten zuerst eingeschrieben werden.

Das Einschreiben der Daten in das serielle Speicherzellarray 11 und das Auslesen daraus werden in Reaktion auf das Taktsignal SC ausgeführt. In diesem Falle ist es unnötig, einen Zeilenaus­ wahlvorgang und einen Spaltenauswahlvorgang wie im normalen DRAM auszuführen, so daß die Zugriffszeit des SAM-Ports eine kurze Zeit im Bereich von 10 bis 30 ns ist. Daher ist es möglich, eine serielle Ein-/Ausgabe von Daten mit hoher Ge­ schwindigkeit auszuführen, und Dual-Port-RAMs sind auf dem Ge­ biet der Bildverarbeitung, auf dem eine hohe Verarbeitungsge­ schwindigkeit für eine große Datenmenge benötigt wird, weit verbreitet. Es gibt einen starken Trend, einen solchen Dual- Port-RAM mit verschiedenen zusätzlichen Funktionen zur leichten und schnellen Ausführung verschiedener Bildverarbeitungsaufga­ ben auszustatten. Solche erweiterten Funktionen werden allgemein durch eine Kombination der Zustände der extern an­ gelegten Steuersignale zum Zeitpunkt des Abfallens jeweils der Steuersignale *RAS und *CAS bestimmt. Ein Beispiel für die Zeitfolge der Signale im Falle der Bestimmung erweiterter Funk­ tionen wird in Fig. 9 gezeigt. Es ist möglich, verschiedene erweiterte Funktionen durch Setzen der Signale, die in der Zeitfolge in Fig. 9 durch gestrichelte Linien bezeichnet sind, auf "H" oder "L" zu realisieren. Das Steuersignal DSF wird zum Zeitpunkt des Abfallens der Steuersignale *RAS und *CAS auf "H" oder "L" gesetzt, und eine gewünschte erweiterte Funktion wird durch Kombination der Steuersignale *DT/*OE, *WB/*WE und *SE ausgewählt. Beispielsweise wird das Laden der Daten in das Farbregister 200, wie in Fig. 8 dargestellt, durch Setzen der Steuersignale *CAS, *DT/*OE, *WB/*WE auf "H" und des Steuersi­ gnales DSF auf "H" beim Abfallen des Steuersignales *RAS ausge­ führt. Allgemein wird eine erweiterte Funktion ausgeführt, wenn das Steuersignal DSF auf "H" gesetzt ist.

Es gibt unter diesen erweiterten Funktionen eine Betriebsweise, die als Blockschreiben bezeichnet wird. Wie in Fig. 10 darge­ stellt, wählt der Blockschreibmodus eine Zeile X im Speicher 1 mit wahlfreiem Zugriff durch den Zeilendekoder 2 (siehe Fig. 8) aus und wählt dann eine Spalte Y durch eine interne Spalten­ adresse, die eine mit Ausnahme der beiden niedrigstwertigen Bits von der Adreßpufferschaltung 7 erzeugte interne Spalten­ adresse ist, aus. In der Zeile X werden, in der Spalte Y begin­ nend, simultan 4 Bit M1, M2, M3 und M4 ausgewählt, und dort hinein wird ein Schreiben der im Farbregister 200 (siehe Fig. 8) gespeicherten Daten ausgeführt. Im Blockschreibmodus können Daten in 4 Bit der Speicherzellen in einem Zyklus geschrieben werden, so daß es möglich ist, die Zeit zum Plotten wesentlich zu verringern. Wenn ein solcher Blockschreibmodus angewandt wird, ist es möglich, ein vorbestimmtes Fenstergebiet auf einer Anzeigeeinheit zu löschen bzw. freizubekommen oder die Farbe dieses Teils mit hoher Geschwindigkeit zu verändern. Speziell wird im Blockschreibmodus eine Zeile in eine Mehrzahl von Grup­ pen, von denen jede 4 Bit umfaßt, aufgeteilt, und die Daten können simultan in eine Gruppe eingeschrieben werden. Ein Auf­ bau zur Ausführung des Blockschreibens wird im einzelnen in Fig. 11 dargestellt.

Fig. 11 ist ein Schaltbild, das den Aufbau eines mit dem Datenschreiben in einem RAM-Port in einem Dual-Port-RAM zusam­ menhängenden Teils darstellt. Wie Fig. 11 zeigt, enthält ein Speicherzellarray 1 mit wahlfreiem Zugriff Speicherzellgruppen MG, von denen jede eine Mehrzahl von Spalten (normalerweise 4 Spalten) enthält. In Fig. 11 ist zwar nur eine Zeile (Wort­ leitung WL) in der Speicherzellgruppe MG gezeigt, die Speicher­ zellgruppe MG enthält jedoch alle Zeilen im Speicherzellarray 1. Das Speicherzellarray 1 enthält Bitleitungen 102a und 102b, die mit den Speicherzellen MC in einer Spalte verbunden sind. Die Bitleitungen 102a und 102b sind paarweise angeordnet, und zueinander komplementäre Daten werden auf sie übertragen. Eine Speicherzelle MC ist an der Kreuzung einer Wortleitung WL und einer der Bitleitungen 102a und 102b in einem Paar angeordnet.

Ein Leseverstärker SA ist zum Nachweis der Daten auf einem Bit­ leitungspaar 102a und 102b vorgesehen. Der Leseverstärker SA ist in einer Leseverstärkergruppe 5a eingeschlossen. Spalten­ auswahlgatter SG, die in Reaktion auf ein Blockauswahlsignal BSi in den EIN-Zustand gebracht werden, sind jeweils für ein Bitleitungspaar 102a und 102b vorgesehen. Das Blockauswahlsi­ gnal ist beispielsweise ein durch Dekodieren der Adreßbits einer internen Spaltenadresse mit Ausnahme der niedrigstwerti­ gen 2 Bit erzeugtes Signal, und in Fig. 8 ist dargestellt, daß es vom Spaltendekoder 3 erzeugt wird. Die 4 Paare von Bit­ leitungen 102a, 102b sind durch Spaltenauswahlgatter SG mit verschiedenen gemeinsamen RAM-Datenbussen 105a bis 105d verbunden.

In einem Dual-Port-RAM mit Blockschreibfunktion enthält der ge­ wöhnliche RAM-Datenbus 105 4 Datenbusleitungen 105a, 105b, 105c und 105d zum gleichzeitigen Schreiben von Daten in 4 Bit von Speicherzellen. Speicherzellen MC1 bis MC4 in der Spei­ cherzellgruppe MG sind über Spaltenauswahlgatter SG1 bis SG4 jeweils mit den gewöhnlichen Datenbusleitungen 105a bis 105d verbunden. Die Speicherzelle MC1 ist durch das Spaltenauswahl­ gatter SG1 mit der gewöhnlichen Datenbusleitung 105a verbunden. Die Speicherzelle MC2 ist durch das Spaltenauswahlgatter SG2 mit der Datenbusleitung 105b verbunden. Auf die gleiche Weise ist die Speicherzelle MC4 mit der Datenbusleitung 105d verbunden. Die Speicherzelle MC3, die mit der Datenbusleitung 105c verbunden ist, ist zur Vereinfachung der Zeichnung nicht dargestellt. Die Spaltenauswahlgatter SG1 bis SG4 bilden eine Gruppe, und sie werden gleichzeitig in Reaktion auf das Block­ auswahlsignal BSi in den EIN-Zustand gebracht. Die Spaltenaus­ wahlgatter SG1 bis SG4 sind in den in Fig. 8 dargestellten Block 5 eingeschlossen und bilden einen Ein-/Aus(I/O)- Gatterblock 5b.

Das Übertragungsgatter 10 zur Ausführung einer Datenübertragung zwischen dem RAM-Port und SAM-Port enthält Einheitsübertra­ gungsgatter UT, die jeweils in Entsprechung zu Paaren von Bit­ leitungen 102a und 102b angeordnet sind. Ein Einheitsübertra­ gungsgatter UT enthält ein Übertragungsgate, das in Reaktion auf ein Übertragungsanzeigesignal DT in einen leitenden Zustand gebracht wird. Das serielle Speicherzellarray 11 enthält Ein­ heitsregister UR, die jeweils in Entsprechung zu Paaren von Bitleitungen 102a und 102b vorgesehen sind. Ein Einheitsregi­ ster UR ist mit einem Inverter-Zwischenspeicher (Latch) ausge­ führt. Das Einheits-Übertragungsgatter UT im EIN-Zustand er­ möglicht eine Datenübertragung jeweils zwischen den entspre­ chenden Bitleitungen 102a und 102b und einem entsprechenden Einheitsregister UR. Die Auswahl einer Speicherzelle im seriel­ len Speicherzellarray 11 wird durch die serielle Auswahlein­ richtung 12 (12a, 12b) ausgeführt. Die serielle Auswahlein­ richtung 12 enthält eine Schaltung 12b zur Erzeugung eines Auswahlsignales entsprechend einer Zeigerstellung des Adreß­ zeigers 9 und eines Timingsignales von der Umwandlungsschaltung 16 und eine Schaltung 12a zur Verbindung einer entsprechenden seriellen Speicherzelle mit dem gemeinsamen SAM-Datenbus ent­ sprechend einem Auswahlsignal von der Schaltung 12b. Die RAM- Ein-/Ausgangspufferschaltung 4 enthält eine Auswahlschaltung 401 zum Umschalten des Betriebes zwischen einem Datenschreiben im Ein-Bit-Modus und dem Datenschreiben im Blockschreibmodus, Pufferverstärker 402a bis 402d, die für entsprechende gemein­ same RAM-Datenbusleitungen 105a bis 105d zum Übertragen ge­ schriebener Daten von der Auswahlschaltung 401 auf die entspre­ chenden gemeinsamen RAM-Datenbusleitungen vorgesehen sind, und eine Steuerschaltung 404 zum Steuern des Betriebs der Auswahl­ schaltung 401 und der Pufferverstärker 402a bis 402d.

Die Steuerschaltung 404 erzeugt interne Schreibfreigabesignale WEa bis WEd zur Freigabe der Pufferverstärker 402a bis 402d und ein Steuersignal zum Steuern der Auswahloperation der Auswahl­ schaltung 401 in Reaktion auf das interne Schreibzeigesignal WE, die interne Spaltenadresse CA beispielsweise der niedrigst­ wertigen 2 Bits und das Blockschreib-Anzeigesignal BW. Das in­ terne Schreibanzeigesignal WE und Blockschreib-Anzeigesignal BW werden von der internen Takterzeugungsschaltung 8, die in Fig. 8 dargestellt ist, erzeugt. Die interne Spaltenadresse CA wird von der in Fig. 8 dargestellten Adreßpufferschaltung 7 erzeugt.

Wenn unter der Steuerung der Steuerschaltung 404 ein Block­ schreiben angewiesen ist, überträgt die Auswahlschaltung 401 die im Farbregister 200 gespeicherten Daten auf alle Puffer­ verstärker 402a bis 402d. Wenn normales Datenschreiben im Ein- Bit-Modus angewiesen ist, überträgt die Auswahlschaltung 401 die an den gemeinsamen Datenein-/ausgangsanschluß 22 angeleg­ ten geschriebenen Daten WIOi an einen durch die Steuerschal­ tung 404 bestimmten Pufferverstärker. Die Pufferverstärker 402a bis 402d werden in einen Ausgangsfreigabezustand gebracht, wenn die internen Schreibfreigabesignale WEa bis WEd angelegt werden, und anderenfalls werden sie in einen hochohmigen Aus­ gangszustand gesetzt. Das Farbregister 200 speichert in Reak­ tion auf ein Steuersignal (Speicherbefehlssignal) ϕ, das im Falle des Blockschreibmodus erzeugt wird, die an den gemein­ samen Datenein-/ausgangsanschluß 22 angelegten geschriebenen Daten WIOi. Im folgenden wird unter Bezugnahme auf die Fig. 12 und 13, die entsprechende Wellenformdiagramme zeigen, der Betrieb im Blockschreibmodus beschrieben.

Der Betrieb im Blockschreibmodus enthält 2 Betriebszyklen. Einer ist der Farbladezyklus zum Laden von Daten in das Farbre­ gister 200, und der andere ist ein Blockschreibzyklus zum Schreiben der im Farbregister 200 gespeicherten Daten in 4 Bit der Speicherzellen. Zuerst wird unter Bezugnahme auf Fig. 12 der Farbladezyklus beschrieben.

Der Farbladezyklus wird durch Setzen des Steuersignals DSF auf "H" an der abfallenden Flanke des Steuersignales *RAS und Setzen des Steuersignales DSF auf "L" an der abfallenden Flanke des Steuersignales *CAS ausgeführt. Das Steuersignal DSF ent­ spricht dem in Fig. 11 dargestellten Blockschreib-Anzeigesi­ gnal BW. Zuerst wird, wenn das Steuersignal *RAS abfällt, das Steuersignal DSF auf "H" gesetzt. In Reaktion darauf wird das interne Steuersignal BW auf "H" angehoben, und die Steuerschal­ tung 404 bestimmt, daß der Blockschreibmodus gesetzt ist. In Reaktion auf das Abfallen des Steuersignales *RAS wird ent­ sprechend einer externen Zeilenadresse ein Zeilenauswahlvorgang ausgeführt, und im RAM-Port wird eine Auswahl der Speicherzel­ len in einer Zeile und eine Verstärkung der Daten in den ausge­ wählten Speicherzellen durch die Leseverstärker SA ausgeführt.

Danach wird das Steuersignal DSF an der abfallenden Flanke des Steuersignales *CAS auf "L" gesetzt. In Reaktion darauf bestimmt die Steuerschaltung 404, daß die am Datenein-/aus­ gangsanschluß 22 angelegten Daten in das Speicherzellarray 1 eingeschrieben werden sollen, und verbietet den Auswahlbetrieb der Auswahlschaltung 401. Zusätzlich vernachlässigt die Steuer­ schaltung 404 das interne Schreibanzeigesignal WE, das in Re­ aktion auf den "L"-Zustand des Steuersignales *CAS und des Steuersignales *WB/*WE erzeugt wird, und setzt die Pufferver­ stärker 402a bis 402d auf einen Ausgangszustand hoher Impedanz (hochohmigen Zustand). Im Speicherzellarray 1 wird an der abfallenden Flanke des Steuersignales *CAS entsprechend einem Blockanzeigesignal, welches eine externe Spaltenadresse mit Ausnahme der niedrigstwertigen 2 Bits ist, ein Blockauswahl­ vorgang ausgeführt, und das Blockauswahlsignal BSi steigt an. In diesem Falle sind jedoch die gewöhnlichen RAM-Datenbuslei­ tungen 105a bis 105d in einem schwimmenden Zustand, und Daten auf den entsprechenden Bitleitungspaaren 102a, 102b werden durch die Leseverstärker SA zwischengespeichert.

Andererseits steigt an der abfallenden Flanke des Steuersi­ gnales *CAS in Reaktion darauf, daß das Steuersignal *WB/*WE auf "L"-Pegel und das Steuersignal DSF auf "L"-Pegel ist, das Steuersignal ϕ auf "H" an. Das Farbregister 200 wird in Reaktion auf das Steuersignal ϕ aktiviert und speichert an den RAM-Datenein-/ausgangsanschluß 22 angelegte Daten WIOi. Dies vervollständigt das Laden der Daten zum Blockschreiben in das Farbregister 200. Danach steigen alle Steuersignale *RAS, *CAS und *WB/*WE auf "H" an, und der Farbladezyklus ist beendet. Zu diesem Zeitpunkt wird im Speicherzellarray 1 nur ein Umschrei­ ben der in einem Leseverstärker zwischengespeicherten Daten in eine Speicherzelle ausgeführt. Im folgenden wird unter Bezug­ nahme auf Fig. 13 der Blockschreibzyklus beschrieben.

Im Blockschreibzyklus wird das Steuersignal DSF an der abfal­ lenden Flanke des Steuersignales *RAS auf "L" gesetzt. Im Speicherzellarray 1 wird in Reaktion auf das Abfallen des Steuersignales *RAS und in Reaktion auf eine externe Adresse ein Zeilenauswahlvorgang ausgeführt, und eine Wortleitung WL wird ausgewählt. Danach wird der Leseverstärker SA aktiviert, und Daten in mit der einen Zeile verbundenen Speicherzelle werden gelesen und verstärkt. Dann wird, wenn das Signal *CAS abfällt, das Signal DSF auf "H" gesetzt. In diesem Falle wird das Steuersignal ϕ nicht generiert, und das Farbregister 200 führt keine Datenzwischenspeicherung aus. Die Steuerschaltung 404 erzeugt alle internen Schreibanzeigesignale WEa bis WEd für die Pufferverstärker 402a bis 402d in Reaktion auf das Steuer­ signal BW und das interne Schreibanzeigesignal WE, und sie legt auch ein Blockschreibanzeige-Steuersignal an die Auswahlschal­ tung 401 an.

Die Auswahlschaltung 401 überträgt die im Farbregister 200 ge­ speicherten Daten auf alle Pufferverstärker 402a bis 402d. Infolgedessen werden die den im Farbregister 200 gespeicherten Daten entsprechenden internen Schreibdaten von den Pufferver­ stärkern 402a bis 402d auf die gemeinsamen Datenbusleitungen 105a bis 105d übertragen. Andererseits wird an der abfallenden Flanke des Steuersignales *CAS durch den Spaltendekoder 3 ein Blockauswahlsignal BSi generiert, und entsprechende Bitleitun­ gen 102a, 102b in einer ausgewählte Speicherzellgruppe MG wer­ den mit den zugehörigen gewöhnlichen Datenbusleitungen 105a bis 105d verbunden. Dann werden die im Farbregister 200 gespeicher­ ten Daten in die Speicherzellen MC1 bis MC4 in der ausgewählten Speicherzellgruppe MG eingeschrieben. Dann kehrt jedes Steuer­ signal in den Anfangszustand zurück, womit der Blockschreibzyk­ lus beendet ist.

Die Steuerschaltung 404 steuert den Auswahlvorgang der Auswahl­ schaltung 401 entsprechend den Zeitfolge-Beziehungen zwischen dem Steuersignal (Blockschreib-Anzeigesignal) BW und dem inter­ nen Schreibanzeigesignal WE. Speziell erkennt, wenn das Block­ schreib-Anzeigesignal BW früher als das externe Schreibanzeige­ signal WE erzeugt wird, die Steuerschaltung 404, daß der Daten­ ladezyklus in das Farbregister 200 anliegt, und verbietet einen Auswahlvorgang der Auswahlschaltung 401 ebenso wie die Erzeu­ gung von internen Schreibfreigabesignalen WEa bis WEd. Außerdem erkennt, wenn das Blockmodus-Anzeigesignal BW auf "H"-Pegel des aktiven Zustands bei gleichzeitiger Erzeugung des internen Schreibanzeigesignales WE gebracht wird, die Steuerschaltung 404, daß der Blockschreibzyklus anliegt, erzeugt alle internen Schreibanzeigesignale WEi (i = a-d), verbietet einen Auswahl­ vorgang der Auswahlschaltung 401 und verbindet das Farbregi­ ster 200 mit allen Pufferverstärkern 402i (i = a-d).

Es gibt einen Aufbau eines Speichers, bei dem das Laden von Daten in das Farbregister gewählt wird, wenn das Steuersignal DSF sowohl an der abfallenden Flanke des Steuersignal *RAS als auch *CAS in der oben beschriebenen Blockschreib-Betriebsweise auf "H"-Pegel ist. Wenn das Steuersignal DSF an den abfallenden Flanken sowohl des Steuersignales *RAS als auch *CAS auf "L"- Pegel ist, führt ein Dual-Port-RAM eines solchen Aufbaues einen nicht generiert, und ein Datenspeichern durch das Farbregister 200 ist verboten.

Durch Ausführen des Blockschreibmodus ist es möglich, gleich­ zeitig in einem Speicherzyklus dieselben Daten in 4 Bit der Speicherzellen einzuschreiben und ein Löschen ("Clearing") oder Verändern der Farbe eines Fenstergebietes mit hoher Geschwin­ digkeit auszuführen. Um die Blockschreibfunktion zu reali­ sieren, ist es jedoch erforderlich, eine Zahl von gemeinsamen RAM-Datenbusleitungspaaren 105 vorzusehen, die gleich der An­ zahl von Spalten ist, die dem Blockschreibvorgang ausgesetzt werden. Um ein Blockschreiben mit 8 Bit oder 16 Bit auszu­ führen, sind 8 oder 16 Paare gemeinsamer RAM-Datenbusleitungen erforderlich, und dadurch wird die Chipfläche vergrößert.

Außerdem ist eine Auswahlschaltung zum Bewerkstelligen eines Umschaltens zwischen dem Blockschreibbetrieb und dem normalen Schreibbetrieb für 1 Bit erforderlich. Die Auswahlschaltung überträgt im Blockschreibmodus die im Farbregister gespeicher­ ten Daten auf alle gewöhnlichen RAM-Datenbusleitungspaare und wählt ein Paar aus der Mehrzahl von gewöhnlichen Datenbuslei­ tungspaaren aus und überträgt die internen Schreibdaten auf normale Schreibweise. Dementsprechend wird, wenn der Maßstab (die Bitzahl) beim Blockschreiben vergrößert wird, in Entspre­ chung dazu auch der Maßstab der Auswahlschaltung vergrößert, und der Maßstab der RAM-Ein-/Ausgangspufferschaltung wird ver­ größert. Außerdem gibt es, wenn die Anzahl der Bits beim Blockschreiben vergrößert wird, das Problem, daß der Aufbau der Einrichtung zur Ausführung der Busauswahloperation in der Aus­ wahlschaltung und des Veränderns der gewöhnlichen RAM-Datenbus­ leitungen für den Blockschreibmodus und für den normalen Schreibmodus kompliziert wird.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterspei­ chereinrichtung und ein Speicherverfahren für eine solche bereitzustellen, bei der eine Blockschreibfunktion mit einfachen Aufbau und ohne Vergrößerung der Chip­ fläche möglich ist, und wobei die Anzahl von Bits beim Blockschreiben erhöht ist.

Die Aufgabe wird durch die Halbleiterspeichereinrichtung nach dem Patentanspruch 1 sowie das Verfahren nach dem Patentanspruch 8 gelöst. Vorteilhafte Weiterbildungen sind in den Unteransprüchen beschrieben.

Im Blockschreibmodus wird ein Block ausgewählt, und die Daten werden in diesen Block gleichzeitig eingeschrieben.

Andererseits wird durch die Schreibeinrichtung ein normales Datenschreiben für 1 Bit ausgeführt. Der Weg, über den die Schreibeinrichtung die Daten in eine ausgewählte Spalte im Speicherzellarray einschreibt, und der Weg, über den die Daten von der Speichereinrichtung während des Blockschreibens in einen Speicherzellarrayblock übertragen werden, können getrennt werden. Damit wird eine komplizierte Auswahlschaltung zum Ver­ ändern der Busverbindung für den Blockschreibmodus gegenüber dem normalen Schreibmodus für 1 Bit unnötig. Außerdem wird zum Ausführen des Datenschreibens für 1 Bit nur ein Paar gewöhnli­ cher RAM-Datenbusleitungen benötigt, und damit ist es möglich, die durch das gewöhnliche Datenbusleitungspaar belegte Fläche zu verringern.

Es folgt die Erläuterung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigt

Fig. 1 ein Blockschaltbild, das den Gesamtaufbau einer Halbleiterspeichereinrichtung nach einer Ausfüh­ rungsform darstellt,

Fig. 2 ein Schaltbild, das den Aufbau des Hauptteiles der Halbleiterspeichereinrichtung nach einer Ausfüh­ rungsform darstellt,

Fig. 3 ein Signal-Wellenformdiagramm, das den Betrieb beim Farbladezyklus in der Halbleiterspeicherein­ richtung nach einer Ausführungsform darstellt,

Fig. 4 ein Blockschaltbild, das ein Beispiel für den Auf­ bau einer Steuerschaltung zur Realisierung des in Fig. 3 dargestellten Farbladezyklus darstellt,

Fig. 5 ein Signal-Wellenformdiagramm, das den Betrieb im Blockschreibzyklus in der Halbleiterspeicherein­ richtung nach einer Ausführungsform darstellt,

Fig. 6 ein Blockschaltbild, das den Aufbau der Blockaus­ wahlsignalerzeugungsschaltung in der Halbleiter­ speichereinrichtung nach einer Ausführungsform darstellt,

Fig. 7 ein schematisches Schaltbild, das den allgemeinen Aufbau eines Bildsignalverarbeitungssystem dar­ stellt,

Fig. 8 ein schematisches Schaltbild, das den Gesamtaufbau eines herkömmlichen Dual-Port-RAM darstellt,

Fig. 9 ein Signal-Wellenformdiagramm, das den Betriebs­ Zeitablauf zur Realisierung verschiedener Funk­ tionen des herkömmlichen Dual-Port-RAM darstellt,

Fig. 10 eine Darstellung zur Erklärung des Blockschreibmo­ dusbetriebs,

Fig. 11 ein Schaltbild zur Darstellung eines mit dem Blockschreibbetrieb verbundenen Teils im herkömm­ lichen Dual-Port-RAM,

Fig. 12 ein Signal-Wellenformdiagramm, das den Betrieb im Farbladezyklus beim herkömmlichen Dual-Port-RAM darstellt, und

Fig. 13 ein Signal-Wellenformdiagramm, das den Betrieb im Blockschreibzyklus beim herkömmlichen Dual-Port- RAM darstellt.

Fig. 1 ist eine schematische Darstellung, die den Gesamtaufbau einer Halbleiterspeichereinrichtung nach einer Ausführungsform der vorliegenden Erfindung verdeutlicht. Obgleich in Fig. 1 nur der Aufbau zur Ausführung einer Eingabe/Ausgabe von Daten für 1 Bit dargestellt ist, ist es auch möglich, sie sich für den Fall, daß eine Eingabe/Ausgabe von Daten für eine Mehrzahl von Bits durchgeführt wird, erweitert vorzustellen. Wenn eine Eingabe/Ausgabe von Daten für eine Mehrzahl von Bits ausgeführt wird, kann eine Mehrzahl von Aufbauten des in Fig. 1 darge­ stellten RAM-Ports verwendet werden. In Fig. 1 ist der SAM- Port zum rein seriellen Zugreifen von Daten derselbe wie bei der herkömmlichen Halbleiterspeichereinrichtung (siehe Fig. 9) und nur als ein Block-SAM dargestellt.

Wie Fig. 1 zeigt, enthält eine Halbleiterspeichereinrichtung 110 ein dynamisches Speicherzellarray 1 mit wahlfreiem Zugriff, das in eine Mehrzahl von Speicherzellblöcken MG1 bis MGn aufge­ teilt ist. Die Speicherzellblöcke MG1 bis MGn werden durch Teilen des dynamischen Speicherzellarrays mit wahlfreiem Zugriff in Spaltenrichtung erhalten. Die Halbleiterspeicherein­ richtung 110 enthält weiter eine Adreßpufferschaltung 7, die eine extern angelegte Adresse A0 bis An empfängt und eine in­ terne Adresse erzeugt, einen Zeilendekoder 2 zum Dekodieren der internen Zeilenadresse von der Adreßpufferschaltung 7 und zur Auswahl einer Zeile im Speicherzellarray 1, einen Spaltende­ koder 30 zur Aufnahme der internen Spaltenadresse von der Adreßpufferschaltung 7 und zur Auswahl einer Spalte im Speicherzellarray 1 und einen Blockdekoder 1030 zum Empfang der Spaltenadresse mit Ausnahme, beispielsweise, der niedrigstwer­ tigen 2 Bit von der Adreßpufferschaltung 7 als Blockbestim­ mungsadresse und zur Erzeugung eines Blockauswahlsignales BS zur Auswahl eines entsprechenden Blocks aus dem Speicherzell­ array 1.

Die Halbleiterspeichereinrichtung 110 enthält weiter einen Leseverstärker zum Lesen und Verstärken der Daten in der ausge­ wählten Zeile und ein Ein-/Aus-Gatter zum Verbinden der durch den Spaltendekoder 300 ausgewählten Spalte mit dem gemeinsamen RAM-Datenbus 105. Der Leseverstärker und das Ein-/Aus-Gatter sind in Fig. 1 als ein Block 5 gezeigt.

Die Halbleiterspeichereinrichtung 110 enthält weiter eine Ein- /Ausgangspufferschaltung 40, die in Reaktion auf ein internes Ausgabeanzeigesignal OE und ein internes Schreibanzeigesignal WE aktiviert wird und ein bitweises Lesen und Schreiben von Daten ausführt, ein Farbregister 200 zum Speichern von Daten zum Blockschreiben, eine Farbdatenübertragungsschaltung 1010 zum Übertragen der im Farbregister 200 gespeicherten Daten, eine Farbdatenspeicherschaltung 1000 zum Speichern der von der Farbdatenübertragungsschaltung 1010 übertragenen Daten und eine Blockauswahlschaltung 1020 zum Übertragen der in der Farbdaten­ speicherschaltung 1000 gespeicherten Daten in einen entspre­ chenden Block.

Die Farbdatenspeicherschaltung 1000 zum Speichern der Daten (Farbdaten) zum Blockschreiben enthält Speicherelemente US, die entsprechend den Speicherzellblöcken MG1 bis MGn vorgesehen sind. Die Blockauswahlschaltung 1020 enthält Blockauswahlgatter BSG, die zwischen jeweils einem Block MG1 bis MGn im Speicher­ zellarray 1 und einem entsprechenden Speicherelement US in der Farbdatenspeicherschaltung 1000 angeordnet sind und jeweils Daten in einem entsprechenden Speicherelement US in alle Spalten eines entsprechenden Speicherzellblocks übertragen.

Die Halbleiterspeicherschaltung 110 enthält weiter eine Steuer­ signalerzeugungsschaltung 800, die in Reaktion auf extern ange­ legte Steuersignale *RAS, *DT/*OE, *CAS, *WB/*WE und DSF ver­ schiedene interne Steuersignale S, ϕ, WE, CT, OE und BR als periphere Schaltung erzeugt. Das Steuersignal ϕ gibt den Zeit­ punkt vor, zu dem das Farbregister 200 die Daten abtastet und zwischenspeichert. Das Steuersignal DT gibt den Zeitpunkt vor, zu dem die Daten im Farbregister 200 in die Farbdatenspeicher­ schaltung 1000 übertragen werden.

Im Falle des in Fig. 1 gezeigten Aufbaues wird das normale Dateneinschreiben/-auslesen für 1 Bit über die Eingangs-/Aus­ gangspufferschaltung 40 und den gewöhnlichen RAM-Datenbus 105 ausgeführt. Daher kann die Eingangs-/Ausgangspufferschaltung 40 mit einer einfachen Eingangspufferschaltung und Ausgangspuf­ ferschaltung ohne Einschluß einer komplizierten Auswahlschal­ tung ausgeführt sein. Der Blockschreibbetrieb wird über das Farbregister 200, die Farbdatenübertragungsschaltung 1010, die Blockschreibdatenspeicherschaltung 1000 und die Blockschreib­ auswahlschaltung 1020 durchgeführt. In diesem Falle wird das Blockschreiben nicht über den gewöhnlichen RAM-Datenbus 105 durchgeführt, und es ist unnötig, eine Mehrzahl von Paaren gewöhnlicher Datenbusleitungen vorzusehen. Außerdem sind die Speicherelemente US und die Blockschreib-Auswahlgatter BSG in der Farbdatenspeicherschaltung 1000 und der Blockauswahlschal­ tung 1020 entsprechend den Speicherzellblöcken MG im Speicher­ zellarray 1 vorgesehen. Dementsprechend ist es möglich, die Anzahl der in einem Block enthaltenen Bit leicht zu erhöhen oder zu verringern und die Anzahl der Bits, für die das Block­ schreiben ausgeführt wird, leicht zu vergrößern.

Fig. 2 ist eine Darstellung, die den Aufbau eines Blocks in der in Fig. 1 dargestellten Halbleiterspeichereinrichtung zeigt. Wie Fig. 2 zeigt, enthält ein Speicherzellblock MG eine Mehrzahl von Speicherzellen MCa, MCb, . . ., MCn, die mit einer Wortleitung WL verbunden sind. Hier ist einer der Speicherzell­ blöcke MG1 bis MGn, die in Fig. 1 dargestellt sind, verallge­ meinernd als Speicherzellblock MG abgebildet. Ein Leseverstär­ ker - und Ein-/Ausgangsblock 5 enthält Leseverstärker SA, die entsprechend den Bitleitungspaaren 202a, 202b, . . ., 202n vorge­ sehen sind, und Spaltenauswahlgatter SGa, SGb, . . ., SGn, die entsprechend den Bitleitungspaaren 202a, 202b, . . ., 202n ange­ ordnet sind. Spaltenauswahlsignale Ya, Yb, . . ., Yn vom Spalten­ dekoder 300, der in Fig. 1 dargestellt ist, werden an die Spaltenauswahlgatter SGa, SGb, . . . SGn angelegt. Nur ein Spaltenauswahlgatter SG wird in den EIN-Zustand gebracht und verbindet ein entsprechendes Bitleitungspaar 202 (das die Bitleitungen 202a, . . ., 202n repräsentieren soll) mit dem gemeinsamen RAM-Datenbus 105.

Das Blockauswahlgatter BSG enthält Farbdatenübertragungsgatter TGa, TGb, . . ., TGn, die entsprechend den Bitleitungspaaren 202a, 202b, . . ., 202n vorgesehen sind. Die Farbdatenübertra­ gungsgatter TGa bis TGn werden in Reaktion auf ein Blockaus­ wahlsignal BS von einem Blockdekoder 103 in den EIN-Zustand ge­ bracht. Das in der Farbdatenspeicherschaltung 1000 enthaltene Speicherelement US enthält eine Inverter-Latch (einen Zwischen­ speicher), die gemeinsam für die Farbdatenübertragungsgatter TGa bis TGn vorgesehen ist. Die vom Farbregister 200 über den Datenbus 1003 übertragenen Farbdaten werden mittels der Farb­ datenübertragungsgatter CTG in den Speicherelementen US ge­ speichert. Die Farbedatenübertragungsgatter CTG sind entspre­ chend den jeweiligen Speicherelementen US angeordnet und wer­ den in Reaktion auf das Farbdatenübertragungs-Anzeigesignal CT in den EIN-Zustand gebracht.

Der Farbdatenübertragungsbus 1003 ist gemeinsam für alle Farb­ datenübertragungsgatter CTG vorgesehen und überträgt die im Farbregister 200 gespeicherten Daten. Das Farbregister 200 kann einen beliebigen Aufbau haben, vorausgesetzt, daß die an den Datenein-/ausgangsanschluß 22 angelegten Daten WIOi in Reaktion auf das Ladeanzeigesignal ϕ, welches ein erstes Blockschreib­ anzeigesignal zum Bestimmen des Ladens der Farbdaten zum Block­ schreiben ist zwischengespeichert und die gespeicherten Daten auf den Datenbus 1003 übertragen werden.

Der SAM-Port enthält ein Übertragungsgatter 10 und ein seriel­ les Speicherzellarray 11 (wie der herkömmliche) und Einheits­ transfergatter UT und Einheitsregister UR, die entsprechend den jeweiligen Bitleitungspaaren vorgesehen sind. Im folgenden wird dessen Betrieb beschrieben.

Beim normalen bitweisen Datenschreiben wird durch die Adreß­ pufferschaltung 7 an der abfallenden Flanke des Steuersignales *RAS eine externe Adresse A0 bis An zwischengespeichert und eine interne Zeilenadresse generiert. Der Zeilendekoder 2 wählt entsprechend der internen Zeilenadresse eine Wortleitung WL aus und erhöht das Potential der ausgewählten Wortleitung WL auf "H". Dann wird das Leseverstärkeraktivierungssignal S in den aktiven Zustand gebracht, und jeder Leseverstärker SA liest und verstärkt die Potentialdifferenz auf dem entsprechenden Bitlei­ tungspaar 202. Dann fällt das Steuersignal *CAS auf "L" ab, und eine interne Spaltenadresse wird von der Adreßpufferschaltung 7 erzeugt. Der Spaltendekoder 300 erzeugt ein Spaltenauswahlsi­ gnal zur Auswahl einer Spalte in Reaktion auf die interne Spal­ tenadresse. Wenn das Spaltenauswahlsignal Ya ist, wird das Bit­ leitungspaar 202a über das Spaltenauswahlgatter SGa mit dem RAM-Datenbus 105 verbunden.

Die RAM-Ein-/Ausgangspufferschaltung 40 wird in Reaktion auf das interne Schreibanzeigesignal WE, welches erzeugt wird, wenn die externen Steuersignale *CAS und *WB/*WE beide "L"-Pegel an­ nehmen, aktiviert und erzeugt einen internen Schreibwert, der dem geschriebenen Wert WIOi, der am RAM-Datenein-/ausgangsan­ schluß 22 anliegt, entspricht, und überträgt ihn auf den gewöhnlichen RAM-Datenbus 105. Der interne Schreibwert auf dem gewöhnlichen Datenbus 105 wird auf das Bitleitungspaar 202a übertragen und in die Speicherzelle MCa eingeschrieben. Das oben beschriebene Datenschreiben für 1 Bit ist dasselbe wie im normalen DRAM (dynamischen Speicher mit wahlfreiem Zugriff).

Im folgenden wird der Blockschreibmodus-Betrieb beschrieben.

Der Blockschreibmodus-Betrieb enthält 2 Zyklen, einen Farblade­ zyklus und einen Blockschreibzyklus. Zuerst wird unter Bezug­ nahme auf Fig. 3 der Farbladezyklus beschrieben. Der Farblade­ zyklus wird durch Setzen des Steuersignales DSF auf "H"-Pegel und des Steuersignales *WB/*WE auf "H"-Pegel an der abfallenden Flanke des Steuersignales *RAS eingestellt. Zu diesem Zeitpunkt wird durch den Zeilendekoder 2 in Übereinstimmung mit dem Steu­ ersignal *RAS der Zeilenauswahlvorgang ausgeführt, und dann wird durch die Leseverstärker SA der Auslesevorgang ausgeführt. Danach wird das Steuersignal DSF an der abfallenden Flanke des Steuersignales *CAS auf "L" gesetzt. Das Farbdaten­ lade(speicher)-Anzeigesignal ϕ, welches das erstes Block­ schreibanzeigesignal ist, wird von der Steuersignalerzeugungs­ schaltung 8 erzeugt, wenn die Steuersignale *CAS und *WB/*WE beide "L"-Pegel annehmen. Das Farbregister 200 speichert Daten WIOi, die an den RAM-Datenein-/ausgangsanschluß 22 als Farb­ daten angelegt sind, in Reaktion auf das Farbdatenlade-Anzeige­ signal ϕ und überträgt sie auf den Farbdatenübertragungsbus 1003. Das Farbdatenübertragungs-Anzeigesignal CT mit einer Si­ gnalbreite einer vorbestimmten Länge wird von der Steuersignal­ erzeugungsschaltung 800 in Reaktion auf den Anstieg des Farb­ datenlade-Anzeigesignales ϕ erzeugt. In Reaktion darauf werden Farbdaten-Übertragungsgatter CTG, die in der Farbdatenübertra­ gungsschaltung 1010 enthalten sind, in den EIN-Zustand gebracht, und jedes Speicherelement US, das in der Farbdaten­ speicherschaltung 1000 enthalten ist, speichert diese Daten.

Der Spaltenauswahlvorgang sollte in Reaktion auf das Steuer­ signal *CAS im Speicherzellarray 1 ausgeführt werden. Da jedoch durch Kombination der Steuersignale *RAS und DSF bereits der Farbladezyklus bestimmt (ausgewählt) wurde, ist der Dekodie­ rungsvorgang durch den Spaltendekoder 300 und die Erzeugung des internen Schreibanzeigesignales WE an die Ein-/Ausgangspuffer­ schaltung 40 verboten. Außerdem sind der Betrieb des Blockde­ koders 1030 und die Erzeugung des Blockauswahlsignales BS im Farbladezyklus ebenfalls verboten. Mit dem oben beschriebenen Vorgang wird ein Laden von Farbdaten in die Farbdatenspeicher­ schaltung 1000 ausgeführt. Dann steigen die Steuersignale *RAS und *CAS beide auf "H"-Pegel an. Im folgenden wird der Schal­ tungsaufbau zur Erzeugung des Farbdatenübertragungs-Anzeigesi­ gnales CT beschrieben.

Fig. 4 ist ein schematisches Blockschaltbild einer Farbdaten­ übertragungs-Anzeigesignalerzeugungsschaltung. Wie Fig. 4 zeigt, enthält die Farbdatenübertragungs-Anzeigesignalerzeu­ gungsschaltung eine Zyklusnachweisschaltung 810, die in Reak­ tion auf das Steuersignal *RAS und das Steuersignal DSF nach­ weist bzw. erkennt, ob der Farbladezyklus ausgewählt ist oder nicht, eine Farbdatenladesteuerschaltung 811, die in Reaktion auf das Steuersignal *CAS, das Steuersignal *WB/*WE und ein Zyklusnachweissignal von der Zyklusnachweisschaltung 810 ein Farbdatenlade-Anzeigesignal ϕ und ein internes Schreibanzeige­ signal WE erzeugt, und eine Farbdatenübertragungs-Steuerschal­ tung 812, die in Reaktion auf das Farbdatenlade-Ahzeigesignal ϕ ein Farbdatenübertragungs-Anzeigesignal CT erzeugt.

Die Zyklusnachweisschaltung 810 erzeugt ein Signal, das anzeigt, daß ein Farbladezyklus zum Laden von Farbdaten im Farbregister 200 bestimmt ist, wenn das Steuersignal DSF an der abfallenden Flanke des Steuersignales *RAS auf "H" -Pegel ist. Eine Zwischenspeicherschaltung, die unter Nutzung des Steuer­ signales *RAS als Taktsignal das Steuersignal DSF zwischenspei­ chert und bereitstellt, kann für die Zyklusnachweisschaltung 810 eingesetzt werden. Die Farbdatenladesteuerschaltung 811 erzeugt das Laderegister-Anzeigesignal ϕ und verbietet die Er­ zeugung des internen Schreibanzeigesignales WE, wenn die Steuersignale *CAS und *WB/*WE beide "L"-Pegel annehmen, wobei ein Farbladezyklus-Nachweissignal von der Zyklusnachweisein­ richtung 810 im aktiven Zustand ist.

Die Farbdatenladesteuerschaltung 811 verbietet die Erzeugung des internen Schreibanzeigesignales WE, wenn das Steuersignal DSF an der abfallenden Flanke des Steuersignales *CAS auf "H"- Pegel ist. Wenn das Farbladezyklus-Nachweissignal von der Zyklusnachweisschaltung 810 im aktiven Zustand und das Steuer­ signal DSF auf "L"-Pegel im aktiven Zustand während des Abfal­ lens des Steuersignales *CAS ist, erzeugt die Farbdatenlade­ steuerschaltung 811 ein internes Schreibbefehlssignal WE in Reaktion auf das Steuersignal *CAS und das Steuersignal *WB/*WE. Für den Aufbau der Farbdatenladesteuerschaltung 811 bestehen verschiedene Möglichkeiten, und diese kann einen beliebigen Aufbau haben, vorausgesetzt, daß die Erzeugung eines internen Schreibanzeigesignales WE verboten ist, wenn das Steu­ ersignal DSF an der abfallenden Flanke eines der Steuersignale *RAS und *CAS auf "H"-Pegel ist, und daß ein Farbdatenlade-An­ zeigesignal ϕ erzeugt wird, wenn das Steuersignal DSF an der abfallenden Flanke des Steuersignales *RAS auf "H" -Pegel und das Steuersignal DSF an der abfallenden Flanke des Steuersigna­ les *CAS auf "L"-Pegel ist.

Die Farbdatenübertragungssteuerschaltung 812 ist mit einer Einzelimpuls-Erzeugungsschaltung ausgeführt, die in Reaktion beispielsweise auf das Farbdatenlade-Anzeigesignal ϕ einen Einzelimpuls erzeugt. Im folgenden wird der Blockschreibbetrieb, in dem in der Farbdatenspeicherschaltung 1000 gespeicherte Farbdaten in einen Speicherzellblock geschrieben werden, unter Bezugnahme auf ein Betriebs-Wellenformdiagramm nach Fig. 5 beschrieben.

Im Blockschreibzyklus wird an der abfallenden Flanke des Steu­ ersignales *RAS das Steuersignal DSF auf "L" gesetzt. Der Zei­ lendekoder 2 führt entsprechend der externen Adresse A0 bis An einen Zeilenauswahlvorgang in Reaktion auf das Abfallen des Steuersignales *RAS aus und wählt eine Wortleitung WL im Spei­ cherzellarray 1 aus. Das Potential auf der ausgewählten Wort­ leitung WL steigt auf "H" an. Nachdem das Potential auf der ausgewählten Wortleitung WL auf "H" angestiegen ist, wird das Leseverstärkeraktivierungssignal S in den aktiven Zustand ("H"- Pegel in Fig. 5) gebracht, und jeder Leseverstärker SA liest und verstärkt die Speicherzelldaten auf einem entsprechenden Bitleitungspaar.

Dann fällt das Steuersignal *CAS ab. Das Steuersignal DSF wird an der abfallenden Flanke des Steuersignales *CAS auf "H"-Pegel gesetzt. Auf diese Weise wird der Blockschreibzyklus bestimmt. Wenn der Blockschreibzyklus bestimmt ist, wird der Blockdekoder 1030 aktiviert. Der Blockdekoder 1030 dekodiert eine interne Spaltenadresse, die beispielsweise eine interne Spaltenadresse von der Adreßpufferschaltung 7 mit Ausnahme der niedrigstwerti­ gen 2 Bit ist, und erzeugt ein Blockauswahlsignal BS zur Aus­ wahl eines Blockauswahlgatters BSG der Blockauswahlschaltung 1020. Wenn das Blockauswahlsignal BS erzeugt wird, werden alle Übertragungsgatter TGa bis TGn im ausgewählten Blockauswahl­ gatter BSG in den EIN-Zustand gebracht. Die gespeicherten Daten im Speicherelement US, das dem ausgewählten Block entsprechend angeordnet ist, werden auf die entsprechenden Bitleitungspaare 202a bis 202n im ausgewählten Speicherzellblock MG übertragen.

Das Ansteuervermögen des Speicherelementes US ist größer als das Zwischenspeichervermögen des Leseverstärkers SA, und Daten auf entsprechenden Bitleitungspaaren 202a bis 202n entsprechen den im Speicherelement US gespeicherten Farbdaten. Das Ein­ schreiben der Farbdaten in die entsprechenden Speicherzellen MCa bis MCn im Speicherzellblock MG wird so vollendet. Der Zeitpunkt, zu dem das Leseverstärkeraktivierungssignal S im Blockschreibzyklus aktiviert wird, kann festgesetzt werden, nachdem das Blockauswahlsignal BS erzeugt wurde, wie durch die gestrichelte Linie in Fig. 5 angegeben.

Der Spaltendekoder 300 wird in Reaktion auf den Blockschreib­ zyklusbefehl vorzugsweise in einen inaktiven Zustand gebracht, um den Spaltenauswahlbetrieb im Speicherzellarray zu verbieten. Dementsprechend wird kein Spaltenauswahlsignal Y erzeugt, und die Spaltenauswahlgatter STa bis STn verbleiben alle im AUS- Zustand. Desweiteren ist im Blockschreibzyklus die Erzeugung eines internen Schreibanzeigesignales WE verboten, und die in der Ein-/Ausgangspufferschaltung 40 enthaltene RAM-Eingangs­ pufferschaltung wird im hochohmigen Ausgangszustand gehalten.

Obgleich in der obigen Beschreibung erklärt wurde, daß das Leseverstärkeraktivierungssignal S im Blockschreibzyklus akti­ viert werden kann, nachdem das Blockauswahlsignal BS erzeugt wurde, ist der Zeitpunkt, zu dem das Leseverstärkeraktivie­ rungssignal S erzeugt wird, im normalen Schreibzyklus für 1 Bit vor dem Abfallen des Steuersignales *CAS bestimmt, und es ist erforderlich, daß die Daten aus der mit der Wortleitung WL ver­ bundenen Speicherzelle in normalen Schreibzyklus ausgelesen und verstärkt werden, bevor das Signal *CAS abfällt.

Es ist möglich, die Zahl der Bit, für die ein Blockschreiben ausgeführt wird, lediglich durch Einstellen der Zahl der Über­ tragungsgatter, die in jedem Blockauswahlgatter BSG in der Auswahlschaltung enthalten sind, entsprechend der Anzahl der auszuwählenden Speicherzellen, das heißt, der Zahl der im Speicherzellblock MG enthaltenen Bitleitungspaare, leicht zu erhöhen oder zu verringern.

Im folgenden wird unter Bezugnahme auf Fig. 6 der Aufbau der Steuerschaltung zur Erzeugung des Blockauswahlsignales BS be­ schrieben.

Fig. 6 ist ein Blockschaltbild, das den Aufbau einer Block­ schreibsteuerschaltung darstellt. Die Blockschreibsteuerschal­ tung enthält eine Blockschreibsteuerschaltung 850, die Steuer­ signale DSF, *RAS und *CAS empfängt und ein internes Steuer­ signal CAS und ein Blockdekoder-Aktivierungssignal BR erzeugt, eine Adreßpufferschaltung 7, die in Reaktion auf das interne Steuersignal CAS von der Blockschreibsteuerschaltung 850 eine externe Adresse A0 bis An aufnimmt und eine interne Spalten­ adresse erzeugt, und einen Blockdekoder 1030 zum Dekodieren einer internen Spaltenadresse CA mit Ausnahme beispielsweise der niedrigstwertigen 2 Bit von der Adreßpufferschaltung 7 und zur Erzeugung eines Blockauswahlsignales BS. Das interne Steu­ ersignal CAS steigt in Reaktion auf die abfallende Flanke des externen Steuersignales *CAS auf "H" des aktiven Zustandes an. Ein Blockdekoderaktivierungssignal BR wird erzeugt, wenn das Steuersignal DSF an der abfallenden Flanke des Steuersignales *RAS auf "L"-Pegel und an der abfallenden Flanke des Steuer­ signales CAS auf "H"-Pegel ist. Der Aufbau der Blockschreib­ steuerschaltung 850 kann unter Nutzung einer ersten Zwischen­ speicherschaltung zum Zwischenspeichern und Bereitstellen des Steuersignales DSF an der abfallenden Flanke des Steuersi­ gnales *RAS, einer zweiten Zwischenspeicherschaltung zum Ab­ tasten und Zwischenspeichern des Steuersignales DSF an der ab­ fallenden Flanke des Steuersignales *CAS und einer logischen Schaltung zum Gewinnen des logischen Produktes des invertier­ ten Signales des Ausgangs der ersten Speicherschaltung und des Ausgangs der zweiten Speicherschaltung ausgeführt werden. Wenn der Ausgang der logischen Schaltung auf "H"-Pegel ist, ist der Blockdekoder 1030 aktiviert.

Obgleich bei der Darstellung der obigen Ausführungsform ein Fall beschrieben wurde, wo als Halbleiterspeichereinrichtung ein Dual-Port-RAM mit zwei Ports, einem RAM-Port und einem SAM- Port, verwendet wird, ist der dargestellte Aufbau auch für einen normalen dynamischen Speicher mit wahlfreiem Zugriff anwendbar. Speziell wenn eine erste Latch- bzw. Zwischenspeicherschaltung (die dem Farbregister entspricht), die in Reaktion auf ein externes Steuersignal Daten zwischenspeichert, separat vom Ein- /Ausgangspuffer vorgesehen und für jede Speicherzellarraygruppe eine Struktur zum Speichern und Übertragen der Ausgabe der Latch-Schaltung vorgesehen ist, ist es auch möglich, in einem normalen Speicher mit wahlfreiem Zugriff ein Blockschreiben zu realisieren.

Außerdem ist es, ungeachtet dessen, daß in der obigen Ausfüh­ rungsform die Eingabe/Ausgabe von Daten für 1 Bit über den Datenein-/ausgabeanschluß 22 erfolgt, möglich, den gleichen Effekt wie bei der beschriebenen Ausführungsform auch dann zu erreichen, wenn die Ein-/Ausgabe für eine Mehrzahl von Bit durchgeführt wird, wenn der obige Aufbau jeweils für 1 Bit vor­ gesehen wird. Weiterhin kann der Datenein-/ausgabeanschluß einen solchen Aufbau haben, daß ein Dateneingabeanschluß und ein Datenausgabeanschluß separat vorgesehen sind.

Claims (8)

1. Halbleiterspeichereinrichtung mit
einem Eingangsknoten (22) zum Empfang zu schreibender Daten,
einem Speicherzellarray (1), das eine Mehrzahl von in einer Matrix aus Zeilen und Spalten angeordneten Speicherzellen (MC) enthält, wobei das Speicherzellarray eine Mehrzahl von Speicherzellblöcken (MG1 bis MGn) aufweist, von denen jeder eine Mehrzahl von Spalten von Speicherzellen in der Matrix enthält,
einer Speicherzellauswahleinrichtung (2, 7, 300), die ein Adreßsignal empfängt und entsprechend dem empfangenen Adreßsignal eine Speicherzelle im Speicherzellarray (1) auswählt,
einer Datenschreibeinrichtung (5, SGa bis SGn, 105, 40), die mit dem Eingangsknoten (22) verbunden ist und die in die durch die Speicherauswahleinrichtung (2, 7, 300) ausgewählte Speicherzelle einzuschreibenden Daten schreibt,
einer Blockauswahleinrichtung (2, 7, 1030), die in Reaktion auf das Adreßsignal und ein Blockschreibbestimmungssignal einen Speicherblock (MG1 bis MGn) und eine Zeile im Speicherzellarray (1) auswählt, und
einer Blockschreibeinrichtung (200, 1000, 1010, 1020), die mit dem Eingangsknoten (22) verbunden und unabhängig von der Datenschreibeinrichtung (5, Sa bis Sg, 105, 40) vorgesehen ist und in Reaktion auf das Blockschreibbestimmungssignal die in die Speicherzellen in der Zeile des durch die Blockauswahleinrichtung ausgewählten Blockes einzuschreibenden Daten schreibt, wobei der Datenübertragungsweg der Datenschreibeinrichtung (5, SGa bis SGn, 105, 40) vom Datenübertragungsweg der Blockschreibeinrichtung (200, 1000, 1010, 1020) verschieden ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Blockauswahleinrichtung eine Einrichtung (1030) zum Dekodieren des Adreßsignales und Erzeugen eines Blockbestimmungssignales (BS) zur Angabe eines entsprechenden Speicherblockes im Speicherzellarray (1) aufweist, und daß die Blockschreibeinrichtung eine Gattereinrichtung (BSG) aufweist, die für jeweils einen entsprechenden Speicherblock vorgesehen ist und in Reaktion auf das Blockbestimmungssignal (BS) die zu schreibenden Daten an einen verbundenen Speicherblock überträgt.

3. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Blockauswahleinrichtung eine Einrichtung (1030) aufweist, die in Reaktion auf das Blockschreibbestim­ mungssignal das Adreßsignal dekodiert und ein Blockbestimmungs­ signal (BS) zur Angabe eines entsprechenden Speicherblockes im Speicherzellarray (1) erzeugt, und daß die Blockschreibeinrichtung eine Speichereinrichtung (US), die entsprechend jeweils einem Speicherblock vorgesehen ist und die einzuschreibenden Daten speichert, und eine Einrichtung (BSG), die entsprechend jeweils einem Speicherblock vorgesehen ist und in Reaktion auf das Blockbestimmungssignal die in der verbunde­ nen Speichereinrichtung gespeicherten Daten in die entspre­ chende Spalte des zugehörigen Speicherblocks überträgt, aufweist.

4. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Blockauswahleinrichtung eine Einrichtung (1030) aufweist, die in Reaktion auf das Blockschreibbestim­ mungssignal das Adreßsignal dekodiert und ein Blockbestimmungs­ signal zur Angabe eines Speicherblockes im Speicherzellarray (1) erzeugt, und daß die Blockschreibeinrichtung enthält:
eine erste Speichereinrichtung (200), die mit dem Eingangskno­ ten (22) verbunden ist, und in Reaktion auf ein erstes Block­ schreibbestimmungssignal (ϕ) die zu schreibenden Daten speichert,
eine zweite Speichereinrichtung (US), die entsprechend jeweils einem Speicherblock zum Speichern von Daten vorgesehen ist,
eine Übertragungsgattereinrichtung (1010), die in Reaktion auf ein Übertragungsbestimmungssignal (CT), das in Reaktion auf das erste Blockschreibbestimmungssignal erzeugt wird, die in der ersten Speichereinrichtung (200) gespeicherten Daten in die je­ weilige zweite Speichereinrichtung (US) zum Speichern der Daten darin überträgt, und
eine Blockübertragungseinrichtung (BSG), die für jeweils einen Speicherblock vorgesehen ist und in Reaktion auf das Blockbe­ stimmungssignal die in einer verbundenen zweiten Speicherein­ richtung (US) gespeicherten Daten in die jeweilige Spalte des verbundenen Speicherblockes überträgt.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß eine Schreibdatenerzeugungseinrichtung (40) zwischen den Eingangsknoten (22) und einen Datenbus (105) geschaltet ist und ein internes Schreibsignal entsprechend dem zu schreibenden Wert auf den Datenbus erzeugt, die Speicherzellauswahleinrichtung eine Spaltenauswahleinrichtung (30, SGa bis SGn) zur Auswahl und Verbindung einer Spalte im Speicherzellarray (1) mit dem Datenbus (105) entsprechend einem empfangenen Adreßsignal aufweist, wobei die Blockschreibeinrichtung (1020, 1030) als Reaktion auf das Blockschreibbestimmungssignal (BR) in der Blockschreibeinrichtung (200, 1000, 1010) gespei­ cherte Daten jeweils in die entsprechende Spalte des dem em­ pfangenen Adreßsignales entsprechenden Speicherblockes ohne Durchgang durch den Datenbus (105) überträgt.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch einen wahlfrei zugreifba­ ren Port (RAM) und einem seriell zugreifbaren Port (SAM), wobei der Eingangsknoten ein RAM-Eingangsknoten (22) zum Empfang zu schreibender Daten (WIOi) ist und die Datenschreibeinrichtung eine Eingangspuffereinrichtung (40) aufweist, die mit dem RAM-Eingangs­ knoten (22) verbunden ist und die von dort zu schreibende Da­ ten empfängt und entsprechend den empfangenen Daten interne Daten auf einen RAM-Datenbus (105) erzeugt sowie eine Ein-/Ausgangsgattereinrichtung (SGa bis SGn) aufweist, die als Reaktion auf das Spaltenauswahlsignal eine entsprechende Spalte in der Matrix mit dem RAM-Datenbus (105) verbindet.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß das Übertragungssteuersignal als Reaktion auf ein Farbladungszyklus-Bestimmungssignal erzeugt wird.

8. Verfahren zum Speichern von Daten in einer Halbleiterspeichereinrichtung nach Anspruch 1, mit den Schritten:
Auswahl einer dem empfangenen ersten Adreßsignal (A0 bis An) entsprechenden Speicherzelle in einen normalen Betriebsmodus und
Schreiben der Daten in die so ausgewählte Speicherzelle über die Datenschreibeinrichtung, und
Auswahl einer Gruppe von Spalten der Matrix entsprechend einem empfangenen zweiten Adreßsignal in einem Blockschreib-Betriebsmodus,
zeitweiliges Halten der zu schreibenden Daten und Übertragen der zu schreibenden gehaltenen Daten in die ausgewählte Gruppe von Spalten über die Blockschreibeinrichtung.