DE4025151C2 - Halbleiterspeichereinrichtung und Betriebsverfahren für eine Halbleiterspeichereinrichtung - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung sowie auf ein Betriebsverfahren für eine Halbleiterspeichereinrichtung.

Im Bereich der Datenverarbeitung wird im allgemeinen das Ergebnis der Datenverarbeitung auf einem Monitor (Kathodenstrahlröhre) dargestellt. Wenn ein allgemein verwendbarer dynamischer Speicher mit wahlfreiem Zugriff (DRAM) als Speicher zum Anzeigen von Bildern benutzt wird, kann eine CPU (Central Processing Unit = zentrale Verarbeitungseinheit) nicht auf den DRAM zugreifen, während die Bilder dargestellt werden, da der DRAM in einem Zyklus nur fähig ist, ein Datenschreiben oder -lesen auszuführen. Folglich wird die Wartezeit der CPU länger. Dies verhindert eine Verarbeitung der Daten mit hoher Geschwindigkeit.

Im Hinblick auf das Vorangehende wird neuerdings ein Dual-Port-RAM mit einem RAM-Port, auf den die CPU wahlfrei zugreifen kann, und einem seriellen Port (SAM-Port) zum seriellen Ausgeben von Bilddaten an den Monitor als Speicher zum Verarbeiten von Bildinformationen mit hoher Geschwindigkeit benutzt. Die Fig. 1 zeigt den schema­ tischen Aufbau eines herkömmlichen allgemeinen Dual-Port-RAM.

Bezüglich der Fig. 1 umfaßt der Dual-Port-RAM ein Speicherzellen­ feld 1 mit Speicherzellen, die in einer Matrix von Zeilen und Spalten angeordnet sind, wobei jede Zelle Information speichert. Da der in Fig. 1 gezeigte Dual-Port-RAM eine 4Bit-Struktur (parallele Ein/Ausgabe mit 4 Bits) aufweist, ist das Speicher­ zellenfeld 1 in vier Blöcke MB1, MB2, MB3 und MB4 unterteilt.

Es sind ein Zeilendekoder 2 und ein Spaltendekoder 8 zum Auswählen von Zeilen bzw. Spalten des Speicherzellenfeldes 1 gebildet. Der Zeilendekoder 2 dekodiert eine von einem Adreßpuffer 18 angelegte interne Zeilenadresse Ax, um eine Zeile des Speicherzellenfeldes 1 auszuwählen. Folglich wird eine Zeile in jedem der Speicherzellen­ blöcke MB1 bis MB4 ausgewählt.

Der Spaltendekoder 8 dekodiert eine interne Spaltenadresse Ay vom Adreßpuffer 18, um eine entsprechende Spalte des Speicherzellen­ feldes 1 auszuwählen. Auf diese Weise wird durch das Ausgangssignal des Spaltendekoders 8 eine Spalte in jedem der Speicherzellenblöcke MB1 bis MB4 ausgewählt, da der Dual-Port-RAM eine 4Bit-Struktur aufweist. Der Adreßpuffer 18 empfängt extern angelegte Adressen A0 bis A8. Zeilen- und Spaltenadressen weisen die extern angelegten Adressen A0 bis A8 zeitlich aufeinanderfolgend aufgeteilt auf.

Die vom Spaltendekoder 8 ausgewählten Spalten des Speicherzellen­ feldes 1 sind mit einem RAM-Port 11 verbunden. Der RAM-Port 11 umfaßt einen Ein/Ausgangspuffer 110 zum Übertragen von Daten nach außen und von außen. Es werden 4-Bit-Daten W/IO1 bis W/IO4 über den Ein/Ausgangspuffer 110 parallel ein- und ausgegeben.

Es ist ein Farbregister 20 zum Schreiben dieser Daten im Flash- Schreibmodus in eine Zeile von Speicherzellen, die vom Zeilende­ koder 2 ausgewählt worden ist, gebildet.

Ein Transfergatter 12, ein Datenregister 13, ein Auswahlschalt­ kreis 14 für serielle Daten und ein serieller Port 15 sind zum seriellen Ausgeben von Daten des Speicherzellenfeldes 1 geschaffen. Das Transfergatter 12 besteht aus einer Reihe von Transistoren, die entsprechend den Spalten gebildet sind und in einem internen Datenübertragungszyklus leitend werden, um das Speicherzellenfeld 1 mit dem Datenregister 13 zu verbinden. Das Datenregister 13 verriegelt die über das Transfergatter 12 übertragenen Daten. Der Auswahlschaltkreis 14 für serielle Daten wählt die vom Datenre­ gister 13 verriegelten Daten in Abhängigkeit von der Adressenin­ formation vom Adressenzähler 16 aus, um diese an den seriellen Port 15 zu übertragen.

Der serielle Port umfaßt einen seriellen Ausgabepuffer 150. Der serielle Ausgabepuffer 150 empfängt vom Auswahlschaltkreis 14 für serielle Daten ausgewählte Daten (parallele 4-Bit-Daten) und gibt diese als serielle 4-Bit-Daten SO1 bis SO4 parallel aus.

Der Adressenzähler 16 verriegelt die vom Adresspuffer 18 angelegte Spaltenadresse Ay und bestimmt die Position des Bits des Datenre­ gisters 13, das vom Auswahlschaltkreis 14 für serielle Daten zuerst gelesen werden soll. Anschließend wird die Adresse im Adressen­ zähler 16 in Abhängigkeit von einem Taktsignal SC fortschreitend inkrementiert.

Das Transfergatter 12, das Datenregister 13 und der Auswahlschalt­ kreis 14 für serielle Daten sind entsprechend den Speicherzellen­ blöcken MB1 bis MB4 jeweils in vier Blöcke unterteilt und arbeiten jeweils auf Blockbasis. Genauer gesagt umfaßt das Transfergatter 12 Transfergatterblöcke 12-1 bis 12-4, das Datenregister 13 Datenregisterblöcke 13-1 bis 13-4 und der Auswahlschaltkreis 14 für serielle Daten Datenselektorblöcke 14-1 bis 14-4.

Es ist ein Taktsignal-Erzeugungsschaltkreis 19 geschaffen, um Steuersignale zu erzeugen, die verschiedene Betriebstaktungen des Dual-Port-RAM definieren. Der Taktsignal-Erzeugungsschaltkreis 19 empfängt ein Zeilenadreß-Abtastsignal , das eine Taktung zum Abnehmen von Zeilenadressen liefert, ein Spaltenadreß-Abtastsignal , das eine Taktung zum Abnehmen von Spaltenadreßsignalen liefert, ein Signal , das die Datenausgabe im RAM-Port akti­ viert und einen internen Datenübertragungszyklus definiert, ein Signal , das das Datenschreiben im RAM-Port aktiviert und einen bitweisen Schreibmodus festlegt, und ein Signal zum Fest­ legen des Flash-Schreibens. Auffrischungsadressen A0 bis A8 zum Festlegen aufzufrischender Zeilenadressen im Speicherzellenfeld 1 werden vom Taktsignal-Erzeugungsschaltkreis 19 erzeugt und über den Adreßpuffer 18 dem Zeilendekoder 2 zugeführt.

An den seriellen Port wird ein Seriell-Aktivierungssignal zum Aktivieren des seriellen Ports 15 an diesen angelegt. Im folgenden wird der Betrieb kurz beschrieben.

Eine CPU greift z. B. über den RAM-Port 11 auf das Speicherzellenfeld in derselben Weise wie bei einem allgemeinen DRAM zu. Das Daten­ schreiben/lesen im RAM-Port 11 wird durch die Signale und bestimmt. Falls das Signal aktiv ist, befindet sich dieser im Datenausgabemodus. Falls das Signal aktiv ist, befindet er sich im Datenschreibmodus.

Der Datentransfer vom Speicherzellenfeld 1 zum Datenregister 13 wird durch Verwendung des Steuersignales ausgeführt. Falls das Signal bei der abfallenden Flanke des Signales , das sich auf den "L"-Pegel ändert, auf "L" liegt, werden die mit der abfallenden Flanke des Signales RAS aus der durch die Zeilenadresse Ax bestimmten Zeile ausgelesenen Speicherzellendaten über das Transfergatter 12 zum Datenregister 13 übertragen. Der Adressen­ zähler 16 verriegelt die mit der abfallenden Flanke des Signales abgenommene Spaltenadresse Ay und überträgt diese an den Aus­ wahlschaltkreis 14 für serielle Daten. Der Auswahlschaltkreis 14 für serielle Daten wählt die Daten der der Spaltenadresse vom Adreßzähler 16 entsprechenden Bitposition vom Datenregister 13 aus, um diese an den seriellen Ausgabepuffer 150 zu übertragen. Die Datenausgabe des Auswahlschaltkreises 14 für serielle Daten erfolgt, nachdem das Signal zur Vervollständigung des internen Datentransfers angestiegen ist. Die Adresse im Adressenzähler 16 wird in Abhängigkeit vom Taktsignal SC aufeinanderfolgend inkre­ mentiert. Folglich werden Daten seriell von jedem der Blöcke des Datenregisters 13 ausgegeben.

Nun wird kurz die bitweise Schreiboperation beschrieben. Im Bereich der Bildverarbeitung oder ähnlichem ist es manchmal für die CPU erforderlich, Daten auf Bitbasis erneut zu schreiben. Falls z. B. die vom seriellen Port ausgegebenen 4-Bit-Daten den Farbsignalen R (Rot), G (Grün) und B (Blau) entsprechen, ist es manchmal wünschenswert, nur eine dieser Farben zu ändern. In einem derartigen Fall wird die bitweise Schreiboperation ausgeführt, um nur die gewünschten Farbdaten neu zu schreiben. Bei der bitweisen Schreib­ operation wird das Signal auf "L" gesetzt, wenn das Signal abfällt. Zu diesem Zeitpunkt tritt nur derjenige Dateneingangs­ anschluß Wi, an den "H" angelegt ist, in den Schreibaktivierungs­ zustand ein. Anschließend steigt das Signal auf "H" an und das Signal fällt ab, wobei anschließend auch das Signal abfällt, wodurch Daten nur in denjenigen Eingangsanschluß, der zu diesem Zeitpunkt zum Schreiben aktiviert worden ist, eingeschrieben werden.

Wenn die Daten der Speicherzellen einer Zeile im Bereich der Daten­ verarbeitung gelöscht werden sollen, wird eine Hochgeschwindig­ keitslöschung durch Schreiben derselben Daten auf einmal in die ausgewählte Zeile möglich. Ein derartiger Betriebszyklus wird Flash-Schreiboperation genannt. Die zu diesem Zeitpunkt in die ausgewählte Zeile geschriebenen Daten werden in das Farbregister 20 eingeschrieben. Im folgenden wird die Flash-Schreiboperation detaillierter beschrieben.

Der Pfad des Datenschreibens vom RAM-Port mit einem Bit ist in Fig. 2 schematisch dargestellt. Bezüglich der Fig. 2 ist ein Steuergatter 4 zwischen einer internen Datenübertragungsleitung 50 zum Übertragen von Schreibdaten Din und dem Speicherzellenfeld 1′ gebildet. Das Steuergatter 4 umfaßt Transistorschalter Tr1 bis Trn, die entsprechend den Spalten des Speicherzellenfeldes 1 geschaffen sind. Das Steuergatter 4 wird in Abhängigkeit vom internen Schreib­ steuersignal leitend. Das interne Schreibsteuersignal wird vom in Fig. 1 gezeigten Taktsignal-Erzeugungsschaltkreis 19 in Abhängigkeit vom Schreibaktivierungssignal erzeugt. Ein Leseverstärker 3 zum Erfassen und Verstärken von Daten der im Speicherzellenfeld 1′ ausgewählten Speicherzelle ist zwischen dem Spaltendekoder 8 und dem Speicherzellenfeld 1 gebildet. Der Spal­ tendekoder 8 empfängt das interne Flash-Schreibbestimmungssignal als Betriebssteuersignal. Falls das interne Flash-Schreib­ bestimmungssignal aktiv, d. h., gleich "L" ist, setzt der Spalten­ dekoder 8 alle seine Ausgänge auf aktives "H" und verbindet alle Spalten des Speicherzellenfeldes 1 mit dem Steuergatter 4. Falls das interne Flash-Schreibbestimmungssignal F inaktiv, d. h., gleich "H" ist, dekodiert dieser die interne Spaltenadresse Ay in Abhängigkeit von einer vorher festgelegten Taktung (zugeführt vom Signal ) und wählt eine entsprechende Spalte im Speicherzellen­ feld 1 aus, um diese mit dem Steuergatter 4 zu verbinden.

Beim Flash-Schreibmodus werden die auf die interne Schreibdaten- Übertragungsleitung 50 übertragenen Daten Din vom Farbregister übertragen. Unter Bezugnahme auf das Signaldiagramm der Fig. 3 wird im folgenden der Flash-Schreibbetrieb beschrieben.

Die Festlegung des Flash-Schreibbetriebes erfolgt durch Setzen des Schreibsteuersignales () und des Flash-Schreibaktivierungs­ signales mit der abfallenden Flanke des Signales auf "L". Folglich wird das Farbregister 20 aktiviert und die an den RAM-Port 11 (s. Fig. 1) angelegten Daten werden in das Farbregister 20 als Daten für das Flash-Schreiben eingeschrieben. Zu diesem Zeitpunkt wird die mit der abfallenden Flanke des Signales in den Adreßpuffer 18 eingelesene externe Adresse An (A0 bis A8) als Zeilenadresse Ax an den Zeilendekoder 2 übertragen. Anschließend wird die interne Zeilenadresse Ax durch den Zeilendekoder 2 deko­ diert und es wird eine Zeile des Speicherzellenfeldes 1 ausgewählt.

Wenn das Schreibsteuersignal aktiv, d. h., gleich "L" wird, werden die Schalttransistoren Tr1 bis Trn des Steuergatters 4 alle leitend. Anschließend wird die interne Spaltenadresse Ay allgemein durch den Spaltendekoder 8 dekodiert, wenn das Signal auf "L" abfällt. Da das interne Flash-Schreibbestimmungssignal aktiv, d. h., gleich "L" ist, setzt der Spaltendekoder in diesem Modus jedoch alle seine Ausgänge auf "H". Folglich werden alle Spalten des Speicherzellenfeldes 1 über das leitende Steuergatter 4 mit der internen Datenübertragungsleitung 50 verbunden. Die Daten werden in Abhängigkeit vom Signal vom Farbregister 20 zur internen Datenübertragungsleitung 50 übertragen und die Schreib­ daten Din in alle Speicherzellen der ausgewählten Zeile einge­ schrieben. Durch den oben beschriebenen Aufbau wird es möglich, die Daten einer Zeile von Speicherzellen (z. B. 512 Bits, oder 2048 Bits in einem RAM mit 1MBit-Speicherkapazität und Bit-Struktur) in einem Betriebszyklus auf einmal zu schreiben, wodurch ein Löschen des Bildschirmes mit hoher Geschwindigkeit möglich ist.

Durch Verwenden einer herkömmlichen Flash-Schreibfunktion ist es möglich, den Bildschirm mit hoher Geschwindigkeit zu löschen und auch Daten von nur gewünschten Zeilen bezüglich der vertikalen Richtung auf einem Bildschirm neu zu schreiben.

Demgegenüber ist es im Bereich der Bildverarbeitung manchmal erfor­ derlich, nur die Daten von einem besonderen Bereich bezüglich der horizontalen Richtung des Bildschirmes neu zu schreiben, wie dies z. B. für den Fall des Löschens eines Fensters erforderlich ist, bei dem eine Fensterfläche auf dem Bildschirm gelöscht oder neu geschrieben werden soll. Im allgemeinen entsprechen die jeweiligen Bits des Speichers den entsprechenden Punkten auf dem Bildschirm, so daß eine Zeile des Dual-Port-RAM einer horizontalen Abtastzeile auf dem Bildschirm entspricht. Wenn die oben beschriebene Flash- Schreibfunktion benutzt wird, werden daher die gesamten Speicher­ zellendaten einer Zeile auf einmal neu geschrieben, und es ist entsprechend unmöglich, die Daten in einem bestimmten Bereich in horizontaler Richtung neu zu schreiben.

Die allgemeine Beschreibung der Flash-Schreibfunktion findet sich in NIKKEI ELECTRONICS (No. 431), S. 123 bis 129 vom 5. Oktober 1987.

Die Druckschrift beschreibt eine Blockschreibfunktion, bei der ein Block von vier Zeilen und vier Spalten (für einen 4Bit-Speicher) oder acht Zeilen und vier Spalten (für einen 8Bit-Speicher) aus­ gewählt wird, um Daten in diesen einzuschreiben. Beim Blockschreib­ modus wird die an Adreßpins angelegte Zeilenadresse mit der abfallenden Flanke des Signales in den Speicher genommen, um zum Auswählen von vier Zeilen (für einen 4Bit-Speicher) dekodiert zu werden. Zur selben Zeit werden Daten an Datenein/ausgabepins in den Speicher genommen, um ein oder mehrere Bits zu definieren, die mit dem Farbregister maskiert werden. Dann wird eine Spalten­ adresse ohne das niederwertigste Bit in den Speicher genommen, um einen Spaltenblock von vier Bits mit der abfallenden Flanke des Signales auszuwählen. Zur selben Zeit werden Daten an den Datenein/ausgabepins in den Speicher genommen, um im Spaltenblock eine zu maskierende Spalte zu definieren. Daher wird entsprechend diesem Blockschreibmodus ein Block von 44Bits oder 84Bits einem Datenschreiben während eines -Zyklus′ unterworfen. Dieser Blockschreibmodus ermöglicht ein Löschen des Bildschirmes auf Blockbasis. Es kann jedoch nur auf vier Bits einer Zeile auf einmal zugegriffen werden.

Auch ist aus der US 4 636 986 eine Halbleiterspeichereinrichtung bekannt, die ein Speicherzellenfeld mit einer Mehrzahl von in einer Matrix aus Zeilen und Spalten angeordneten Speicherzellen aufweist, und bei der eine Einrichtung zum Schreiben von Daten in die Speicherzellen einer Zeile vorgesehen ist, die von einer Zeilenauswahleinrichtung ausgewählt wurde.

Allerdings beruht das Prinzip der Entgegenhaltung 1) auf einem Satz voneinander unterschiedlicher Speicherzellenfelder, aus denen dann eine Auswahl getroffen wird.

Aufgabe der vorliegenden Erfindung ist es daher, eine Halbleiterspeichereinrichtung zu schaffen, mit der es möglich wird, selektiv Daten eines beliebigen Bereiches einer Zeile (die beispielsweise einer horizontalen Abtastzeile auf einem Bildschirm entspricht) mit hoher Geschwindigkeit neu zu schreiben. Ferner ist ein entsprechendes Betriebsverfahren für eine Halbleiterspeichervorrichtung zu schaffen.

Die Aufgabe wird durch die Halbleiterspeichereinrichtung nach dem Patentanspruch 1 sowie das Betriebsverfahren nach dem Patentanspruch 7 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen beschrieben.

Dadurch wird es möglich, eine vorgeschriebene Speicherzellengruppe gegenüber dem Datenschreiben im Flash-Schreibbetrieb zu maskieren, wodurch Daten auf einmal nur in die gewünschten Speicherzellengruppen der Speicherzellen einer Zeile geschrieben werden können. Dies erlaubt eine selektive Datenschreiboperation wie z. B. das Löschen von Fenstern mit hoher Geschwindigkeit.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1 schematisch den Gesamtaufbau eines herkömmlichen Dual- Port-RAM;

Fig. 2 schematisch nur den Schaltkreisaufbau, der mit dem Schreiben von 1-Bit-Daten im in Fig. 1 dargestellten Dual-Port-RAM zusammenhängt;

Fig. 3 ein Signaldiagramm der Flash-Schreiboperation in einer herkömmlichen Halbleiterspeichereinrichtung;

Fig. 4 den Aufbau des Hauptbereiches einer Halbleiterspeicher­ einrichtung in Übereinstimmung mit einer ersten Ausführungsform der Erfindung;

Fig. 5 ein Signaldiagramm, das den Betrieb der Halbleiter­ speichereinrichtung in Übereinstimmung mit der ersten Ausführungsform darstellt;

Fig. 6 schematisch den Betrieb der erfindungsgemäßen Halbleiter­ speichereinrichtung;

Fig. 7 ein Beispiel eines bestimmten Aufbaus eines in Fig. 4 dargestellten Spaltengruppenselektors;

Fig. 8 ein Beispiel eines bestimmten Aufbaus eines in Fig. 4 dargestellten selektiven Maskenregisters 6;

Fig. 9 ein Signaldiagramm, das den Betrieb des in Fig. 8 darge­ stellten Schaltkreises zeigt;

Fig. 10 ein weiteres Beispiel des Aufbaus des in Fig. 4 darge­ stellten selektiven Maskenregisters;

Fig. 11 das Betriebssignaldiagramm des in Fig. 10 dargestellten Schaltkreises;

Fig. 12 eine Modifikation des in Fig. 8 dargestellten Schalt­ kreises;

Fig. 13 ein Betriebssignaldiagramm des in Fig. 13 dargestellten Schaltkreises;

Fig. 14 eine Speichereinrichtung in Übereinstimmung mit einer zweiten Ausführungsform der Erfindung; und

Fig. 15 ein Betriebssignaldiagramm der in Fig. 16 dargestellten Speichereinrichtung.

Beim in Fig. 4 gezeigten Aufbau ist nur diejenige Schaltkreis­ struktur dargestellt, die mit dem Schreiben von 1-Bit-Daten zusammenhängt, und die den Bereichen in Fig. 2 entsprechenden Teile sind mit denselben Bezugszeichen versehen.

Bezüglich der Fig. 4 ist das Steuergatter 4 in n Gruppen 4-1 bis 4-n unterteilt. Da das Steuergatter 4 in n Gruppen unterteilt ist, sind auch die Spalten des Speicherzellenfeldes 1′ in n Gruppen aufgeteilt.

Ein selektives Maskenregister 6 und ein Spaltengruppenselektor 7 sind zum Auswählen von einer der Gattergruppen 4-1 bis 4-n gebildet. Das selektive Maskenregister 6 verriegelt ein extern angelegtes Maskendatum MD und bestimmt eine Spaltengruppe, die maskiert werden soll. Die über einen Adreßpuffer 18, der dem in Fig. 1 gezeigten Puffer 18 ähnlich ist, angelegte Spaltenadresse Ay wird als Masken­ datum MD benutzt. Folglich wird es möglich, Maskengruppen- Bestimmungsdaten ohne neuerliches Vorsehen eines externen Pins zu schreiben, um die Maskendaten zu setzen.

Der Spaltengruppenselektor 7 macht die Steuergattergruppen 4-1 bis 4-n in Abhängigkeit von den Maskendaten Mi des selektiven Masken­ registers 6 selektiv leitend. Wenn das interne Flash-Schreibbe­ stimmungssignal aktiv ist, d. h., wenn das komplementäre Flash- Schreibbestimmungssignal F "H" ist, macht der Spaltengruppenselektor 7 alle Steuergattergruppen 4-1 bis 4-n in Abhängigkeit vom internen Schreibsteuerungs-Bestimmungssignal WR leitend. Unter Bezugnahme auf das Signaldiagramm der Fig. 5 wird der Flash-Schreibbetrieb der Halbleiterspeichereinrichtung in Übereinstimmung mit der ersten Ausführungsform der Erfindung beschrieben.

Durch Setzen des Schreibsteuersignales (des Signales in Fig. 1) und des internen Flash-Schreibbestimmungssignales auf "L" mit der abfallenden Flanke des Signales wird das Flash- Schreiben eingestellt. Folglich werden die Daten, die in ein dem in Fig. 1 gezeigten Register 20 ähnliches Farbregister einge­ schrieben werden sollen, in derselben Weise wie beim Stand der Technik verriegelt und es wird die extern angelegte Zeilenadresse An vom Zeilendekoder 2 als Zeilenadresse dekodiert, so daß eine entsprechende Zeile des Speicherzellenfeldes 1′ ausgewählt werden soll.

Anschließend wird mit der abfallenden Flanke des auf "L" fallenden Signales die Spaltenadresse Ay in die Einrichtung übernommen, um an den Spaltendekoder 8 und das selektive Maskenregister 6 angelegt zu werden. Das selektive Maskenregister 6 nimmt die ange­ legte Spaltenadresse Ay als Maskierungsdatum MD auf, verriegelt sie und legt sie als Schreibmaskendatum MDi an den Spaltengruppen­ selektor 7 an. Die jeweiligen Bits der Spaltenadresse Ay ent­ sprechen den Maskendaten. Daher wird das Speicherzellenfeld in Gruppen unterteilt, deren Anzahl mit der Zahl der Spaltenadreßbits übereinstimmt.

Da das Flash-Schreibbestimmungssignal zu diesem Zeitpunkt aktiv, d. h., gleich "L" ist, setzt der Spaltendekoder 8 alle Spalten unabhängig von der angelegten Spaltenadresse Ay in den ausgewählten Zustand. Da das interne Schreibbestimmungssignal aktiv, d. h., gleich "L", und das Flash-Schreibbestimmungssignal aktiv sind, schaltet der Spaltengruppenselektor 7 nur die dem Maskendatum MDi vom selektiven Maskenregister 6 entsprechende Steuergattergruppe 4-i ab und macht die anderen Gruppen leitend. Folglich werden diejenigen Gruppen des Speicherzellenfeldes 1′, die nicht maskiert sind, über die durchgeschalteten Steuergattergruppen mit der internen Schreibdaten-Übertragungsleitung 50 verbunden. Die (vom Farbregister 20 angelegten) Schreibdaten Din werden in die Spei­ cherzellen geschrieben, die in denjenigen Spaltengruppen enthalten sind, die nicht gegenüber den mit der ausgewählten Zeile verbundenen Speicherzellen maskiert sind.

Bei einer allgemeinen bitweisen Schreiboperation ist das Flash- Schreibbestimmungssignal inaktiv, so daß der Spaltengruppen­ selektor 7 das Schreibsteuer-Bestimmungssignal unabhängig von den Maskendaten vom selektiven Maskenregister 6 an die ent­ sprechenden Steuergattergruppen 4-1 bis 4-n als Steuersignal WCi überträgt. Folglich werden alle Steuergattergruppen 4-1 bis 4-n leitend gemacht, wodurch in ähnlicher Weise wie beim Stand der Technik ein bitweises Schreiben ermöglicht wird.

Die Flash-Schreiboperation mit Maskieren ist in Fig. 6 schematisch dargestellt. Bezüglich der Fig. 6 ist ein Beispiel gezeigt, bei dem das Datenschreiben maskiert ist, wenn die Maskendaten gleich "0" sind. Die Steuergattergruppe ist in vier Gruppen unter­ teilt und die Daten in jeder Gruppe bestehen in diesem Beispiel aus vier Bits.

Bezüglich der Fig. 6 sind die Maskierungsdaten MD1 und MD4 gleich "0" und die Spaltengruppen B1 und B4 des Speicherzellenfeldes sind für das Flash-Schreiben maskiert. Falls das Schreibdatum Din in diesem Zustand gleich "1" ist, werden die Daten in den Speicher­ zellengruppen B2 und B3 alle auf "1" gesetzt, so daß für diese Gruppen gleichzeitig ein Datenschreiben ausgeführt wird. Die Daten der Speicherzellengruppen B1 und B4 stimmen mit den ursprünglichen Daten überein.

Durch Bilden der oben beschriebenen Struktur wird es möglich, Daten nur in eine gewünschte Speicherzellengruppe der Speicherzellen einer Reihe zu schreiben.

Beim in Fig. 7 gezeigten Aufbau ist nur ein einziger Schaltkreis, der ein Steuersignal erzeugt, als typisches Beispiel dargestellt. Bezüglich der Fig. 7 umfaßt der Spaltengruppenselektor 7 einen Gatterschaltkreis 70, der ein komplementäres Flash-Schreibbe­ stimmungssignal F und die Maskendaten MDi empfängt, und einen Gatterschaltkreis 71, der das Ausgangssignal des Gatterschalt­ kreises 70 und das Schreibsteuerungs-Bestimmungssignal empfängt. Das Steuersignal WCi wird vom Gatterschaltkreis 71 ausgegeben. Der Gatterschaltkreis 70 gibt ein "H"-Signal aus, falls das komple­ mentäre Flash-Schreibbestimmungssignal F gleich "H" und die Masken­ daten MDi gleich "L" (0) sind. Der Gatterschaltkreis 71 gibt ein "L"-Signal nur dann aus, wenn das Ausgangssignal des Gatterschalt­ kreises gleich "L" und das Schreibsteuersignal gleich "L" ist. Nun wird der Betrieb kurz beschrieben.

Es wird angenommen, daß sich das komplementäre Flash-Schreibbe­ stimmungssignal F auf dem "H"-Pegel befindet, wodurch das Flash- Schreiben festgelegt wird. In diesem Fall wirkt der Gatterschalt­ kreis 70 als Inverter und gibt ein invertiertes Signal der Masken­ daten MDi aus. Wenn das Schreibsteuersignal den "L"-Pegel erreicht, läßt der Gatterschaltkreis 71 das Signal, so wie er es vom Gatterschaltkreis 70 erhalten hat, durch. Falls nämlich das Maskendatum MDi gleich "0" ist, wird das Steuersignal WCi gleich "H" (1), so daß das entsprechende Steuergatter 4-i gesperrt wird. Falls demgegenüber das Maskendatum MDi gleich "1" ("H") ist, wird das entsprechende Steuergatter leitend.

Falls das Flash-Schreibbestimmungssignal F gleich "L" ist, erreicht der Ausgang des Gatterschaltkreises den "L"-Pegel unabhängig von den Maskendaten MDi. Wenn das Schreibsteuersignal den "L"-Pegel erreicht, liegt das Steuersignal WCi daher auf "L" und folglich werden alle Steuergattergruppen 4-i unabhängig von den Maskendaten MDi leitend.

Falls das Schreibsteuersignal gleich "H" wird, erreicht der Ausgang des Gatterschaltkreises 71 den "H"-Pegel unabhängig vom Ausgangssignal des Gatterschaltkreises 70 und entsprechend sind die Steuergattergruppen 4-1 gesperrt.

In Fig. 8 ist ein Beispiel für den Aufbau des selektiven Masken­ registers 6 dargestellt. Es ist nur eine einem 1-Bit-Maskendatum entsprechende Struktur gezeigt.

Bezüglich der Fig. 8 umfaßt das selektive Maskenregister 6 ein Übertragungsgatter 60, das von einem Datenübernahme-Bestimmungs­ signal von einem Steuerschaltkreis 19′ abhängig ist, um die Spaltenadresse Ay zu übertragen, einen Inverter 61 zum Invertieren des Ausgangssignales des Übertragungsgatters 60, einen Inverter 62, der das Ausgangssignal des Inverters 61 invertiert, um dieses in den Eingangsbereich des Inverters 61 rückzukoppeln, und einen Inverter 63, der das Ausgangssignal des Inverters 61 invertiert, um das Maskendatum MDi auszugeben. Die Inverter 61 und 62 bilden einen Inverterverriegelungsschaltkreis, der die über das Über­ tragungsgatter 60 übertragenen Daten hält.

Ein D-Flip-Flop 190 ist zum Steuern des Betriebes des Übertragungs­ gatters 60 gebildet. Das D-Flip-Flop 190 kann im Taktsignal- Erzeugungsschaltkreis 19 der Fig. 1 oder im selektiven Maskenre­ gister 6 enthalten sein. Das D-Flip-Flop 190 umfaßt einen Takt­ signaleingang C, der das komplementäre interne Spaltenadreß- Abtastsignal CAS empfängt, einen D-Eingang, der das interne Flash- Schreibbestimmungssignal empfängt und Ausgänge Q und . Das komplementäre interne Spaltenadreß-Abtastsignal CAS wird auch zu einem Rückstelleingang R des D-Flip-Flop 190 übertragen. Unter Bezugnahme auf das in Fig. 9 gezeigte Signaldiagramm wird der Betrieb kurz beschrieben.

Die Einstellung eines Flash-Schreibens erfolgt durch Setzen des Signales mit der abfallenden Flanke des Signales auf "L", wie dies oben beschrieben worden ist. Das D-Flip-Flop 190 nimmt das an den D-Eingang angelegte Signal mit der ansteigenden Flanke des an den Taktsignaleingang C angelegten Signales auf, und gibt das Signal am Ausgang Q und das invertierte Signal am Ausgang ab. Wenn das Signal CAS auf den "H"-Pegel ansteigt, liegt daher der Ausgang Q auf "L" und der Ausgang Q auf "H". Folglich wird das Übertragungsgatter 60 gesperrt, so daß die gegenwärtig ange­ legte Spaltenadresse Ay als Maskierungsdatum MDi im ausgewählten Maskenregister 6 verriegelt wird.

Falls demgegenüber das Flash-Schreibbestimmungssignal zu diesem Zeitpunkt auf "H" liegt, ist auch der Ausgang Q des D-Flip-Flop 190 gleich "H" und das Übertragungsgatter 60 bleibt durchge­ schaltet, um angelegte Signale durchzulassen und die Maskendaten sind instabil.

Wenn bei der in Fig. 8 gezeigten Struktur das interne Steuersignal CAS auf den "L"-Pegel fällt und ein CAS-Zyklus vervollständigt ist, wird das D-Flip-Flop 190 rückgestellt und das Übertragungsgatter 60 wird durchgeschaltet.

Es kann ein Rückstellschaltkreis zum Rückstellen der verriegelten Daten in Abhängigkeit vom Steuersignal oder (wobei dieser Schaltkreis einfach durch Schaffen eines mit Masse verbundenen Schalttransistors realisiert werden kann) im selektiven Maskenre­ gister in der Struktur der Fig. 8 gebildet sein.

Bei der in Fig. 8 gezeigten Struktur wird das Sperren/Durchschalten des Übertragungsgatters 60 durch ein Steuersignal vom Steuerungs­ taktsignal-Erzeugungsschaltkreis 19′ gesteuert, um eine Taktung zum Aufnehmen der Maskendaten bereitzustellen. Alternativ kann ein D-Flip-Flop 65 als Maskenregister 6 benutzt werden, wie dies in Fig. 10 dargestellt ist. In diesem Fall wird die Spaltenadresse Ay über den D-Eingang verriegelt, um als Maskendatum jedesmal dann ausgegeben zu werden, wenn das Spaltenadreß-Abtastsignal CAS auf "H" ansteigt, wie dies in Fig. 11 dargestellt ist. Bei der in Fig. 10 gezeigten Struktur kann das D-Flip-Flop 65 durch das Steuersignal CAS oder RAS rückgestellt werden.

Die Fig. 12 zeigt eine Modifikation des in Fig. 8 gezeigten Schalt­ kreises. Bezüglich der Fig. 12 entspricht ein Steuersignal- Erzeugungsschaltkreis 19b dem Erzeugungsschaltkreis 19′ und umfaßt ein D-Flip-Flop 190 und einen Verzögerungsschaltkreis 195. Das D-Flip-Flop 190 empfängt an seinem D-Eingang das Signal F anstelle des Signales und an seinem C-(Taktsignal-)Eingang das Signal CAS.

Der Verzögerungsschaltkreis 195 empfängt das Signal CAS, um dieses um eine vorbestimmte Zeitspannne zu verzögern und an den R-(Rückstell-)Eingang des D-Flip-Flop 190 anzulegen. Die anderen Komponenten stimmen mit denjenigen der Fig. 8 überein. Unter Bezugnahme auf die Fig. 13, die das Betriebssignaldiagramm für den Schaltkreis der Fig. 12 darstellt, wird nun der Betrieb beschrieben.

Vor dem Ansteigen des Signales CAS wird das Signal F auf hohen Pegel ("H") gesetzt. Mit der ansteigenden Flanke des Signales CAS nimmt das D-Flip-Flop 190 das Signal F an seinem D-Eingang auf, um dieses zu verriegeln und auszugeben. Der Q-Ausgang des D-Flip- Flop 190 wird gleich hohem Pegel, um das Gatter 60 durchzuschalten. Das somit durchgeschaltene Gatter 60 läßt die gegenwärtige Spaltenadresse Ay zum Verriegelungsschaltkreis (Inverter 61, 62 und 63) durch. Das Ausgangssignal des Schaltkreises 6 wird als Masken­ datum MDi an den Selektor 7 angelegt.

Wenn eine vorbestimmte Zeitspanne seit dem Ansteigen des Signales CAS verstrichen ist, steigt das Ausgangssignal des Verzögerungs­ schaltkreises 195 an, um das D-Flip-Flop 190 zurückzusetzen. Dann fällt der Q-Ausgang des D-Flip-Flop auf niedrigen ("L") Pegel ab, um das Gatter 60 zu sperren. Der Schaltkreis 6 hält das Ausgabe­ datum (oder Maskendatum) MDi durch seine von der Adresse Ay unab­ hängige Verriegelungsfunktion.

Beim in Fig. 4 gezeigten Speicher werden nur Spaltenadreßbits für die Maskendaten benutzt. Bei diesem Aufbau kann das Speicherfeld 1 in Zeilenrichtung in so viele Blöcke unterteilt werden, wie Spaltenadreßbits vorhanden sind. Die Zahl der Blöcke kann durch Verwendung der in Fig. 14 gezeigten Struktur erhöht werden. Beim Flash-Schreiben werden die Datenein/ausgabepins am wahlfreien Port nicht benutzt. Nun werden die RAM-Datenein/ausgabepins WIn (n ganzzahlig) zum Eingeben der Maskendaten MD′ benutzt.

Bezüglich der Fig. 14 umfaßt die Speichereinrichtung einen Multi­ plexerschaltkreis 80 und ein zusätzliches Maskendatenregister 60. Der Multiplexerschaltkreis 80 umfaßt ein Schaltelement SW1 zum Verbinden des Knotens a mit dem Knoten b in Abhängigkeit vom Signal und ein Schaltelement SW2 zum Verbinden des Knotens c mit dem Knoten d. Mit anderen Worten überträgt der Multiplexer 80 die Daten vom Pin WIOn als zusätzliche Maskendaten MD′ und Daten vom Farbregister 20 über die Signalleitung 50 zum Steuergatter 4′ als Flash-Schreibdaten. Für die Schaltelemente SW1 und SW2 können beliebige Transistoren oder Gatter benutzt werden.

Das zusätzliche Maskendatenregister 60 weist dieselbe Struktur wie das Register 6 auf.

Der Spaltengruppenselektor 7′ empfängt die Maskendaten MD und MD′ von den Registern 6 und 60, um das Steuergatter 4′ zu steuern. Das Steuergatter 4′ ist in Blöcke gruppiert, wobei jeder Block einem Bit der Maskendaten MD und MD′ entspricht.

Falls der Speicher eine 4Bit-Konfiguration aufweist, sind vier wahlfreie Datenein/ausgabeanschlüsse für WIn gebildet. Das Steuer­ gatter 4′ und das Speicherzellenfeld sind in soviele Blöcke unter­ teilt wie die Anzahl der Spaltenadreßbits und Datenbits ist.

Ein Adreßpuffer 90 empfängt Zeilen- und Spaltenadressen in einer zeitlich gemultiplexten Weise. Unter Bezugnahme auf die Fig. 15 erfolgt nun eine Beschreibung des Betriebes.

Im Flash-Modus ist das Signal auf niedrigen Pegel gesetzt und das Schaltelement SW1 koppelt die Daten am Pin WIn in das Register 60 ein, während das Schaltelement SW2 das Farbregister 20 mit der Signalleitung 50 verbindet.

Wenn das Signal auf "L" abfällt, nimmt der Adreßpuffer 90 die gegenwärtig angelegte Adresse als Zeilenadresse Ax auf, um diese an den Zeilendekoder 2 anzulegen. Der Zeilendekoder 2 dekodiert die angelegte Adresse Ax, um eine entsprechende Zeile im Speicher­ zellenfeld 1 für das Flash-Schreiben auszuwählen.

Mit der abfallenden Flanke des Signales nimmt der Adreßpuffer 90 die angelegte Adresse auf, um sie sowohl an das Maskendaten­ register 6 als auch an den Spaltendekoder 8 anzulegen. Das Masken­ datenregister 6 empfängt die angelegten Daten als Reaktion auf das Abfallen des Signales CAS, um diese zu halten und an den Selektor 7′ als Maskendaten MD′ anzulegen.

Auch das zusätzliche Maskendatenregister 60 nimmt die angelegten Daten auf, um diese zu verriegeln und als Reaktion auf das Abfallen des Signales an den Selektor 7′ als zusätzliche Maskendaten MD′ anzulegen.

Der Spaltendekoder 8 empfängt die Spaltenadresse Ay vom Adreß­ puffer 90, unterdrückt aber die Adresse Ay, um alle Spalten mit dem Steuergatter 4′ als Reaktion auf das Abfallen des Signales auf den "L"-Pegel zu verbinden.

Der Selektor 7′ schaltet die Transistorschalter des Steuergatters 4′ entsprechend den angelegten Maskendatenbits selektiv durch. Dann werden die Daten auf der Signalleitung 50 gleichzeitig in die mit der ausgewählten Zeile ohne die Spalten, die durch die Masken­ daten MD und MD′ vom Beschreiben geschützt sind, verbundenen Speicherzellen eingeschrieben.

Bei der in Fig. 14 dargestellten Struktur werden die beiden Masken­ daten MD und MD′ benutzt. Es kann jedoch ein Maskendatum der Maskendaten MD und MD′ benutzt werden, um das Datenschreiben in einen bestimmten Block oder in Blöcke von Spalten zu maskieren. Bei diesem Schema kann das Speicherzellenfeld 1 oder das Steuer­ gatter 4′ mit den folgenden verschiedenen Spaltengruppierungen gebildet werden, falls ein Multiplexer zwischen dem Spaltengruppen­ selektor und dem Steuergatter 4′ geschaffen ist: eine für die Maskendaten MD, eine andere für die Maskendaten MD′ und eine weitere für die Kombination der Maskendaten MD und MD′.

Die in den Fig. 7, 8, 10 und 12 gezeigten Schaltkreisstrukturen sind nur Beispiele und die Polarität des Gatterschaltkreises kann geändert werden, wenn die Polarität der Signale geändert werden.

Bei der oben beschriebenen Ausführung wird das Steuergatter 4 leitend, wenn das Schreibsteuersignal gleich "L" ist, und die Schalttransistoren Tr1 bis Trn bestehen aus p-Kanal MOS-Transi­ storen (mit isoliertem Gate). Durch die Änderung der Polarität des Steuersignales kann das Steuergatter 4 durch einen n-MOS- Transistor gebildet werden.

Bei der oben beschriebenen Ausführung wird das Steuergatter 4 in Abhängigkeit vom Schreibsteuersignal leitend/nicht-leitend und das Speicherzellenfeld 1′ wird selektiv mit der internen Schreib­ daten-Übertragungsleitung 50 verbunden. Falls die interne Daten­ übertragungsleitung 50 zum Übertragen von sowohl Schreib- als auch Lesedaten benutzt wird, kann jedoch ein Schreib/Lesebestimmungs­ signal oder ein Signal, das durch Verzögern des Steuersignales CAS, das allgemein in einem DRAM verwendet wird, anstelle des Schreib­ steuerungssignales für die Steuerung des Steuergatters 4 benutzt werden.

Eine Struktur zum Datenschreiben in einen einem Bit entsprechenden vorgeschriebenen Bereich des Speicherzellenfeldes 1′ ist in der oben beschriebenen Ausführung gezeigt. Es ist jedoch in einer 4Bit-Struktur, wie sie in Fig. 1 dargestellt ist, möglich, einen Aufbau zu schaffen, der die Flash-Schreiboperation nur für ein gewünschtes Bit (Speicherblock) verhindert. Ein derartiger Aufbau kann einfach realisiert werden, indem ein an den Eingangsanschluß des RAM-Ports zum Zeitpunkt der Erzeugung des Flash-Schreibbe­ stimmungssignales angelegtes Signal als Steuersignal zum Aktivieren/ Deaktivieren des Spaltengruppenselektors 7 eines jeden Speicher­ blockes wie bei der bitweisen Schreiboperation als Maskenbit benutzt wird.

Obwohl ein Dual-Port-RAM mit 4Bit-Struktur im vorhergehenden als ein Beispiel beschrieben worden ist, kann derselbe Effekt wie bei den oben beschriebenen Ausführungen selbst für einen Dual-Port-RAM mit einer Konfiguration, die verschieden ist von der 4-Konfigu­ ration, wie z. B. eine 8- oder 16-Konfiguration, erzielt werden. Ferner kann der serielle Port einen Aufbau aufweisen, der auch eine serielle Dateneingabe erlaubt. Es kann derselbe Effekt wie oben beschrieben selbst durch einen allgemein verwendbaren DRAM erzielt werden, indem ein Steuergatter zwischen dem Speicherzellen­ feld und der internen Datenübertragungsleitung gebildet wird.

Die Speichereinrichtung ist nicht auf einen DRAM beschränkt, und es kann derselbe Effekt wie oben durch eine Speichereinrichtung erreicht werden, die einen Modus wie z. B. einen Page-Löschmodus aufweist, bei dem Daten der Speicherzellen einer Zeile auf einmal gelöscht werden können.

Wie oben beschrieben worden ist, kann in Übereinstimmung mit der vorliegenden Erfindung in einer Speichereinrichtung mit einer Funktion zum Neuschreiben von Daten der Speicherzellen einer Zeile auf einmal eine Gruppe von Speicherzellen der einen gegenüber dem Schreiben auf einmal maskiert werden, wodurch eine flexible Bild­ verarbeitung, wie z. B. eine Datenverarbeitung einschließlich des Löschens von Fenstern, bei dem nur ein gewünschter Bereich auf dem Bild gelöscht wird, im Bereich der Bildverarbeitung einfach mit hoher Geschwindigkeit ausgeführt werden kann.

Da die Spaltenadresse als Maskendatum benutzt wird, können die Maskendaten geschrieben werden, ohne daß ein neuer externer Pin erforderlich ist, so daß eine Halbleiterspeichereinrichtung mit hoher Leistungsfähigkeit realisiert werden kann, während die Kompatibilität mit herkömmlichen Speichereinrichtungen aufrecht erhalten werden kann.

Claims (9)

1. Halbleiterspeichereinrichtung mit
einem Speicherzellenfeld (1′) aus einer Mehrzahl von Speicherzellen, die in einer Matrix aus Zeilen und Spalten angeordnet sind,
einer Datenschreibeinrichtung (4-1 bis 4-n, 8, 11, 20) zum gleichzeitigen Schreiben von identischen Daten in eine ausgewählte Zeile,
und einer Steuerungseinrichtung (6, 7), die ein Maskenpositionssignal (MD) zum Bestimmen von Speicherzellen einer Zeile empfängt, zum Steuern der Datenschreibeinrichtung (6, 7) derart, daß das Schreiben der Daten in die vom Maskenpositionssignal bestimmten Speicherzellen nicht erfolgt.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Steuerungseinrichtung eine Einrichtung (6, 18) umfaßt, die ein extern angelegtes Adreßsignal empfängt, um das Maskenpositions-Bestimmungssignal zu erzeugen.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung eine Flash-Schreibfunktion aufweist, das Speicherzellenfeld (1′) in wenigstens einen Speicherzellenblock (1, MB1, MB2, MB3, MB4) eingeteilt ist und eine Halbleiterspeichereinrichtung eine Datenübertragungsleitung (50) zum Übertragen von Schreibdaten an den Speicherzellenblock und eine Verbindungseinrichtung (4, 8) zum Verbinden jeder Spalte des einen Speicherzellenblockes mit der Übertragungsleitung aufweist, wobei die Verbindungseinrichtung Gruppen (4-1, 4-2, ..., 4-n) von Verbindungselementen aufweist, die durch eine Mehrzahl von Spalten in Gruppen unterteilt sind.

4. Halbleiterspeichereinrichtung nach Anspruch 3, gekennzeichnet durch eine von dem extern angelegten Maskenpositionssignal, einem Flash-Schreibbestimmungssignal und einem Schreibbestimmungssignal abhängige Einrichtung (6, 7) zum gruppenweisen leitenden oder nicht-leitenden Einstellen der Verbindungselemente, wobei das Maskenpositionssignal eine Gruppe von Verbindungsele­ menten bestimmt, die nicht-leitend zu machen sind.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekenn­ zeichnet, daß die vom Schreibbestimmungssignal abhängige Einstell­ einrichtung (7, 70, 71) alle Verbindungselemente leitend einstellt, falls das Flash-Schreibbestimmungssignal inaktiv ist, während das empfangene Maskenpositionssignal vernachlässigt wird.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung ein Multiport-RAM mit einem wahlfreien Port und einem Port für seriellen Zugriff ist.

7. Betriebsverfahren für eine Halbleiterspeichereinrichtung mit einem Speicherzellenfeld (1′), das eine Mehrzahl von in Form einer Matrix aus Zeilen und Spalten angeordneten Speicherzellen umfaßt, wobei auf jede Speicherzelle wahlfrei zugegriffen werden kann, umfassend die Schritte:
Auswählen von einer Zeile des Speicherzellenfeldes in Abhängigkeit von einer extern angelegten Zeilenadresse, Erzeugen eines Masken­ positions-Bestimmungssignales, und Schreiben derselben Daten in Abhängigkeit von einem Flash-Schreibbestimmungssignal in Speicher­ zellen der ausgewählten Zeile mit Ausnahme der Speicherzellen an denjenigen Positionen, die durch das Maskenpositions-Bestimmungs­ signal bestimmt sind.

8. Betriebsverfahren nach Anspruch 7, gekennzeichnet durch den Schritt des Erzeugens des Maskenpositions-Bestimmungssignales in Abhängigkeit von einer extern angelegten Spaltenadresse.

9. Betriebsverfahren nach Anspruch 8, gekennzeichnet durch den Schritt:
Bestimmen von Spalten, in die ein Datenschreiben verhindert werden soll, wobei die Zahl der bestimmten Spalten wenigstens gleich eins und geringer als die Gesamtzahl der Spalten in der Matrix ist.